CN117178483A - 栅极驱动电路 - Google Patents

Abstract

栅极驱动电路(10X)构成为能够驱动具有栅极和第一端的驱动对象晶体管(QH)，并且具有：施加端，其被施加负电压(VEE 1)；驱动用晶体管(MOS1)，其具有被供给控制信号(MC1)的控制端，并被连接在所述驱动对象晶体管的所述栅极与所述施加端之间；偏压切换部(101B)，其构成为在从所述控制信号的逻辑电平切换的定时延迟后的定时，根据所述控制信号的逻辑电平将接地电位(GND1)或所述负电压选择性地供给所述驱动对象晶体管的所述第一端。

Description

栅极驱动电路

技术领域

本公开涉及栅极驱动电路。

背景技术

以往，在对驱动对象晶体管的栅极进行驱动的栅极驱动电路中，已知具有镜像钳位功能的栅极驱动电路(例如专利文献1)。镜像钳位功能使用与驱动对象晶体管的栅极连接的镜像钳位用晶体管。在驱动对象晶体管为截止状态时使上述镜像钳位用晶体管为导通状态，能够从驱动对象晶体管的栅极经由镜像钳位用晶体管抽出电荷。由此，能够抑制驱动对象晶体管的栅极电压上升并抑制驱动对象晶体管误接通的现象(误导通)的发生。

现有技术文献

专利文献

专利文献1：日本特开2012-257421号公报

发明内容

发明所要解决的课题

然而，在栅极驱动电路中，期望减少驱动对象晶体管截止时的损耗。

本公开的目的在于，提供一种能够抑制驱动对象晶体管的误导通且减少驱动对象晶体管截止时的损耗的栅极驱动电路。

用于解决课题的手段

例如，本公开的一方面，一种栅极驱动电路构成为能够驱动具有栅极以及第一端的驱动对象晶体管，该栅极驱动电路具有：施加端，其被施加负电压；驱动用晶体管，其具有被供给控制信号的控制端，并被连接在所述驱动对象晶体管的所述栅极与所述施加端之间；偏压切换部，其在从所述控制信号的逻辑电平切换的定时延迟后的定时，根据所述控制信号的逻辑电平将接地电位或所述负电压选择性地供给所述驱动对象晶体管的所述第一端。

发明效果

根据本公开，可以提供一种能够抑制驱动对象晶体管的误导通，并且减少驱动对象晶体管截止时的损耗的栅极驱动电路。

附图说明

图1是表示栅极驱动电路的一例的图。

图2是表示图1所示的栅极驱动电路的栅极-源极间电压的波形例的时序图。

图3是表示栅极驱动电路的另一例的图。

图4是表示图3所示的栅极驱动电路的栅极-源极间电压的波形例的时序图。

图5是表示比较例的栅极驱动电路的结构的图。

图6是表示高侧栅极驱动器的内部结构的一部分的图。

图7是表示本发明的第一实施方式的栅极驱动电路的结构的图。

图8是表示本发明的第一实施方式的栅极驱动电路的动作例的时序图。

图9是表示第一变形例的偏压切换部的结构的图。

图10是表示第二变形例的偏压切换部的结构的图。

图11是表示本发明的第二实施方式的栅极驱动电路的结构的图。

具体实施方式

以下，参照附图对本发明的例示性的实施方式进行说明。

<1.关于课题>

图1是表示栅极驱动电路的一例的图。图1所示的栅极驱动电路GD1对作为驱动对象晶体管的高侧晶体管QH和低侧晶体管QL的各栅极进行驱动。

高侧晶体管QH和低侧晶体管QL由NMOS晶体管构成。高侧晶体管QH的漏极与电源电压Vin的施加端连接。高侧晶体管QH的源极在节点Nsw连接于低侧晶体管QL的漏极。低侧晶体管QL的源极与接地连接。此外，高侧晶体管QH和低侧晶体管QL例如由将SiC、GaN、Si等用作半导体材料的MOSFET(metal-oxide-semiconductor field-effect transistor：金属氧化物半导体场效应晶体管)构成。或者，高侧晶体管QH和低侧晶体管QL也可以由IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)构成。在高侧晶体管QH和低侧晶体管QL为IGBT的情况下，高侧晶体管QH的集电极与电源电压Vin的施加端连接，低侧晶体管QL的发射极与接地连接。

栅极驱动电路GD1具有高侧驱动器DrH和低侧驱动器DrL。

高侧驱动器DrH驱动高侧晶体管QH的栅极。高侧驱动器DrH具有高侧的PMOS晶体管PM和低侧的NMOS晶体管NM。PMOS晶体管PM的漏极与NMOS晶体管NM的漏极在连接于高侧晶体管QH的栅极的节点Ng处连接在一起。PMOS晶体管PM的源极与电源电压的施加端连接。NMOS晶体管NM的源极被连接到高侧晶体管QH的源极。

低侧驱动器DrL驱动低侧晶体管QL的栅极。低侧驱动器DrL的内部结构与前述的高侧驱动器DrH相同，因此在图1中省略图示。

高侧驱动器DrH、低侧驱动器DrL分别互补地对高侧晶体管QH、低侧晶体管QL进行开关，由此在节点Nsw产生开关电压Vsw。此外，术语“互补”不排除设置死区时间以允许高侧晶体管QH和低侧晶体管QL双方成为截止状态的动作。

图2是表示图1中的高侧晶体管QH的栅极-源极间电压Vgsh和图1中的低侧晶体管QL的栅极-源极间电压Vgsl的波形例的时序图。在高侧驱动器DrH中的PMOS晶体管PM为导通状态、NMOS晶体管NM为截止状态的情况下，栅极-源极电压Vgsh为高电平。如图2所示，Vgsh为高电平的期间是高侧晶体管QH为导通状态的导通期间Ton。在导通期间Ton中，低侧晶体管QL的Vgsl为0V，低侧晶体管QL为截止状态。

之后，当PMOS晶体管PM被切换为截止状态、NMOS晶体管NM被切换为导通状态时，图2所示的截止期间toff开始，Vgsh朝向0V下降，高侧晶体管QH成为截止状态。然后，高侧晶体管QH和低侧晶体管QL两者成为截止状态的死区时间Td开始。

当死区时间Td结束时，低侧驱动器DrL使Vgsl从0V上升，低侧晶体管QL导通。此时，如图1所示，电流i经由高侧晶体管QH的栅极-漏极间寄生电容Cgd和NMOS晶体管NM的源极与高侧晶体管QH的源极连接的线的寄生电感Lpar流动。由此，Vgsh向正侧上升。在Vgsh上升而超过阈值电压Vth的情况下，发生高侧晶体管QH误接通的误导通。此时，如图1所示，贯通电流I流过高侧晶体管QH和低侧晶体管QL。

此外，在死区时间之后，在高侧晶体管QH被接通的情况下，低侧晶体管QL的Vgsl也会产生上升，有可能发生低侧晶体管QL的误导通。即，在一个驱动对象晶体管导通时，有可能另一个驱动对象晶体管的Vgs上升而产生误导通。

图3是表示栅极驱动电路的另一例的图。图3所示的栅极驱动电路GD2与前述的栅极驱动电路GD1的结构上的不同点在于，图3所示的栅极驱动电路GD2对高侧驱动器DrH中的NMOS晶体管NM的源极施加以高侧晶体管QH的源极为基准的负电压Vn1，对低侧驱动器DrL中的NMOS晶体管的源极施加以低侧晶体管QL的源极(GND)为基准的负电压Vn2。即，在栅极驱动电路GD2中，对各驱动器施加负偏压。

图4是表示由如上所述构成的栅极驱动电路GD2驱动的高侧晶体管QH和低侧晶体管QL的各栅极-源极间电压Vgsh、Vgsl的波形例的时序图。此外，在图4中，虚线表示不施加负偏压的结构中的波形。

如图4所示，在高侧晶体管QH为截止状态的情况下，Vgsh为负电压Vn1，因此即使在低侧晶体管QL接通时Vgsh上升，也能够抑制Vgsh超过阈值电压Vth。因此，能够抑制高侧晶体管QH的误导通的发生。此外，同样地，在低侧晶体管QL为截止状态的情况下，Vgsl为负电压Vn2，因此即使在高侧晶体管QH导通时Vgsl上升，也能够抑制Vgsl超过阈值电压Vth。因此，能够抑制低侧晶体管QL的误导通的发生。

然而，如图4所示，例如在低侧晶体管QL截止时，Vgsl下降到负电压Vn2。因此，与如虚线所示那样Vgsl下降至0V的情况下的下降时间Tf1相比，下降时间Tf2变长，不便地导致截止时的损耗变大。此外，这对于高侧晶体管QH的截止时也相同。

另外，如图4所示，例如在高侧晶体管QH为截止状态时低侧晶体管QL被截止的情况下，由于寄生电感Lpar(与图1同样)的作用，Vgsh有可能产生向负侧的下降。在这种情况下，负偏压Vn1下降，并且Vgsh可能低于Vgs的额定Vgst。此外，同样地，也有可能在高侧晶体管QH截止时产生Vgsl的下降。

<2.比较例>

在此，叙述用于与本发明的实施方式进行比较的比较例。图5是表示比较例的栅极驱动电路10的结构的图。栅极驱动电路10对作为驱动对象晶体管的高侧晶体管QH和低侧晶体管QL的各栅极进行驱动。

高侧晶体管QH和低侧晶体管QL均由NMOS晶体管构成。高侧晶体管QH的漏极与电池E的正极连接。高侧晶体管QH的源极在节点Nsw处连接于低侧晶体管QL的漏极。低侧晶体管QL的源极与电池E的负极连接。此外，电池E例如是锂电池。

高侧晶体管QH的源极与第一接地GND1的施加端连接。低侧晶体管QL的源极与第二接地GND2的施加端连接。

栅极驱动电路10具有高侧驱动部101和低侧驱动部102。高侧驱动部101驱动高侧晶体管QH的栅极。低侧驱动部102驱动低侧晶体管QL的栅极。

高侧驱动部101具有高侧栅极驱动器1、导通用二极管Don1、导通用电阻Ron1、截止用二极管Doff1、截止用电阻Roff1、镜像钳位MOS晶体管MOS1、和栅极保护电路101A。

高侧栅极驱动器1是将内部结构集成于例如一个芯片的对IC封装化而成的半导体装置(IC封装)。高侧栅极驱动器1具有端子T11～T18来作为用于与外部建立电连接的外部端子。如图5所示，高侧栅极驱动器1分为彼此绝缘的初级侧和次级侧，端子T17、T18为初级侧，端子T11～T16为次级侧。

端子T17连接有电源电压VDD的施加端。端子T18连接有接地GND的施加端。端子T11连接有以第一接地GND1为基准的电源电压VCC1的施加端。端子T15连接有第一接地GND1的施加端。端子T16连接有以第一接地GND1为基准的负电压VEE1的施加端。

端子T12与导通用二极管Don1的阳极连接。导通用二极管Don1的阴极与导通用电阻Ron1的一端连接。导通电阻Ron1的另一端连接至高侧晶体管QH的栅极。

端子T12与截止用二极管Doff1的阴极连接。截止用二极管Doff1的阳极与截止用电阻Roff1的一端连接。截止用电阻Roff1的另一端与高侧晶体管QH的栅极连接。

镜像钳位MOS晶体管MOS1由NMOS晶体管构成。镜像钳位MOS晶体管MOS1的漏极与高侧晶体管QH的栅极连接。镜像钳位MOS晶体管MOS1的源极与负电压VEE 1的施加端连接。向镜像钳位MOS晶体管MOS1的栅极施加从端子T14输出的镜像钳位控制信号MC1。

另外，端子T13与高侧晶体管QH的栅极连接，是用于监视高侧晶体管QH的栅极电位GT1的端子。

在此，在图6中示出高侧栅极驱动器1中的内部结构的一部分。图6所示的内部结构是次级侧的结构。如图6所示，高侧栅极驱动器1具有逻辑部1A、PMOS晶体管PM1以及NMOS晶体管NM1。PMOS晶体管PM1的源极与电源电压VCC1的施加端连接。PMOS晶体管PM1的漏极在节点N1处连接到NMOS晶体管NM1的漏极。NMOS晶体管NM1的源极与负电压VEE 1的施加端连接。节点N1与端子T12连接。

在初级侧从外部向高侧栅极驱动器1输入未图示的控制输入信号。该控制输入信号在高侧栅极驱动器1内部被绝缘并向次级侧传递。逻辑部1A根据所传送的控制输入信号，驱动PMOS晶体管PM1和NMOS晶体管NM1的各栅极。

例如，响应于表示导通的控制输入信号，逻辑部1A使PMOS晶体管PM1为导通状态，使NMOS晶体管NM1为截止状态，经由端子T12输出高电平的栅极输出信号OUT1。在这种情况下，电荷经由导通用二极管Don1和导通用电阻Ron1被提供给高侧晶体管QH的栅极。由此，高侧晶体管QH的栅极-源极间电压Vgsh上升，高侧晶体管QH被接通。

另一方面，响应于表示截止的控制输入信号，逻辑部1A使PMOS晶体管PM1成为截止状态，使NMOS晶体管NM1成为接通状态，经由端子T12输出低电平的栅极输出信号OUT1。在这种情况下，电荷经由截止用电阻Roff1和截止用二极管Doff1从高侧晶体管QH的栅极被引出。由此，高侧晶体管QH的栅极-源极间电压Vgsh下降，高侧晶体管QH截止。

如上所述，当高侧晶体管QH截止时，若基于施加到端子T13的栅极电位GT1检测到Vgsh下降到预定电压，则逻辑部1A将经由端子T14输出的镜像钳位控制信号MC1从低电平切换到高电平。由此，NMOS晶体管NM1导通，对高侧晶体管QH的栅极施加负电压VEE1。因此，在高侧晶体管QH为截止状态的情况下，即使Vgsh上升，也抑制Vgsh超过阈值电压Vth。由此，抑制了高侧晶体管QH的误导通的发生。

此外，在将表示导通的上述控制输入信号输入到高侧栅极驱动器1时，逻辑部1A将镜像钳位控制信号MC1从高电平切换为低电平。由此，NMOS晶体管NM1截止。

栅极保护电路101A具有高侧二极管DH1和低侧二极管DL1。高侧二极管DH1的阴极与电源电压VCC1的施加端连接。高侧二极管DH1的阳极连接于高侧晶体管QH的栅极。低侧二极管DL1的阳极与负电压VEE 1的施加端连接。低侧二极管DL1的阴极连接于高侧晶体管QH的栅极。

通过这样的栅极保护电路101A，即使高侧晶体管QH的Vgsh高于电源电压VCC1，也被钳位为VCC1，并且即使Vgsh低于负电压VEE 1，也被钳位为VEE1。因此，能够对Vgsh下降而低于额定值的情况进行抑制。但是，Vgsh低于额定值的现象是一瞬间的，对高侧晶体管QH造成的影响少，因此将Vgsh钳位为VEE1的功能不是必须的。

另一方面，低侧驱动部102具有低侧栅极驱动器2、导通用二极管Don2、导通用电阻Ron2、截止用二极管Doff2、截止用电阻Roff 2、镜像钳位MOS晶体管MOS2以及栅极保护电路102A。

低侧驱动部102的结构与上述高侧驱动部101的结构相同，因此在此简化地进行说明。

具体而言，低侧栅极驱动器2是与高侧栅极驱动器1同样的结构，具有与端子T11～T18对应的端子T21～T28。另外，与上述电源电压VDD、接地GND、电源电压VCC1、栅极输出信号OUT1、镜像钳位控制信号MC1、第一接地GND1以及负电压VEE 1类似地设置，电源电压VDD、接地GND、电源电压VCC2、栅极输出信号OUT2、镜像钳位控制信号MC2、第二接地GND2以及负电压VEE2被施加于低侧栅极驱动器2的各外部端子。此外，电源电压VCC2以及负电压VEE2是以第二接地GND2为基准的电压。

针对导通用二极管Don2、导通用电阻Ron2、截止用二极管Doff2、截止用电阻Roff2、以及镜像钳位MOS晶体管MOS2的端子T22、T24、低侧晶体管QL的栅极、以及负电压VERE2的施加端的连接结构，与高侧驱动部101中的针对导通用二极管Don1、导通用电阻Ron1、截止用二极管Doff1、截止用电阻Roff1、以及镜像钳位MOS晶体管MOS1的端子T12、T14、高侧晶体管QH的栅极、以及负电压VEE 1的施加端的连接结构相同。另外，低侧晶体管QL的栅极与端子T23连接。端子T23是用于监视低侧晶体管QL的栅极电位GT2的端子，对应于端子T13。

另外，栅极保护电路102A是将栅极保护电路101A中的高侧二极管DH1、低侧二极管DL1、电源电压VCC1以及负电压VEE1分别置换为高侧二极管DH2、低侧二极管DL2、电源电压VCC2以及负电压VEE2的结构。高侧二极管DH2的阳极和低侧二极管DL2的阴极共同连接于低侧晶体管QL的栅极。

低侧栅极驱动器2对低侧晶体管QL的导通截止驱动、镜像钳位MOS晶体管MOS2的导通截止控制与高侧栅极驱动器1对高侧晶体管QH的导通截止驱动、镜像钳位MOS晶体管MOS1的导通截止控制相同，因此在此省略详细叙述。镜像钳位MOS晶体管MOS2向低侧晶体管QL的栅极施加负电压VEE-2，能够抑制由低侧晶体管QL的栅极-源极间电压Vgsl的上升引起的低侧晶体管QL的误导通的发生。

另外，栅极保护电路102A将Vgsl钳位在VCC2或VE2。此外，与上述的栅极保护电路101A同样地，钳位在VEE 2的结构不是必须的。

在上述这样构成的栅极驱动电路10中，在高侧晶体管QH截止时使镜像钳位MOS晶体管MOS1导通，因此Vgsh下降到负电压VEE1。由此，如上所述，Vgsh的下降时间Tf变长，截止时的损耗变大。低侧晶体管QL的截止时的损耗也同样。

<3.第一实施方式>

图7是表示本发明的第一实施方式的栅极驱动电路10X的结构的图。图7所示的栅极驱动电路10X与上述的比较例(图5)的不同点在于，高侧驱动部101具有偏压切换部101B并且低侧驱动部102具有偏压切换部102B。

偏压切换部101B具有NMOS晶体管NM11、NMOS晶体管NM12、电阻R11、R12以及反相器IV12。电阻R11的一端与端子T14连接。电阻R11的另一端与NMOS晶体管NM11的栅极连接。NMOS晶体管NM11的漏极与第一接地GND1的施加端连接。反相器IV12的输入端与端子T14连接。反相器IV12的输出端与电阻R12的一端连接。电阻R12的另一端与NMOS晶体管NM12的栅极连接。NMOS晶体管NM12的源极与负电压VEE1的施加端连接。NMOS晶体管NM11的源极与NMOS晶体管NM12的漏极在连接于高侧晶体管QH的源极的节点处连接在一起。

偏压切换部102B具有NMOS晶体管NM21、NMOS晶体管NM22、电阻R21、R22以及反相器IV22。电阻R21的一端与端子T24连接。电阻R21的另一端与NMOS晶体管NM21的栅极连接。NMOS晶体管NM21的漏极与第二接地GND2的施加端连接。反相器IV22的输入端与端子T24连接。反相器IV22的输出端与电阻R22的一端连接。电阻R22的另一端与NMOS晶体管NM22的栅极连接。NMOS晶体管NM22的源极与负电压VERE2的施加端连接。NMOS晶体管NM21的源极与NMOS晶体管NM22的漏极在连接于低侧晶体管QL的源极的节点处连接在一起。

图8是与图7所示的栅极驱动电路10X对于驱动对象晶体管的栅极驱动动作相关的时序图。在图8中，从上段起依次示出高侧晶体管QH的栅极电位GT1、镜像钳位控制信号MC1、高侧晶体管QH的源极电位SS1、高侧晶体管QH的栅极-源极间电压Vgsh、低侧晶体管QL的栅极电位GT2、镜像钳位控制信号MC2、低侧晶体管QL的源极电位SS2以及低侧晶体管QL的栅极-源极间电压Vgsl的各波形例。

在图8所示的定时t1，当表示导通的控制输入信号被输入到高侧栅极驱动器1时，镜像钳位控制信号MC1被切换为低电平，镜像钳位MOS晶体管MOS1被设为截止状态。此时，栅极输出信号OUT1被设为高电平，栅极电位GT1以及栅极-源极间电压Vgsh都从负电压VEE1开始上升。因此，开始高侧晶体管QH的导通。另外，在偏压切换部101B中，通过由电阻R11、R12引起的延迟，继续NMOS晶体管NM11的导通状态以及NMOS晶体管NM12的截止状态。因此，源极电位SS1维持第一接地GND1。

之后，在定时t3，从定时t1延迟了延迟时间dly1，并且NMOS晶体管NM11被切换为截止状态，NMOS晶体管NM12被切换为导通状态，源极电位SS1被切换为负电压VEE 1。由此，栅极-源极间电压Vgsh急剧上升。

之后，当在定时t4表示截止的控制输入信号被输入到高侧栅极驱动器1时，栅极输出信号OUT1被设为低电平，栅极电位GT1以及栅极-源极间电压Vgsh都开始下降。

之后，当在定时t5经由端子T13检测到栅极电位GT1达到了规定电压时，高侧栅极驱动器1将镜像钳位控制信号MC1切换为高电平。由此，镜像钳位MOS晶体管MOS1为导通状态，栅极电位GT1下降到负电压VEE 1。此时，由于归因于电阻R11、R12的延迟，NMOS晶体管NM11的截止状态以及NMOS晶体管NM12的导通状态继续。因此，源极电位SS1维持负电压VEE1。因此，栅极-源极间电压Vgsh下降至0V(GND1)。

接着，在从定时t5延迟了延迟时间dly2的定时t7，NMOS晶体管NM11被切换为导通状态，NMOS晶体管NM12被切换为截止状态，源极电位SS1被切换为第一接地GND1。在时刻t5之后，从时刻t6，栅极-源极间电压Vgsh达到0V，到时刻t7为止，栅极-源极间电压Vgsh被维持为第一接地GND1。然后，在时刻t7，栅极-源极间电压Vgsh下降到负电压VEE 1。

这样，根据本实施方式，在高侧晶体管QH截止时，栅极-源极间电压Vgsh下降至第一接地GND1后，维持第一接地GND1，因此能够抑制损耗。

另外，在定时t7，高侧晶体管QH以及低侧晶体管QL双方成为截止状态的死区时间开始，当在定时t8低侧晶体管QL的栅极电位GT2以及栅极-源极间电压Vgsl都开始上升，则死区时间结束。由于栅极-源极间电压Vgsl的上升而低侧晶体管QL被导通，但此时处于截止状态的高侧晶体管QH的栅极-源极间电压Vgsh有时会产生上升81。然而，栅极-源极间电压Vgsh成为负电压VEE1，因此即使产生上升81，也能够抑制栅极-源极间电压Vgsh达到高侧晶体管QH的阈值电压。因此，能够抑制高侧晶体管QH的误导通。

另外，与高侧晶体管QH同样地，在低侧晶体管QL截止时，如图8所示，偏压切换部102B进行动作，使得在从镜像钳位控制信号MC2切换为高电平的定时t9起延迟了延迟时间dly3的定时t11，源极电位SS2从负电压VEE2切换为第二接地GND2。由此，低侧晶体管QL的栅极-源极间电压Vgsl下降，在定时t10到达第二接地GND2之后到定时t11为止维持在第二接地GND2。由此，能够抑制低侧晶体管QL的截止时的损耗。

另外，如图8所示，在低侧晶体管QL为截止状态且高侧晶体管QH导通时，即使在栅极-源极间电压Vgsl产生了上升82的情况下，由于栅极-源极间电压Vgsl等于负电压VEE2，因此也抑制栅极-源极间电压Vgsl到达低侧晶体管QL的阈值电压。因此，能够抑制低侧晶体管QL的误导通。

<4.第一变形例>

图9是表示偏压切换部101B的第一变形例的图。另外，关于偏压切换部102B也能够应用同样的变形例。

在图9所示的结构中，使用PMOS晶体管PM11来代替NMOS晶体管NM11(图7)。更具体而言，PMOS晶体管PM11的源极与第一接地GND1的施加端连接。PMOS晶体管PM11的漏极与NMOS晶体管NM12的漏极连接。另外，在镜像钳位控制信号MC1的施加端(即端子T14(图7))与电阻R11的一端之间插入有反相器IV11。

利用这样的变形例的结构，也与之前的实施方式(图7)同样地，能够根据镜像钳位控制信号MC1的逻辑电平使源极电位SS1在第一接地GND1与负电压VEE 1之间切换。具体而言，在镜像钳位控制信号MC1为高电平的情况下，PMOS晶体管PM11为导通状态，NMOS晶体管NM12为截止状态，因此源极电位SS1等于第一接地GND1。另一方面，在镜像钳位控制信号MC1为低电平的情况下，PMOS晶体管PM11为截止状态，NMOS晶体管NM12为导通状态，因此源极电位SS1等于负电压VEE1。

<5.第二变形例>

图10是表示偏压切换部101B的第二变形例的图。另外，关于偏压切换部102B也能够应用同样的变形例。

图10所示的变形例的偏压切换部101B具有反相器IV13、延迟电路1011、NMOS晶体管NM13。镜像钳位控制信号MC1的施加端(即端子T14(图7))与反相器IV13的输入端连接。反相器IV13的输出端与延迟电路1011的输入端连接。

延迟电路1011构成为由电阻器R13和电容器C13构成的RC电路。电阻R13的一端与反相器IV13的输出端连接。电阻R13的另一端与电容器C13的一端连接。电容器C13的另一端与负电压VEE1的施加端连接。电阻R13的另一端与电容器C13的一端在连接于NMOS晶体管NM13的栅极的节点(即延迟电路1011的输出端)处连接在一起。NMOS晶体管NM13的源极与负电压VEE1的施加端连接。NMOS晶体管NM13的漏极与高侧晶体管QH的源极连接。高侧晶体管QH的源极与第一接地GND1的施加端连接。

利用这样的变形例的结构，也与之前的实施方式(图7)同样地，能够根据镜像钳位控制信号MC1的逻辑电平使源极电位SS1在第一接地GND1与负电压VEE 1之间切换。具体而言，在镜像钳位控制信号MC1为高电平的情况下，NMOS晶体管NM13为截止状态，因此源极电位SS1等于第一接地GND1。另一方面，在镜像钳位控制信号MC1为低电平的情况下，NMOS晶体管NM13为导通状态，因此源极电位SS1等于负电压VEE1。

另外，通过延迟电路1011，能够在从切换了镜像钳位控制信号MC1的逻辑电平的定时延迟后的定时进行源极电位SS1的切换。

<6.第二实施方式>

图11是表示本发明的第二实施方式的栅极驱动电路10Y的结构的图。上述的第一实施方式的栅极驱动电路10X(图7)能够在高侧栅极驱动器1的内部生成负电压VEE 1，并且具有端子T16。与此相对，在第二实施方式的栅极驱动电路10Y中，能够使用不具有端子T16的高侧栅极驱动器1。

栅极驱动电路10Y具有配置在高侧栅极驱动器1的外部的电源电路1010。电源电路1010具有变压器Tr1、外部电源IC 1010A和输出电容器Cout1、Cout2。变压器Tr1具有初级绕组w1和次级绕组w21、w22，为了使初级侧和次级侧绝缘而被设置。

对初级绕组w1的一端施加未图示的直流电压。在初级绕组w1的另一端连接有未图示的开关元件。

外部电源IC 1010A的输入端与次级绕组w21的一端连接。外部电源IC 1010A的输出端与输出电容器Cout1的一端连接。输出电容器Cout1的另一端与外部电源IC 1010A的接地端子连接。输出电容器Cout1的另一端及次级绕组w21的另一端与第一接地GND1的施加端连接。

外部电源IC 1010A基于通过初级侧的上述开关元件的开关而在次级绕组w21产生的电压，生成在输出电容器Cout1的一端产生的电源电压VCC1。

次级绕组w22的一端与输出电容器Cout2的一端连接。次级绕组w22的另一端与输出电容器Cout2的另一端及第一接地GND1的施加端连接。基于通过初级侧的上述开关元件的开关而在次级绕组w22产生的电压，在输出电容器Cout2的一端生成负电压VEE 1。

根据这样的第二实施方式，能够在高侧栅极驱动器1的外部生成负电压VEE1，在高侧栅极驱动器1的内部不需要生成负电压VEE1。

此外，与上述同样地，对于低侧栅极驱动器2，也能够将生成负电压VEE2的电源电路设置在低侧栅极驱动器2的外部。另外，也可以对第二实施方式应用上述的第一、第二变形例。

<7.附记>

根据本公开的一方面，一种栅极驱动电路(10X)构成为能够驱动具有栅极以及第一端(源极)的驱动对象晶体管(QH)，其中，

该栅极驱动电路(10X)具有：

施加端，其被施加负电压(VEE 1)；

驱动用晶体管(MOS1)，其具有被供给控制信号(MC1)的控制端(栅极)，并被连接在所述驱动对象晶体管的所述栅极与所述施加端之间；

偏压切换部(101B)，其构成为在从所述控制信号的逻辑电平切换的定时延迟后的定时，根据所述控制信号的逻辑电平将接地电位(GND1)或所述负电压选择性地供给所述驱动对象晶体管的所述第一端(第一结构，图7)。

在上述第一结构中，驱动用晶体管可以是NMOS晶体管(MOS1)(第二配置，图7)。

在上述第一或者第二结构中，所述偏压切换部(101B)可以具有：

第一电阻(R11)，其具有

被供给所述控制信号的第一端和

第二端；

第一NMOS晶体管(NM11)，其具有

与所述第一电阻的所述第二端连接的栅极，

被供给所述接地电位的漏极，和

源极；

反相器(IV12)，其具有

被供给所述控制信号的输入端和

输出端；

第二电阻(R12)，其具有

与所述反相器的所述输出端连接的第一端和

第二端；以及

第二NMOS晶体管(NM12)，其具有

与所述第二电阻的所述第二端连接的栅极、

与所述第一NMOS晶体管的所述源极连接的漏极、和

被供给所述负电压的源极(第三结构，图7)。

在上述第一或第二结构中，所述偏压切换部(101B)可以具有：第一反相器(IV11)，其具有

被供给所述控制信号的输入端、和

输出端；

第一电阻(R11)，其具有

与所述第一反相器的所述输出端连接的第一端、和

第二端；

PMOS晶体管(PM11)，其具有

与所述第一电阻的所述第二端连接的栅极、被供给所述接地电位的源极、和

漏极；

第二反相器(IV12)，其具有

被供给所述控制信号的输入端、和

第二端；

第二电阻(R12)，其具有

与所述第二反相器的所述输出端连接的第一端、和

第二端；

NMOS晶体管(NM12)，其具有

与所述第二电阻的所述第二端连接的栅极、

与所述PMOS晶体管的所述漏极连接的漏极、和

被供给所述负电压的源极(第四结构，图9)。

在上述第一或第二结构中，所述驱动对象晶体管的所述第一端可以被供给所述接地电位，并且

所述偏压切换部(101B)可以具有：

反相器(IV13)，其具有

被供给所述控制信号的输入端、和

输出端；

延迟电路(1011)，其构成为使所述反相器的输出延迟；以及

NMOS晶体管(NM13)，其具有

被供给所述延迟电路的输出的栅极、

与所述驱动对象晶体管的所述第一端连接的漏极、和

被供给所述负电压的源极(第五结构，图10)。

在上述第五结构中，所述延迟电路(1011)可以包含具有电阻(R13)和电容器(C13)的RC电路(第六结构，图10)。

在上述第一至第六中的任一结构中，所述驱动对象晶体管可以是NMOS晶体管(QH、QL)(第七结构，图7)。

在上述第一至第七中的任一结构中，可以具有包含第一外部端子(T12)、第二外部端子(T13)、和第三外部端子(T14)的IC封装(1)，

所述IC封装可以构成为

能够经由所述第一外部端子向所述驱动对象晶体管的所述栅极输出栅极输出信号(OUT1)，

能够经由所述第二外部端子来监视所述驱动对象晶体管的栅极电位(GT1)，并且

能够经由所述第三外部端子向所述驱动用晶体管的所述控制端供给所述控制信号(MC1)(第八结构，图7)。

在上述第八结构中，可以还具有被配置于所述IC封装(1)的外部的电源电路(1010)，

所述电源电路具有：

变压器(Tr1)，其具有初级绕组(w1)和次级绕组(w22)；

输出电容器(Cout2)，其具有

与所述次级绕组的第一端连接的第一端、和

能够与所述次级绕组的第二端及施加所述接地电位(GND1)的施加端连接的第二端，

所述电源电路可以构成为能够在所述输出电容器的第一端生成所述负电压(VEE1)(第九结构，图11)。

在上述第一至第九中的任一结构中，可以还具有：二极管(DL1)，其包含

与所述驱动对象晶体管的所述栅极连接的阴极和

被供给所述负电压的阳极(第十结构，图7)。

在上述第一至第十中的任一结构中，所述驱动对象晶体管可以是在电源电压与基准电位之间串联连接的高侧晶体管(QH)和低侧晶体管(QL)中的一方(第十一结构，图7)。

<8.其他>

本说明书中公开的各种技术特征除了上述实施方式以外，在不脱离其技术性创作的主旨的范围内能够施加各种变更。即，应当理解为上述实施方式在所有方面都是例示，并不是限制性的，本发明的技术范围并不限定于上述实施方式的描述而由所附权利要求来限定，并且包含属于与权利要求书等同的意思和范围内的全部变更。

工业上的可用性

本公开可以用于例如MOS晶体管的栅极驱动。

附图标记说明

1 高侧栅极驱动器

1A 逻辑部

2 低侧栅极驱动器

10 栅极驱动电路

10X、10Y 栅极驱动电路

101 高侧驱动部

101A 栅极保护电路

101B 偏压切换部

102 低侧驱动部

102A 栅极保护电路

102B 偏压切换部

1010 电源电路

1010A外部电源IC

1011 延迟电路

C13 电容器

Cgd 栅极-漏极间寄生电容

Cout1、Cout2 输出电容

DH1 高侧二极管

DH2 高侧二极管

DL1 低侧二极管

DL2 低侧二极管

Doff1 截止用二极管

Doff2 截止用二极管

Don1 导通用二极管

Don2 导通用二极管

DrH 高侧驱动器

DrL 低侧驱动器

E 电池

GD1 栅极驱动电路

GD2 栅极驱动电路

IV11 反相器

IV12 反相器

IV13 反相器

IV22 反相器

Lpar 寄生电感

MOS1 镜像钳位MOS晶体管

MOS2 镜像钳位MOS晶体管

NM、NM1 NMOS晶体管

NM11、NM12、NM13 NMOS晶体管

NM21、NM22 NMOS晶体管

PM、PM1、PM11 PMOS晶体管

QH 高侧晶体管

QL 低侧晶体管

R11～R13 电阻

R21、R22 电阻

Roff1 截止用电阻

Roff2 截止用电阻

Ron1 导通用电阻

Ron2 导通用电阻

T11～T18 端子

T21～T28 端子

Tr1 变压器

w1 初级绕组

w21、w 22次级绕组。

Claims (11)

1.一种栅极驱动电路，其构成为能够驱动具有栅极以及第一端的驱动对象晶体管，所述栅极驱动电路具有：

施加端，其被施加负电压；

驱动用晶体管，其具有被供给控制信号的控制端，并被连接在所述驱动对象晶体管的所述栅极与所述施加端之间；

偏压切换部，其在从所述控制信号的逻辑电平切换的定时延迟后的定时，根据所述控制信号的逻辑电平将接地电位或所述负电压选择性地供给所述驱动对象晶体管的所述第一端。

2.根据权利要求1所述的栅极驱动电路，其中，所述驱动用晶体管是NMOS晶体管。

3.根据权利要求1或2所述的栅极驱动电路，其中，

所述偏压切换部具有：

第一电阻，其具有

被供给所述控制信号的第一端、和

第二端；

第一NMOS晶体管，其具有

与所述第一电阻的所述第二端连接的栅极、

被供给所述接地电位的漏极、和

源极；

反相器，其具有

被供给所述控制信号的输入端和

输出端；

第二电阻，其具有

与所述反相器的所述输出端连接的第一端、和

第二端；

第二NMOS晶体管，其具有

与所述第二电阻的所述第二端连接的栅极、

与所述第一NMOS晶体管的所述源极连接的漏极、和被供给所述负电压的源极。

4.根据权利要求1或2所述的栅极驱动电路，其中，

所述偏压切换部具有：

第一反相器，其具有

被供给所述控制信号的输入端、和

输出端；

第一电阻，其具有

与所述第一反相器的所述输出端连接的第一端、和

第二端；

PMOS晶体管，其具有

与所述第一电阻的所述第二端连接的栅极、

被供给所述接地电位的源极、和

漏极；

第二反相器，其具有

被供给所述控制信号的输入端、和

输出端；

第二电阻，其具有

与所述第二反相器的所述输出端连接的第一端、和

第二端；

NMOS晶体管，其具有

与所述第二电阻的所述第二端连接的栅极、

与所述PMOS晶体管的所述漏极连接的漏极、和

被供给所述负电压的源极。

5.根据权利要求1或2所述的栅极驱动电路，其中，

所述驱动对象晶体管的所述第一端被供给所述接地电位，所述偏压切换部具有：

反相器，其具有

被供给所述控制信号的输入端、和

输出端；

延迟电路，其构成为使所述反相器的输出延迟；

NMOS晶体管，其具有

被供给所述延迟电路的输出的栅极、

与所述驱动对象晶体管的所述第一端连接的漏极、和

被供给所述负电压的源极。

6.根据权利要求5所述的栅极驱动电路，其中，

所述延迟电路包含具有电阻和电容器的RC电路。

7.根据权利要求1至6中任一项所述的栅极驱动电路，其中，

所述驱动对象晶体管是NMOS晶体管。

8.根据权利要求1至7中任一项所述的栅极驱动电路，所述栅极驱动电路还具有包含第一外部端子、第二外部端子、和第三外部端子的IC封装，

其中，

所述IC封装构成为

能够经由所述第一外部端子向所述驱动对象晶体管的所述栅极供给栅极输出信号，

能够经由所述第二外部端子来监视所述驱动对象晶体管的栅极电位，并且

能够经由所述第三外部端子向所述驱动用晶体管的所述控制端供给所述控制信号。

9.根据权利要求8所述的栅极驱动电路，所述栅极驱动电路还具有被配置于所述IC封装的外部的电源电路，

所述电源电路具有：

变压器，其具有初级绕组和次级绕组；

输出电容器，其具有

与所述次级绕组的第一端连接的第一端、和

能够与所述次级绕组的第二端及施加所述接地电位的施加端连接的第二端，

所述电源电路构成为能够在所述输出电容器的第一端生成所述负电压。

10.根据权利要求1至9中任一项所述的栅极驱动电路，所述栅极驱动电路还具有：二极管，其包含

与所述驱动对象晶体管的所述栅极连接的阴极、和

被供给所述负电压的阳极。

11.根据权利要求1至10中任一项所述的栅极驱动电路，其中，

所述驱动对象晶体管是在电源电压与基准电位之间串联连接的高侧晶体管和低侧晶体管中的一方。