CN117174696A - 芯片、制备方法、芯片封装组件、封装方法、电子设备 - Google Patents

芯片、制备方法、芯片封装组件、封装方法、电子设备 Download PDF

Info

Publication number
CN117174696A
CN117174696A CN202210589105.XA CN202210589105A CN117174696A CN 117174696 A CN117174696 A CN 117174696A CN 202210589105 A CN202210589105 A CN 202210589105A CN 117174696 A CN117174696 A CN 117174696A
Authority
CN
China
Prior art keywords
chip
dielectric layer
pad
signal
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210589105.XA
Other languages
English (en)
Inventor
李欧鹏
蔡华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202210589105.XA priority Critical patent/CN117174696A/zh
Priority to PCT/CN2023/081951 priority patent/WO2023226552A1/zh
Publication of CN117174696A publication Critical patent/CN117174696A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请实施例公开了一种芯片、制备方法、芯片封装组件、封装方法、电子设备，涉及芯片领域，解决高频信号的损耗大的问题。具体为：芯片的信号端和接地端位于主体的同一表面，介质层覆盖该表面，芯片的接地焊盘和信号焊盘位于该介质层远离主体的一侧；该信号焊盘通过贯穿介质层的布孔与该信号端电连接。在一些实施例中，主体的微带线被介质层覆盖。能有效缩短电连接件的长度，避免产生寄生电感而影响芯片的电性能。微带线被介质层覆盖，能有效阻止芯片在后期封装过程中对芯片电性能的影响。另外，封装的布线无须从芯片的一个表面绕设至另一表面，缩短布线的长度，降低因为布线长而导致的信号损耗。

Description

芯片、制备方法、芯片封装组件、封装方法、电子设备
技术领域
本申请实施例涉及芯片领域，尤其涉及一种芯片、制备方法、芯片封装组件、封装方法、电子设备。
背景技术
随着太赫兹(Tera Hertz，THz)频率在通信类应用的关注，太赫兹硬件系统的性能也成为实现太赫兹通信的重要影响因素。例如，太赫兹通信技术对芯片的性能和芯片的封装提出了较高的要求。
图1为现有技术中的一种芯片封装结构001，芯片封装结构001包括：芯片01、传输线(transmission line)02和基底03，芯片01、传输线02与基底03连接，芯片01采用金属线04通过引线键合(wire bonding)的方式与传输线02电连接。该芯片封装结构001的金属线04损耗较大，例如，如220吉赫兹(gigahertz，GHz)上金丝键合将带来约1.5dB损耗。300GHz以上损耗3dB以上。不适用于高频率的通信系统。
图2为现有技术中的另一种芯片封装结构001，芯片封装结构001包括：芯片01、焊球(柱)05、传输线02和基底03。传输线02位于基底03，芯片01倒扣，且芯片01的焊盘通过焊球(柱)05与传输线02电连接。该芯片封装结构001的损耗与焊球(柱)05的大小有直接关系，但是焊球(柱)05的缩小会缩短芯片01与传输线02之间的距离，导致芯片01的电场分布被干扰，不能较好地平衡电性能和信号损耗。
上述的芯片封装结构传输信号的损耗较大，不适用于高频率的通信系统。
发明内容
本申请实施例提供一种芯片、制备方法、芯片封装组件、封装方法、电子设备，旨在改善芯片在使用过程中信号损耗较大的问题。
为达到上述目的，本申请采用如下技术方案：
本申请的第一方面，提供一种芯片，该芯片包括主体、介质层、第一接地焊盘和第一信号焊盘。该主体的第一表面设有信号端和接地端；该介质层覆盖该主体的第一表面，该介质层包括信号电连接件和接地电连接件；该第一接地焊盘位于该介质层远离该主体的一侧；该第一接地焊盘通过该接地电连接件与该接地端电连接；该第一信号焊盘位于该介质层远离该主体的一侧；该第一信号焊盘通过该信号电连接件与该信号端电连接。由此，通过位于介质层的信号电连接件实现信号端和第一信号焊盘的电连接，能有效缩短电连接件的长度，避免产生寄生电感而影响芯片的电性能。接地端与第一接地焊盘通过位于介质层的接地电连接件连接，在设计的过程中，可以增加连接第一接地焊盘的接地电连接件的密度，从而增加芯片传输的信号的可靠性。其次，介质层覆盖主体的第一表面，介质层能有效阻止芯片在后期封装过程中(例如旋涂介质)对第一表面的元器件或者线路的扰动，降低封装前后芯片性能的变化。再者，第一接地焊盘和第一信号焊盘均位于主体的同一侧，在对该芯片封装的过程中，封装的布线无须从主体的第一表面绕设至另一表面，缩短布线的长度，降低芯片在封装过程中因为布线过长而带来的传输信号的损耗。
结合第一方面，在一些可实现的方式中，芯片还包括第一布线层，该第一布线层位于该主体和该介质层之间，该信号端通过该第一布线层与该信号电连接件电连接，该接地端通过该第一布线层与该接地电连接件电连接。由此，第一布线层可以增加芯片内部走线的设计空间，减小了因为走线过密而导致的相互干扰，有利于提高芯片性能。
结合第一方面，在一些可实现的方式中，该芯片包括多层该介质层，该芯片还包括第二布线层，多层该介质层沿背离该主体的方向叠层设置，相邻两层该介质层之间设置有第二布线层，该信号电连接件和该接地电连接件均与该第二布线层电连接。由此，有利于线与线之间较好地相互避让，避免因为布线空间过小而导致线之间的相互干扰，影响芯片的性能。此外，信号电连接件和第一信号焊盘通过第二布线层电连接，在芯片封装过程中，封装过程的工艺(例如涂胶等)对微带线所处的物质环境影响较小，从而降低封装过程对芯片电性能的影响。
结合第一方面，在一些可实现的方式中，该介质层的厚度为2μm-10μm，其中，该厚度为该介质层沿背离该主体的方向的尺寸。由此，即能实现较好地密封主体，也可以尽可能地减小贯穿介质层内信号电连接件和接地电连接件的长度，避免因为信号电连接件和接地电连接件过长而增加信号损耗。还有利于减小芯片的体积。
结合第一方面，在一些可实现的方式中，该介质层的材料包括塑封材料。由此，介质层易设置过孔、且厚度薄，有利于降低芯片占用的体积，同时还可以具有较好的密封性。
结合第一方面，在一些可实现的方式中，该主体还包括散热盲孔和散热层，该散热盲孔位于该主体的第二表面，该第二表面和该散热盲孔内壁均设置有该散热层，该第一表面与该第二表面相对设置。由此，为主体提供良好的导热性能，将主体产生的热传递至其他位置，尤其是对于大功率芯片而言，能有效改善主体温度过高而缩短芯片的使用寿命。
结合第一方面，在一些可实现的方式中，该芯片还包括：钝化层，该钝化层覆盖该介质层远离该主体的表面，该第一接地焊盘和该第一信号焊盘设置于该钝化层远离该主体的一侧。由此，钝化层可以避免介质层以及位于介质层内部的主体或者第二布线层等与空气直接接触，降低环境对主体性能的影响。
在本申请的第二方面，提供一种芯片的制备方法，包括：于芯片主体的第一表面形成介质层；其中，该芯片主体的第一表面设有信号端和接地端；于该介质层设置信号电连接件和接地电连接件；于该介质层远离该主体的一侧形成第一接地焊盘和第一信号焊盘，其中，该第一接地焊盘通过该接地电连接件与该接地端电连接，该第一信号焊盘通过该信号电连接件与该信号端电连接。
结合第二方面，在一些可实现的方式中，该于芯片主体的第一表面形成介质层之前还包括：
于该芯片主体的第一表面形成第一布线层，其中，该信号端通过该第一布线层与该信号电连接件电连接，该接地端通过该第一布线层与该接地电连接件电连接。
结合第二方面，在一些可实现的方式中，该于芯片主体的第一表面形成介质层包括：
于芯片主体的第一表面形成多层该介质层；其中，多层该介质层沿背离该主体的方向叠层设置，相邻两层该介质层之间形成有第二布线层；该信号电连接件和该接地电连接件均与该第二布线层电连接。
结合第二方面，在一些可实现的方式中，该芯片的制备方法还包括：
于该芯片主体的第二表面形成散热盲孔；其中，该第二表面与该第一表面相对设置；
于该芯片主体的第二表面和该散热盲孔的内壁形成散热层。
结合第二方面，在一些可实现的方式中，该于该介质层远离该主体的一面形成第一接地焊盘和第一信号焊盘之前，该方法还包括：
于该介质层远离该主体的一面形成钝化层，其中，该第一接地焊盘和该第一信号焊盘设置在钝化层远离该主体的一侧。
本申请的第三方面，提供一种芯片封装组件，该芯片封装组件包括主芯片、基底、第一介质层、第二接地焊盘以及第二信号焊盘。该主芯片的第一表面设有第一接地焊盘和第一信号焊盘；该基底包括容置槽，该容置槽设有开口，该主芯片位于该容置槽内，该主芯片的第一表面设置于该开口。该第一介质层覆盖该主芯片的第一表面，该第一介质层包括第二电连接件和第一电连接件。该第二接地焊盘位于该第一介质层远离该主芯片的一侧，该第二接地焊盘通过该第二电连接件与该第一接地焊盘电连接。该第二信号焊盘位于该第一介质层远离该主芯片的一侧；该第二信号焊盘通过该第一电连接件与该第一信号焊盘电连接。由此，与引线键合相比，第一介质层内的第二电连接件和第一电连接件的走线更灵活，且可以减小二者的长度的横截面积，降低信号损耗。其次，第一接地焊盘和第一信号焊盘均位于主芯片的同一表面，在封装过程中，第一电连接件或者第二电连接件无须从主芯片的第一表面绕至另一表面，降低其长度的同时降低芯片封装组件的体积。避免因为第二电连接件或者第一电连接件绕过较厚的基底而引入额外的电感寄生，同样也可以降低信号损耗。
结合第三方面，在一些可实现的方式中，该基底包括多个间隔设置的容置槽，每个该容置槽内设有一个该主芯片。由此，可以根据芯片封装组件需要实现的功能封装多个主芯片，在实现多个主芯片的互连过程中，灵活的走线同样可以降低信号损耗。
结合第三方面，在一些可实现的方式中，芯片封装组件还包括布线层，该第一介质层包括多层子介质层，多层该子介质层沿背离该第一表面的方向叠层设置，相邻两层该子介质层之间设置有布线层，该第一电连接件和该第二电连接件均与该布线层电连接。由此，多层子介质层和布线层的设置可以提供更多的布线空间，增加布线的灵活操作空间，可以改善因为线与线之间距离较近而导致电流之间的相互干扰，避免布线对芯片电性能的影响。
结合第三方面，在一些可实现的方式中，该芯片封装组件还包括叠加芯片。该叠加芯片包括第三接地焊盘和第三信号焊盘；该叠加芯片位于该子介质层中；该第三信号焊盘和该第三接地焊盘均与该布线层电连接。由此，叠加芯片与主芯片通过布线层的连接，使芯片封装组件可以实现更复杂的功能，且子介质层和布线层可以使叠加芯片与主芯片之间的互连线有较多的布线空间，避免布线不灵活或者布线过密导致信号损耗大。
结合第三方面，在一些可实现的方式中，该第三接地焊盘和该第三信号焊盘位于该叠加芯片的同一侧。由此，布线层可以直接与第三接地焊盘和第三信号焊盘电连接，也可以通过设置于子介质层的电连接件与布线层电连接，可以降低封装过程中的工序。
结合第三方面，在一些可实现的方式中，该芯片封装组件还包括散热件；该散热件贯穿该基底且与该主芯片的散热层接触。由此，散热件具有为芯片热传导的功能，其有利于降低芯片的热。避免芯片温度过高而导致寿命降低。
结合第三方面，在一些可实现的方式中，该介质层的材料包括塑封料。由此，塑封材料形成的第一介质层可以灵活布线，且性能稳定的塑封材料为芯片电性能的稳定提供了基础。
结合第三方面，在一些可实现的方式中，该基底的材料包括氧化硅和塑封料中的至少一种。由此，塑封料或者氧化硅可以为芯片提供优良的密封环境，且塑封料或者氧化硅的性能稳定性较高，不易发生化学反应，可以为芯片提供稳定的环境。
结合第三方面，在一些可实现的方式中，该主芯片包括主体、第二介质层；该主体的第一表面设有信号端和接地端；该第二介质层覆盖该主体的第一表面，该第二介质层包括第三电连接件和第四电连接件；该第一接地焊盘和该第一信号焊盘均位于该第二介质层远离该主体的一侧；该第一接地焊盘和通过该第四电连接件与该接地端电连接；该第一信号焊盘通过该第三电连接件与该信号端电连接。由此，第二介质层为主体第一表面的信号端和接地端的密封、环境稳定提供的一重保障，第一介质层为其提供了第二重保障。使主芯片的主体处于密封、性能稳定的环境中，提高其电性能的稳定。其次，第一介质层和第二介质层为主芯片提供了更多的布线空间，避免线路相互干扰而导致电性能不稳定。再者，第四电连接件和第三电连接件均不用从主体的第一表面绕至相对的另一表面，避免线路过长导致寄生电感的产生。降低该芯片封装组件的信号损耗。
本申请的第四方面，提供一种芯片的封装方法，用于封装主芯片，该主芯片包括位于该主芯片的第一表面的第一接地焊盘和第一信号焊盘；该封装方法包括：
将该主芯片设置于基底；其中，该基底包括容置槽，该容置槽设有开口，该主芯片位于该容置槽内，该主芯片的该第一表面设置于该开口；
于该主芯片的第一表面形成第一介质层；该第一介质层包括第二电连接件和第一电连接件；
于该第一介质层远离该主芯片的一侧形成第二接地焊盘和第二信号焊盘；
其中，该第二接地焊盘通过该第二电连接件与该第一接地焊盘电连接；该第二信号焊盘通过该第一电连接件与该第一信号焊盘电连接。
结合第四方面，在一些可实现的方式中，该于该主芯片的第一表面形成第一介质层包括：
于该主芯片的第一表面形成多层子介质层；其中，多层该子介质层沿背离该第一表面的方向层叠设置，相邻两层该子介质层之间形成有布线层，该第二电连接件和该第一电连接件均与该布线层电连接。
结合第四方面，在一些可实现的方式中，于该芯片的第一表面形成子介质层包括：
将叠加芯片设置于该布线层的表面；
于该布线层表面形成该子介质层；
其中，该叠加芯片位于该子介质层中，该叠加芯片设有第三接地焊盘和第三信号焊盘；该第三信号焊盘和该第三接地焊盘均与该布线层电连接。
结合第四方面，在一些可实现的方式中，该封装方法还包括：
于该基底形成散热件，其中，该散热件贯穿该基底并与该主芯片的散热层接触。
结合第四方面，在一些可实现的方式中，该将该主芯片设置于基底包括：
于该基底形成容置槽，将该主芯片安装于该容置槽。
结合第四方面，在一些可实现的方式中，该将该主芯片设置于基底包括：
于该主芯片背离该第一表面的表面注塑形成该基底。
本申请的第五方面，提供一种电子设备，包括印刷电路板和第三方面提供的任一种芯片封装组件；其中，该芯片封装组件与该印刷电路板电性连接。由此，因为第三方面提供的芯片封装组件可以降低信号损耗，显然，该电子设备也可以降低信号损耗。
附图说明
图1为现有技术中的一种芯片封装结构图。
图2为现有技术中的另一种芯片封装结构图。
图3为本申请实施例提供的通信系统的结构示意图。
图4为本申请实施例提供的一种芯片的结构示意图。
图5为本申请实施例提供的芯片的制备流程图。
图6a为芯片的主体的结构示意图。
图6b为执行图5中S101后的产品结构示意图。
图6c为执行图5中S102后的产品结构示意图。
图6d为执行图5中S103后的产品结构示意图。
图6e为形成钝化层后的结构示意图。
图7a为本申请实施例提供的芯片110的另一种制备流程图。
图7b为芯片的主体形成散热盲孔之前的结构示意图。
图7c为执行图7a中S104后的结构示意图。
图8a为图5中S101的一种流程图。
图8b为执行图8a中S1011后的结构示意图。
图8c为形成第二布线层后的结构示意图。
图8d为执行图8a中S1012后的结构示意图。
图9a为本申请实施例提供的一种芯片封装组件的结构简图。
图9b为本申请实施例提供的封装结构的结构示意图。
图10为本申请实施例提供的一种多芯片的芯片封装组件的结构示意图。
图11a为本申请实施例提供的一种芯片的封装方法的流程图。
图11b为执行图11a的S201后的结构示意图。
图11c为图11a中S201的一种执行流程图。
图11d为执行图11c中步骤之前的结构示意图。
图11e为执行图11c中步骤S2011后的结构示意图。
图11f为执行图11c中步骤S2012后的结构示意图。
图11g为执行图11c中步骤S2013后的结构示意图。
图11h为于基底形成散热件后的结构示意图。
图11i为本申请实施例提供的执行图11a中S202的流程图。
图11j为执行图11i中S2021后的结构示意图。
图11k为执行图11i中S2022后的结构示意图。
图11l为执行图11i中S2023后的产品的结构示意图。
图11m为执行图11i中S2024后的产品的结构示意图。
图11n为执行图11i中S2025后的产品的结构示意图。
图12为本申请实施例提供的又一种多芯片的芯片封装组件的结构示意图。
图13a为本申请实施例提供的又一种芯片的封装方法的流程图。
图13b为执行图13a步骤S302后的结构示意图。
图13c为执行图13a步骤S303后的结构示意图。
图13d为执行图13a中S304后的结构示意图。
附图标记：001-芯片封装结构；01-芯片；02-传输线；03-基底；04-金属线；05-焊球；10-通信系统；20-基站；30-终端设备；100-芯片封装组件；101-信号端；102-接地端；1031-接地电连接件；1032-信号电连接件；1041-第一布线层；1042-第二布线层；110-芯片；111-主体；1111-主体的第一表面；1112-主体的第二表面；1101-芯片的第一表面；112-介质层；113-第一接地焊盘；114-第一信号焊盘；115-散热盲孔；1151-散热层；116-钝化层；117-焊球；120-基底；121-容置槽；122-临时载板；130-第一介质层；131-第二电连接件；132-第一电连接件；140-第二接地焊盘；150-第二信号焊盘；160-子介质层；160a-第一子介质层；160b-第二子介质层；170-布线层；180-散热件；200-封装结构；201-主芯片；202-叠加芯片；190-第三子介质层；191-容置腔；192-第三电连接件；193-第四电连接件。
具体实施方式
为了使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请作进一步地详细描述。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本申请中，“上”、“下”等方位术语是相对于附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件所放置的方位的变化而相应地发生变化。
本申请的实施例提供一种通信系统，图3为本申请实施例提供的通信系统的结构示意图，请参阅图3，通信系统10包括基站20和终端设备30。基站20和终端设备30通信连接。
基站20例如包括芯片封装组件。
本申请对终端设备30的具体形式不做限制，例如，终端设备30可以为手机(mobilephone)、平板电脑(pad)、个人数字助理(personal digital assistant，PDA)、电视、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、充电家用小型电器(例如豆浆机、扫地机器人)、无人机、雷达、航空航天设备和车载设备等。
终端设备30包括设置于印刷电路板(printed circuit boards，PCB)上的系统级芯片(system on chip，SOC)、芯片封装组件等，PCB用于承载系统级芯片、芯片封装组件等，且与系统级芯片、芯片封装组件等电性连接。
上述芯片封装组件可以是对单个芯片进行封装的封装组件，也可以是对多个芯片进行封装(即芯片合封(chiplet))的封装组件。
芯片和芯片封装组件的性能都对整个通信系统有重要的影响，尤其高频率的通信系统对芯片和芯片封装组件的信号损耗可接受程度降低，例如，太赫兹(Tera Hertz，THz)频率的通信系统要求芯片和芯片封装组件的信号损耗较少。
由此，本申请提供一种改进的芯片和一种改进的芯片封装组件，其旨在降低高频率的通信系统的信号损耗。
需要特别说明的是，本申请实施例提供的芯片和芯片封装组件不仅限于用于太赫兹(Tera Hertz，THz)频率的通信系统，例如也可以用于吉赫兹(gigahertz，GHz)等其他频率的通信系统。
以下结合图4和图5对本申请实施例提供的芯片110和其制备方法做出示例性描述。
图4为本申请实施例提供的一种芯片110的结构示意图，请参阅图4，芯片110包括主体111、介质层112、第一接地焊盘113和第一信号焊盘114。
其中，主体111包括相对的第一表面1111和第二表面1112，信号端101和接地端102均位于主体111的第一表面1111。
第一接地焊盘113与接地端102电连接，第一信号焊盘114与信号端101电连接。第一接地焊盘113和第一信号焊盘114均位于主体111的同一侧，在对芯片110封装的过程中，封装的布线无须从主体111的第一表面1111绕设至1112，缩短布线的长度，降低芯片110在封装过程中因为布线过长而带来的信号损耗。
本申请对设置于主体111上的元器件的种类和数量不做限制，可根据芯片110的功能进行设置。
本实施例对主体111的材料不做限制，示例性地，主体111包括半导体衬底和元器件，元器件设置于半导体衬底上。
本申请对半导体衬底的材料不做限制，例如半导体衬底的材料包括但不限于磷化铟(InP)、砷化镓(GaAs)、硅(Si)、氮化镓(GaN)等等。
本申请对元器件的形式也不做限制，例如可以包括晶体管、电容或者电阻等等。
本实施例对主体111的厚度不做限制，示例性地，主体111的厚度为50μm-100μm，例如可以为50μm、55μm、60μm、70μm、75μm、80μm、90μm、95μm、100μm等等。请参阅图4，前述的厚度是指主体111沿垂直于第一表面1111方向的尺寸，如图4中Z轴方向的尺寸。
在本申请的一些实施例中，请参阅图4，主体111还包括散热盲孔115和散热层1151，散热盲孔115位于主体111的第二表面，第二表面和散热盲孔115的内壁均设置有散热层1151。散热盲孔115为位于主体111表面的槽，其并未贯穿整个主体111。其中，第二表面与第一表面1111相对设置。散热盲孔115和散热层1151可以为主体111提供良好的导热性能，将主体111产生的热传递至其他位置，尤其是对于大功率芯片110而言，能有效改善主体111温度过高而缩短芯片110的使用寿命。
本申请对散热层1151的材料不做限制，示例性地，散热层1151的材料为热传导较高的金属材料，例如为铜金属。铜金属具有较好的散热性能，有利于提高散热层1151的热传导率。
可以理解的是，在本申请的其他实施例中，例如对于较小功率的芯片110，可以不设置散热盲孔115和散热层1151。
介质层112覆盖主体111的第一表面1111，介质层112包括接地电连接件1031和信号电连接件1032，接地电连接件1031和信号电连接件1032贯穿112，第一接地焊盘113通过接地电连接件1031与接地端102电连接，第一信号焊盘114通过信号电连接件1032与信号端101电连接。
根据走线需求，接地电连接件1031通常为多个，本申请实施例对接地电连接件1031的数量不做限制。相应地，信号电连接件1032通常为多个，本申请实施例对接地电连接件1031的数量不做限制。
需要说明的是，在本申请的实施例中，接地电连接件1031和信号电连接件1032仅仅是为了便于描述，二者之间在作用上有不同，本申请对二者的结构不做限制。
通过位于介质层112的信号电连接件1032实现信号端101和第一信号焊盘114的电连接，能有效缩短过孔103的长度，避免产生寄生电感而影响芯片110的电性能。接地端102与第一接地焊盘113通过位于介质层112的接地电连接件1031连接，在设计的过程中，可以增加连接第一接地焊盘113的接地电连接件1031的密度，从而增加芯片110传输的信号的可靠性。此外，介质层112覆盖主体111的第一表面1111，介质层112能有效阻止芯片110在后期封装过程中(例如旋涂介质)对第一表面1111的元器件或者线路的扰动，降低封装前后芯片110性能的变化。
在本申请的一些实施例中，请再次参阅图4，介质层112和主体111的第一表面1111之间具有第一布线层1041。第一布线层1041与介质层112内的接地电连接件1031和信号电连接件1032电连接。第一布线层1041的设置可以增加芯片110内部走线的设计空间，减小了因为走线过密而导致的相互干扰，有利于提高芯片110性能。
本申请中，介质层112可以为一层或者多层。例如，介质层112的层数可以为一层、两层、三层、四层或者更多层。
在介质层112具有多层的示例中，多层介质层112沿背离主体111的方向叠层设置，相邻两层介质层112之间设置有第二布线层1042。信号电连接件1032和接地电连接件1031均与第二布线层1042电连接。因此，设置多层介质层112有利于线与线之间较好地相互避让，避免因为布线空间过小而导致线之间的相互干扰，影响芯片110的性能。
需要说明的是，一层介质层112是一次制作工艺中形成的膜层，多层是指多次制作工艺形成的膜层。
本申请对第一布线层1041和第二布线层1042的材料均不做限制，例如可以包括铜(Cu)、铝(Al)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)等中的一种或多种。采用铜作为布线层材料，成本低、可靠性高、接触电阻低。
第一布线层1041和第二布线层1042内的部分线路通过接地电连接件1031与第一接地焊盘113连接，第一布线层1041和第二布线层1042内的部分线路通过信号电连接件1032与第一信号焊盘114电连接。在一些实施例中，与第一信号焊盘114电连接的第一布线层1041或者第二布线层1042又被命名为微带线(microstrip line)。
请参阅图4，第一信号焊盘114和信号端101之间，通过微带线和信号电连接件1032实现其二者的电连接。其中，微带线位于主体111的第一表面1111，换言之，微带线为第一布线层1041的一部分。
可以理解的是，在芯片110只有一层介质层112的示例中，微带线位于主体111的第一表面1111。微带线被介质层112覆盖。在芯片110具有多层介质层112的示例中，微带线可以位于主体111的第一表面1111，或者相邻两层介质层112之间。换言之，在芯片110包括第一布线层1041和第二布线层1042的实施例中，微带线可以为第一布线层1041的一部分或者第二布线层1042的一部分。
同理，微带线被介质层112覆盖，包裹微带线的物质几乎不发生变化。由此，在芯片110封装过程中，封装过程的工艺(例如涂胶等)对微带线所处的物质环境影响较小，从而降低封装过程对微带线性能的影响，从而降低封装对芯片110性能的影响。相反，假设微带线至少部分暴露于芯片表面，在封装过程中，暴露于芯片表面的微带线将经历与空气接触至与封装料接触的过程，该过程会对芯片的电性能产生影响。
本申请对介质层112的材料不做限制，例如介质层112的材料包括塑封(molding)材料。塑封材料例如可以选择环氧树脂(Phenolic epoxy resin)、聚对苯撑苯并二噁唑纤维(Poly-p-phenylene benzobisoxazole，简写为PBO)、聚酰亚胺(Polyimide，简写为PI)和苯并环丁烯(Benzocyclobutene，简写为BCB)中的至少一种。该塑封材料易设置过孔、且厚度薄，有利于降低芯片占用的体积，同时还可以具有较好的密封性。
在在介质层112具有多层的示例中，介质层112的材料可以相同，也可以不完全相同。
本申请对介质层112的厚度不做限制，示例性地，介质层112的厚度为2-10μm。例如，该厚度可以为2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm等等。介质层112在前述厚度范围内，即能实现较好地密封主体111，也可以尽可能地减小贯穿介质层112内信号电连接件1032和接地电连接件1031的长度，避免因为信号电连接件1032过长而增加信号损耗。此外，介质层112较薄也有利于减小芯片110的体积。
可以理解的是，在介质层112具有多层的示例中，每层介质层112的材料或者厚度可以相同也可以不相同。
本申请对介质层112内接地电连接件1031和信号电连接件1032的分布关系以及数量不做限制，可以根据芯片110的功能进行设置。
本申请对信号电连接件1032或者接地电连接件1031内的导电物质不做限制，例如可以包括铜(Cu)、铝(Al)、镍(Ni)、金(Au)、银(Ag)和钛(Ti)等中的一种或多种。
请再次参阅图4，在本实施例中，芯片110还包括钝化层116，钝化层116覆盖介质层112远离主体111的表面，第一接地焊盘113和第一信号焊盘114设置于钝化层116远离主体111的表面。钝化层116可以避免环境对介质层112的性能的影响。
本申请对钝化层116的材料不做限制，例如，可以为氮化硅(Si3N4)或者SiOx。
本申请对第一接地焊盘113和第一信号焊盘114的位置以及材料不做限制，其可以根据芯片110的功能进行设置。
在本申请的一些实施例中，第一接地焊盘113和第一信号焊盘114的表面均设置有焊球117。焊球117有利于第一接地焊盘113或者第一信号焊盘114与其他部件更好地电连接。
需要说明的是，在本申请中，“焊球”只是沿用本领域的习惯称谓，在实际产品中，“焊球”不一定是球形的。
以下就芯片110的制备方法做出示例性描述。
图5为本申请实施例提供的芯片110的制备流程图。请参阅图5，芯片110的制备方法包括S101～S103：
S101.于图6a所示的主体111的第一表面1111形成如图6b所示的介质层112。
其中，主体111包括相对的第一表面1111和第二表面1112，第一表面1111设置有信号端101和接地端102。
在本实施例中，第二表面1112设置有散热盲孔115，第二表面1112和散热盲孔115的内壁均设置有散热层1151，可以理解的是，对于功率较小的芯片110，可以不设置散热盲孔115和散热层1151。
图6b为执行图5中S101后的产品结构示意图。本申请对形成介质层112的工艺不做限制，例如通过旋转涂覆工艺形成。
S102.于图6b所示的介质层112设置如图6c所示的信号电连接件1032和接地电连接件1031。
图6c为执行图5中S102后的产品结构示意图。信号电连接件1032与信号端101电连接，接地电连接件1031与接地端102电连接。
本申请对信号电连接件1032和接地电连接件1031的形成方式不做限制，例如可以采用激光穿孔的方式于介质层112内形成孔，然后再采用溅射工艺或者电镀等方式于前述孔内部填充导电物质。
S103.于图6c所示的介质层112远离主体111的一面形成如图6d所示的第一接地焊盘113和第一信号焊盘114。
图6d为执行图5中S103后的产品结构示意图。第一接地焊盘113通过接地电连接件1031与接地端102电连接，第一信号焊盘114通过信号电连接件1032与信号端101电连接。
本申请对第一接地焊盘113和第一信号焊盘114的形成方式不做限制，例如可以采用光刻和气相沉积结合的工艺于介质层112的表面形成第一接地焊盘113和第一信号焊盘114。
在本申请的一些实施例中，S103之前还包括：于介质层112远离主体111的一面形成如图6e所示的钝化层116。
图6e为形成钝化层116后的结构示意图。钝化层116位于介质层112远离主体111的一面，第一接地焊盘113和第一信号焊盘114位于钝化层116远离主体111的一侧。
图7a为本申请实施例提供的芯片110的另一种制备流程图。
请一并参阅图7a和图5，在图7a所示的示例中，芯片110的制备方法包括图5所示的S101～S103，在S101之前还包括S104～S105：
S104.于图7b所示的芯片主体111的第二表面1112的表面形成如图7c所示的散热盲孔115。
图7c为执行图7a中S104后的结构示意图，其中，主体111的第一表面1111和第二表面1112相对设置，示例性地，可以采用刻孔的方式形成散热盲孔115。
S105.于芯片的主体111的第二表面1112和散热盲孔115的内壁形成如图6a所示的散热层1151。
请再次参阅7a，执行图7a中S105后结构如图6a所示。
需要说明的是，在本申请的实施例中，图7a中的(S104、S105)和(S101、S102、S103)没有先后关系，例如，可以先对主体111执行S104和S105，也可以先对主体111执行S101、S102和S103中的流程。
承上所述，在本申请中，介质层112可以为一层或者多层。相应地，介质层112的层数与图5中S101的执行过程有关联，以下就介质层112为多层作为示例描述S101的过程。
图8a示例出了图5中S101的一种流程图。在图8a所示的示例中，S101包括：
S1011.于主体111的第一表面形成如图8b所示的第一布线层1041。
图8b为执行图8a中S1011后的结构示意图。其中，信号端101与第一布线层1041电连接。可以理解的是，根据需要，接地端102也可以与第一布线层1041电连接。
S1012.于第一布线层1041的第一表面形成多层介质层112。
请参阅图6b和图6c，形成介质层112、形成接地电连接件1031和信号电连接件1032后的产品结构分别如图6b和图6c所示。
其中，多层介质层112沿背离主体111的方向叠层设置。
在形成相邻两层介质层112之间形成第二布线层1042。
图8c为形成第二布线层1042后的结构示意图。其中，接地电连接件1031和信号电连接件1032均与第二布线层1042电连接。
示例性地，第二布线层1042可以通过气相沉积和光刻的工艺形成。
图8d为执行图8a中S1012后的结构示意图，图8d中，形成两层介质层112。相应地，形成介质层112后也相应形成均与第二布线层1042电连接的接地电连接件1031和信号电连接件1032，接地电连接件1031和信号电连接件1032的形成方法请参阅图6c，此处不再赘述。
可以理解的是，在芯片不具有第一布线层1041的实施例中，可以不执行S1011，例如直接执行于主体111的第一表面形成多层介质层112。
可以理解的是，可以根据芯片110中介质层112的层数确定重复执行图8a中S1012的执行次数。S芯片110中多层介质层112沿背离主体111的方向叠层设置，位于介质层112内接地电连接件1031和信号电连接件1032分别与第二布线层1042电连接。
本申请提供的芯片的制备方法可以得到图4所示的芯片110的结构，该制备方法易实施，制备流程简单，此外，该制备方法得到的芯片有利于降低高频率通信系统的信号损耗。
本申请还提供一种芯片封装组件，该芯片封装组件可以用于上述的终端设备和通信系统中。
图9a为本申请实施例提供的一种芯片封装组件100的结构简图。图9b为本申请实施例提供的封装结构200的结构示意图，请一并参阅图9a和图9b，芯片封装组件100包括封装结构200和芯片110。芯片110位于封装结构200内。封装结构200包括基底120和第一介质层130。
本申请对芯片封装组件100中芯片110的结构不做限制，示例性地，芯片110为上述图4所示结构的芯片110。也可以选用其他芯片。例如，芯片110包括第一接地焊盘113和第一信号焊盘114，第一接地焊盘113和第一信号焊盘114均位于芯片110的第一表面1101。
换言之，在本申请的其他实施例中，芯片110可以不具有图4所示的介质层112和第二布线层1042。
基底120包括容置槽121，容置槽121具有开口，芯片110位于容置槽121内。芯片110的第一表面1101设置于前述开口。
第一介质层130覆盖芯片110的第一表面1101，第一介质层130包括第二电连接件131和第一电连接件132，第二电连接件131和第一电连接件132贯穿第一介质层130。
需要说明的是，本申请对第二电连接件131和第一电连接件132的数量、形状均不做限制。
封装结构200还包括第二接地焊盘1041和第二信号焊盘150，第二接地焊盘140和第二信号焊盘150均位于第一介质层130远离芯片110的一侧，其中，第二接地焊盘140通过第二电连接件131与第一接地焊盘113电连接，第二信号焊盘150通过第一电连接件132与第一信号焊盘114电连接。
可以理解的是，用于与第二接地焊盘140连接的第二电连接件131以及用于与第二信号焊盘150连接的第一电连接件132之间是相互独立的，两者之间的电路不导通。
由此，与图1和图2的封装结构相比，第二电连接件131和第一电连接件132的位置关系和走线更灵活，极大程度减小第二电连接件131和第一电连接件132的长度和横截面积，降低信号损耗。此外，第一接地焊盘113和第一信号焊盘114均位于芯片110的同一表面，可以缩短第二电连接件131和第一电连接件132的长度。且第二电连接件131或者第一电连接件132均无须从厚度方向绕过基底120与第二接地焊盘140或第二信号焊盘150电连接，避免因为第二电连接件131或者第一电连接件132绕过较厚的基底120而引入额外的电感寄生，同样也可以降低信号损耗。
本申请对基底120的尺寸和形状不做限制，基底120的形状可以根据芯片封装组件100的使用场景进行设置。
本申请对基底120的容置槽121的形状不做限制，例如，容置槽121与主芯片110的形状适配。
本申请对容置槽121和芯片110的接触方式不做限制，例如，芯片110被容置槽121的内壁包裹，二者之间几乎不存在间隙，可以增加芯片110的密封性能。或者，芯片110与容置槽121的内壁抵接。
本申请对基底120的材料不做限制，例如基底120的材料包括塑封(molding)材料和氧化硅(化学式SiOx)中的至少一种。塑封材料例如可以选择环氧树脂(Phenolic epoxyresin)、聚对苯撑苯并二噁唑纤维(Poly-p-phenylene benzobisoxazole，简写为PBO)、聚酰亚胺Polyimide，简写为PI)和苯并环丁烯(Benzocyclobutene，简写为BCB)中的至少一种。塑封料或者氧化硅可以为芯片提供优良的密封环境，且塑封料或者氧化硅的性能稳定性较高，不易发生化学反应，可以为芯片提供稳定的环境。
在本申请的一些实施例中，封装结构200还包括散热件180，散热件180贯穿基底120且与芯片110背离第一介质层130的一面接触。散热件180具有为芯片110热传导的功能，其有利于降低芯片110的热。
本申请对散热件180的材料不做限制，例如可以为铜(Cu)、铝(Al)、镍(Ni)、金(Au)、银(Ag)、钛(Ti)等中的一种或多种。
请再次参阅图9b，在本申请的一些实施例中，第一介质层130包括多层子介质层160，多层子介质层160沿背离芯片110的第一表面1101的方向叠层设置。相邻两层子介质层160之间具有布线层170，第二电连接件131和第一电连接件132均与布线层170电连接。
换言之，第一介质层130可以为一层或者多层子介质层160，在第一介质层130为一层子介质层160的实施例中，可以不设置布线层170。在子介质层160为两层或者更多层的实施例中，相邻两层子介质层160之间具有均与第二电连接件131和第一电连接件132电连接的布线层170。
多层子介质层160和布线层170的设置可以提供更多的布线空间，增加布线的灵活操作空间，可以改善因为线与线之间距离较近而导致电流之间的相互干扰，避免布线对芯片110电性能的影响。
本申请对子介质层160的材料不做限制，例如包括塑封(molding)材料。塑封(molding)材料的选择如上述，此处不再赘述。塑封材料形成的子介质层160可以灵活布线，且性能稳定的塑封材料为芯片电性能的稳定提供了基础。
本申请对子介质层160的厚度不做限制，示例性地，一层子介质层160的厚度为2μm-10μm，例如可以为2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm或者10μm等等。在该厚度范围内，可以实现分隔子介质层160两个表面的部件的同时降低第二电连接件131和第一电连接件132的长度，尽可能地避免寄生电感对信号的影响。
在本申请的一些实施例中，第二接地焊盘140和第二信号焊盘150的表面可以设置焊球。焊球有利于与第二接地焊盘140或者第二信号焊盘150与外界更好地连接。
本申请对芯片封装组件100内芯片110的数量不做限制，芯片封装组件100可以包括一个芯片110或者多个芯片110。
在芯片封装组件100包括多个芯片110的实施例中，多个芯片110可以均为主芯片，也可以部分为主芯片部分为叠加芯片。
通常，主芯片和叠加芯片的功能不同。例如，主芯片可以为逻辑芯片，叠加芯片可以为存储芯片。在此情况下，当上述芯片封装组件100具有多个作为主芯片的逻辑芯片时，上述多个主芯片可以位于同一平面且间隔设置。当上述芯片封装组件100具有多个叠加芯片时，多个叠加芯片可以分布同一平面且间隔设置，也可以分布于不同的平面。
相应地，在封装的过程中，可以根据需求选择封装一个芯片110，或者选择封装多个芯片110。
以下就芯片封装组件100包括多个芯片110的结构和封装方法的做出示例性描述。
图10为本申请实施例提供的一种多芯片的芯片封装组件100的结构示意图。图10为内部结构示意图，为了图示更清晰，图10中部分部件并未画出剖面线。
在图10的示例中，芯片封装组件100包括两个芯片110。两个芯片110的第一信号焊盘114均通过第一电连接件132与第二信号焊盘150电连接。
本申请对连接两个芯片110的第一信号焊盘114的电连接方式不做限制，可以根据芯片110的功能和逻辑关系进行设置。
基底120包括两个间隔设置的容置槽121，每个容置槽121内均设有一个芯片110。
在本实施例中，封装结构200包括两个第二接地焊盘140，一个第二接地焊盘140与一个芯片的第一接地焊盘113电连接。需要说明的是，本申请不限制封装结构200的第二接地焊盘140的数量进行限制。
需要说明的是，在本申请的实施例中，芯片封装组件100也可以包括三个、四个或者更多个的芯片110，多个芯片110的连接方式可以参照图10所示的示例。
在图10所示的示例中，第一介质层130包括两个子介质层160，可以理解的是，在其他实施例中，第一介质层130可以包括一个子介质层160或者可以包括更多个子介质层160。
在图10所示的示例中，两个芯片110均为主芯片，该芯片的结构请参阅图4所示示例的描述，此处不再赘述。或者，在其他实施例中，芯片110也可以为接地焊盘和信号焊盘位于同一侧的结构，其余结构不做限制。
图11a为本申请实施例提供的一种芯片的封装方法的流程图，请参阅图11a，芯片的封装方法包括：
S201.将芯片110设置于如图11b所示的基底120。
图11b为执行图11a的S201后的结构示意图，其中，芯片110包括位于芯片110的第一表面1101的第一接地焊盘113和第一信号焊盘114。基底120包括设有开口的容置槽121，芯片110位于容置槽121内，芯片110的第一表面1101设置于开口。
本申请对S201的具体工艺不做限制。示例性地，图11c示例出了图11a中S201的一种流程图，包括采用于芯片110背离第一表面1101的表面注塑成型基底120。
图11c为本申请实施例提供的一种基底120的成形方法流程图，请参阅图11c，该方法包括：
S2011.如图11d所示，将芯片110置于如图11e所示的临时载板122表面。
图11e为执行图11c中步骤S2011后的结构示意图。其中，芯片110的第一表面1101面向临时载板122。
S2012.于芯片110背离第一表面1101的表面注塑成型如图11f所示的基底120。
图11f为执行图11c中步骤S2012后的结构示意图。
S2013.如图11g所示，去除临时载板122。执行完图S2013后的结构如图11b所示。
采用注塑成型的方法形成基底120，芯片110能被基底120包裹得比较紧密，有利于提高封装结构200的密封性能，降低外界环境对芯片110的干扰，增加芯片110的可靠性。
可以理解的是，在本申请的其他实施例中，可以采用其他工艺完成S201，例如，于基底120形成容置槽121，将芯片110安装于容置槽121。
在本申请的一些实施例中，形成基底120后，还包括形成散热件180。
图11h为形成散热件180后的结构示意图，本申请对散热件180的形成方式不做限制。散热件180的形成方法例如可以包括：于基底120形成散热件180，其中，散热件180贯穿基底120并与芯片110的表面接触。
示例性地，散热件180与芯片110的背离第一表面1101的一面接触。
请再次参阅图11a，S201之后执行S202。
S202.于芯片110的第一表面1101形成如图11n所示的第一介质层130。
其中，第一介质层130包括第二电连接件131和第一电连接件132。
图11n为执行图11a中S202后的产品的结构示意图。
承上所述，请参阅图10，第一介质层130可以包括一层或者多层子介质层160。可以理解的是，子介质层160的数量会导致方法上的区别。下面以第一介质层130包括多层子介质层160的情况为例进行说明。
图11i为本申请实施例提供的执行图11a中S202的流程图。请参阅图11i和图11a，示例性地，S202包括：
S2021.于芯片110的第一表面1101形成如图11j所示的第一子介质层160a。
图11j为执行图11i中S2021后的结构示意图。本申请对形成第一子介质层160a的具体工艺不做限制。例如，可以采用涂布的方式。
S2022.于第一子介质层160a形成如图11k所示的第二电连接件131和第一电连接件132。
图11k为执行图11i中S2022后的结构示意图。第二电连接件131与第一接地焊盘113电连接，第一电连接件132与第一信号焊盘114电连接。
本申请对形成第二电连接件131和第一电连接件132的具体工艺不做限制。例如，可以采用激光打孔的方式形成孔，然后再采用原子溅射或者电镀的方式于孔内填充导电物质。
S2023.于第一子介质层160a的表面形成如图11l所示的布线层170。
图11l为执行图11i中S2023后的产品的结构示意图。第二电连接件131和第一电连接件132均与布线层170电连接。
本申请对布线层170的形成工艺不做限制，例如可以采用气相沉积和光刻的工艺形成。布线层170与位于第一子介质层160a内的第二电连接件131和第一电连接件132电连接。
S2024.于布线层170的表面形成如图11m所示的第二子介质层160b。
图11m为执行图11i中S2024后的产品的结构示意图。
S2025.于第二子介质层160b形成第二电连接件131和第一电连接件132。
图11n为执行图11i中S2025后的产品的结构示意图。
需要说明的是，在第一介质层130可以包括三层、四层或者更多层子介质层160的实施例中，可以重复执行图11i中的步骤，此处不再赘述。
可以理解的是，在第一介质层130包括一层子介质层160的实施例中，可以仅执行图11i中S2021和S2022。
请再次参阅图11a，执行完S202后进行S203.于第一介质层130远离芯片110的表面形成如图10所示的第二接地焊盘140和第二信号焊盘150。
请再次参阅图11a和图11i，执行图11i和图11a中S203和之后的产品结构如图10所示。
在本申请的一些实施例中，执行完图11a中S203后，还包括：于第二接地焊盘140和第二信号焊盘150的表面形成焊球(图中未示出)。
请一并参阅图11a至图11n，本示例提供的方法用于封装两个芯片110，需要说明的是，在本申请的其他实施例中，该方法可以用于封装一个芯片，或者可以用于封装三个、四个或者更多个芯片。在执行图11a中S201时选择芯片的数量即可。
需要说明的是，本申请实施例提供的方法不仅限于适用封装图4所示示例中的芯片，其也适用于接地焊盘和信号焊盘位于芯片同一表面的芯片。
进一步需要说明的是，在该封装方法中，部分步骤没有先后关系，例如，形成散热件180可以在形成基底120后的任一步骤进行。
图12为本申请实施例提供的又一种多芯片的芯片封装组件100的结构示意图。图12为内部结构示意图，为了图示更清晰，图12中部分部件并未画出剖面线。
图12所示示例中的第一介质层130、第二信号焊盘140、第二信号焊盘150、散热件180的结构和连接关系均参阅图10所示示例中的描述，此处不再赘述。
在图12的示例中，芯片封装组件100包括四个芯片110，两个为主芯片，两个为叠加芯片。四个芯片110的信号焊盘均通过电连接件与第二信号焊盘150电连接。
需要说明的是，在图12所示的示例中，为了便于描述，将设置于基底120的芯片定义为主芯片201，将设置于第一介质层130的芯片定义为叠加芯片202。
在图12的示例中，主芯片201的结构请参阅图4所示示例的描述，此处不再赘述。或者，在其他实施例中，主芯片201也可以为接地焊盘和信号焊盘位于同一侧的结构，其余结构不做限制。
本申请对叠加芯片202的结构不做限制，在本实施例中，叠加芯片202的结构请参阅图4所示示例的描述，此处不再赘述。需要说明的是，叠加芯片202的接地焊盘和信号焊盘可以位于同一表面，也可以位于不同的表面。
通常，叠加芯片202的功率较小。如图12所示，叠加芯片202可以不设置散热盲孔和散热层。
主芯片201位于基底120内，主芯片201与基底120的连接关系请参阅图10所示示例的描述，此处不再赘述。
本申请对叠加芯片202所处的子介质层160不做限制，例如，在本实施例中，叠加芯片202位于第三子介质层190内。第三子介质层190和第二子介质层160b之间具有布线层170，叠加芯片202的信号焊盘和接地焊盘与该布线层170电连接。
需要说明的是，叠加芯片202的信号焊盘和接地焊盘与该布线层170电连接可以是直接连接，也可以是焊盘通过电连接件与布线层170电连接。
第三子介质层190包括第三电连接件192和第四电连接件193，布线层170通过第三电连接件192与第二信号焊盘150电连接。布线层170通过第四电连接件193与第二接地焊盘140电连接。
需要说明的是，第三电连接件192是位于第三子介质层190，第一电连接件132位于第一子介质层160a，仅仅是为了描述上的区分，第三电连接件192是位于第三子介质层190的电连接件，第一电连接件132是位于第一子介质层160a的电连接件，并非指代第三电连接件192和第一电连接件132需要不相同。第二电连接件131和第四电连接件193同理。
需要说明的是，在本申请的其他实施例中，叠加芯片202的数量可以为一个，或者可以为三个、四个或者更多个。
请参阅图10中关于第一介质层130的描述，在本实施例中，叠加芯片202可以位于任意一层子介质层160内，该子介质层160的表面设置有布线层170，第三电连接件192和第四电连接件193与该布线层170电连接。
相应地，在叠加芯片202具有多个实施例中，叠加芯片202可以位于不同的子介质层内。
图13a为本申请实施例提供的又一种芯片的封装方法的流程图，请参阅图11a-图11n以及图13a，图13a所示的封装方法与图11a所示封装方法的区别在于S301、S302、S303、S304和S305，其余步骤请参阅图11a-图11n中的相关描述，此处不再赘述。
相应地，在图13a所示的示例中，主芯片201的封装方法参考图11a-图11n中的方法。
在此基础上，芯片的封装方法还包括：
在图13a所示的示例中，S301.于第二子介质层160b背离主芯片201的表面形成如图13a所示的布线层170。
该步骤请参阅图11i中步骤S2023，此处不再赘述。布线层170与第二子介质层160b内的第二电连接件131和第一电连接件132电连接。
S302.如图13b所示，将叠加芯片202设于布线层170的表面。
图13b为执行图13a步骤S302后的结构示意图。其中，叠加芯片202的信号焊盘和接地焊盘均与布线层170电连接。
S303.于布线层170表面形成如图13c所示的第三子介质层190。
图13c为执行图13a步骤S303后的结构示意图。
S304.于第三子介质层190形成如图13d所示的第三电连接件192和第四电连接件193。叠加芯片202位于第三子介质层190内并被第三子介质层190包裹。第三电连接件192和第四电连接件193均与布线层170电连接。
图13d为执行图13a中S304后的结构示意图，S303和S304的具体工艺请参阅图11a，此处不再赘述。第二接地焊盘140和第二信号焊盘150形成之后的结构示意图请参阅图12，此处不再赘述。此外，在第一介质层130包括多个子介质层160的实施例中，具体工艺请参阅图11i，此处不再赘述。
S305.于第三子介质层190远离主芯片201的表面形成如图12所示的第二接地焊盘140和第二信号焊盘150。
图12为执行图13a中S305后的结构示意图。
其中，第二接地焊盘140通过第四电连接件193与布线层170电连接。第二信号焊盘150通过第三电连接件192与布线层170电连接。S305的具体工艺请参阅图11a中S204，此处不再赘述。
在图13a中，叠加芯片202为两个，可以理解的是，在其他封装方法中，叠加芯片202可以为一个、三个或者更多个。在放置叠加芯片202的过程中，选择放置叠加芯片202的数量即可。
此外，图12中，叠加芯片202位于第三子介质层190，在叠加芯片202位于第一子介质层160a、第二子介质层160b或者其他子介质的实施例中，可同理参阅图13a中的方法，此处不再赘述。
需要说明的是，图13a示例的封装方法中封装的叠加芯片202不仅限于适用于图4中示例出的芯片，例如，叠加芯片202的接地焊盘和信号焊盘可以位于叠加芯片202相同的表面，也可以位于不同的表面。
图13a示例的封装方法可以使缩短芯片封装过程中的布线，例如，缩短芯片之间的互连线的长度、芯片接地焊盘和封装后接地焊盘之间的长度、芯片信号焊盘和封装后信号焊盘之间的长度，从而降低芯片在封装过程中的信号损耗。此外，与引线键合相比，采用过孔的方式实现电连接，可以减小互连线的横截面积，降低信号损耗。过孔的长度可以根据介质层的厚度进行调整，可以降低过孔的长度，减小寄生电感的产生。进一步地，可以设置较多数量和较密的过孔连接接地焊盘和封装后接地焊盘，其有利于提高芯片的可靠性。
需要说明的是，图10和图12中示例出的芯片封装组件100的结构仅仅是部分示例，本申请不限于上述两种示例，例如，在介质层的数量、布线的方式、接地焊盘的设置方式、芯片的数量和芯片之间的互连本申请均不限制。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (28)

1.一种芯片，其特征在于，所述芯片包括：
主体，所述主体的第一表面设有信号端和接地端；
介质层，所述介质层覆盖所述主体的第一表面，所述介质层包括信号电连接件和接地电连接件；
第一接地焊盘，所述第一接地焊盘位于所述介质层远离所述主体的一侧；所述第一接地焊盘通过所述接地电连接件与所述接地端电连接；以及
第一信号焊盘，所述第一信号焊盘位于所述介质层远离所述主体的一侧；所述第一信号焊盘通过所述信号电连接件与所述信号端电连接。
2.根据权利要求1所述的芯片，其特征在于，所述芯片还包括第一布线层，所述第一布线层位于所述主体和所述介质层之间，所述信号端通过所述第一布线层与所述信号电连接件电连接，所述接地端通过所述第一布线层与所述接地电连接件电连接。
3.根据权利要求1或2所述的芯片，其特征在于，所述芯片包括多层所述介质层，所述芯片还包括第二布线层，多层所述介质层沿背离所述主体的方向叠层设置，相邻两层所述介质层之间设置有所述第二布线层，所述信号电连接件和所述接地电连接件均与所述第二布线层电连接。
4.根据权利要求1-3任一项所述的芯片，其特征在于，所述介质层的厚度为2μm-10μm，其中，所述厚度为所述介质层沿背离所述主体的方向的尺寸。
5.根据权利要求1-4任一项所述的芯片，其特征在于，所述介质层的材料包括塑封材料。
6.根据权利要求1-5任一项所述的芯片，其特征在于，所述主体还包括散热盲孔和散热层，所述散热盲孔位于所述主体的第二表面，所述第二表面和所述散热盲孔内壁均设置有所述散热层，所述第一表面与所述第二表面相对设置。
7.根据权利要求1-6任一项所述的芯片，其特征在于，所述芯片还包括：钝化层，所述钝化层覆盖所述介质层远离所述主体的表面，所述第一接地焊盘和所述第一信号焊盘设置于所述钝化层远离所述主体的一侧。
8.一种芯片的制备方法，其特征在于，包括：
于芯片主体的第一表面形成介质层；其中，所述芯片主体的第一表面设有信号端和接地端；
于所述介质层设置信号电连接件和接地电连接件；
于所述介质层远离所述主体的一侧形成第一接地焊盘和第一信号焊盘，其中，所述第一接地焊盘通过所述接地电连接件与所述接地端电连接，所述第一信号焊盘通过所述信号电连接件与所述信号端电连接。
9.根据权利要求8所述的芯片的制备方法，其特征在于，所述于芯片主体的第一表面形成介质层之前还包括：
于所述芯片主体的第一表面形成第一布线层，其中，所述信号端通过所述第一布线层与所述信号电连接件电连接，所述接地端通过所述第一布线层与所述接地电连接件电连接。
10.根据权利要求8或9所述的芯片的制备方法，其特征在于，所述于芯片主体的第一表面形成介质层包括：
于芯片主体的第一表面形成多层所述介质层；其中，多层所述介质层沿背离所述主体的方向叠层设置，相邻两层所述介质层之间形成有第二布线层；所述信号电连接件和所述接地电连接件均与所述第二布线层电连接。
11.根据权利要求8-10任一项所述的芯片的制备方法，其特征在于，所述芯片的制备方法还包括：
于所述芯片主体的第二表面形成散热盲孔；其中，所述第二表面与所述第一表面相对设置；
于所述芯片主体的第二表面和所述散热盲孔的内壁形成散热层。
12.根据权利要求8-11任一项所述的芯片的制备方法，其特征在于，所述于所述介质层远离所述主体的一面形成第一接地焊盘和第一信号焊盘之前，所述方法还包括：
于所述介质层远离所述主体的一面形成钝化层，其中，所述第一接地焊盘和所述第一信号焊盘设置在钝化层远离所述主体的一侧。
13.一种芯片封装组件，其特征在于，所述芯片封装组件包括：
主芯片，所述主芯片的第一表面设有第一接地焊盘和第一信号焊盘；
基底，所述基底包括容置槽，所述容置槽设有开口，所述主芯片位于所述容置槽内，所述主芯片的第一表面设置于所述开口；
第一介质层，所述第一介质层覆盖所述主芯片的第一表面，所述第一介质层包括第二电连接件和第一电连接件；
第二接地焊盘，所述第二接地焊盘位于所述第一介质层远离所述主芯片的一侧，所述第二接地焊盘通过所述第二电连接件与所述第一接地焊盘电连接；以及
第二信号焊盘，所述第二信号焊盘位于所述第一介质层远离所述主芯片的一侧；所述第二信号焊盘通过所述第一电连接件与所述第一信号焊盘电连接。
14.根据权利要求13所述的芯片封装组件，其特征在于，所述基底包括多个间隔设置的容置槽，每个所述容置槽内设有一个所述主芯片。
15.根据权利要求13或14所述的芯片封装组件，其特征在于，所述芯片封装组件还包括布线层，所述第一介质层包括多层子介质层，多层所述子介质层沿背离所述第一表面的方向叠层设置，相邻两层所述子介质层之间设置有所述布线层，所述第一电连接件和所述第二电连接件均与所述布线层电连接。
16.根据权利要求15所述的芯片封装组件，其特征在于，所述芯片封装组件还包括：
叠加芯片，所述叠加芯片包括第三接地焊盘和第三信号焊盘；
所述叠加芯片位于所述子介质层中；
所述第三信号焊盘和所述第三接地焊盘均与所述布线层电连接。
17.根据权利要求16所述的芯片封装组件，其特征在于，所述第三接地焊盘和所述第三信号焊盘位于所述叠加芯片的同一侧。
18.根据权利要求13-17任一项所述的芯片封装组件，其特征在于，所述芯片封装组件还包括散热件；所述散热件贯穿所述基底且与所述主芯片的散热层接触。
19.根据权利要求13-18任一项所述的芯片封装组件，其特征在于，所述介质层的材料包括塑封料。
20.根据权利要求13-19任一项所述的芯片封装组件，其特征在于，所述基底的材料包括氧化硅和塑封料中的至少一种。
21.根据权利要求13-20任一项所述的芯片封装组件，其特征在于，所述主芯片包括：
主体，所述主体的第一表面设有信号端和接地端；
第二介质层，所述第二介质层覆盖所述主体的第一表面，所述第二介质层包括第三电连接件和第四电连接件；
所述第一接地焊盘和所述第一信号焊盘均位于所述第二介质层远离所述主体的一侧；
所述第一接地焊盘和通过所述第四电连接件与所述接地端电连接；
所述第一信号焊盘通过所述第三电连接件与所述信号端电连接。
22.一种芯片的封装方法，其特征在于，用于封装主芯片，所述主芯片包括位于所述主芯片的第一表面的第一接地焊盘和第一信号焊盘；所述封装方法包括：
将所述主芯片设置于基底；其中，所述基底包括容置槽，所述容置槽设有开口，所述主芯片位于所述容置槽内，所述主芯片的所述第一表面设置于所述开口；
于所述主芯片的第一表面形成第一介质层；所述第一介质层包括第二电连接件和第一电连接件；
于所述第一介质层远离所述主芯片的一侧形成第二接地焊盘和第二信号焊盘；
其中，所述第二接地焊盘通过所述第二电连接件与所述第一接地焊盘电连接；所述第二信号焊盘通过所述第一电连接件与所述第一信号焊盘电连接。
23.根据权利要求22所述的芯片的封装方法，其特征在于，所述于所述主芯片的第一表面形成第一介质层包括：
于所述主芯片的第一表面形成多层子介质层；其中，多层所述子介质层沿背离所述第一表面的方向层叠设置，相邻两层所述子介质层之间形成有布线层，所述第二电连接件和所述第一电连接件均与所述布线层电连接。
24.根据权利要求23所述的芯片的封装方法，其特征在于，于所述芯片的第一表面形成子介质层包括：
将叠加芯片设置于所述布线层的表面；
于所述布线层表面形成所述子介质层；
其中，所述叠加芯片位于所述子介质层中，所述叠加芯片设有第三接地焊盘和第三信号焊盘；所述第三信号焊盘和所述第三接地焊盘均与所述布线层电连接。
25.根据权利要求22-24任一项所述的芯片的封装方法，其特征在于，所述封装方法还包括：
于所述基底形成散热件，其中，所述散热件贯穿所述基底并与所述主芯片的散热层接触。
26.根据权利要求22-25任一项所述的芯片的封装方法，其特征在于，所述将所述主芯片设置于基底包括：
于所述基底形成容置槽，将所述主芯片安装于所述容置槽。
27.根据权利要求22-26任一项所述的芯片的封装方法，其特征在于，所述将所述主芯片设置于基底包括：
于所述主芯片背离所述第一表面的表面注塑形成所述基底。
28.一种电子设备，其特征在于，包括印刷电路板和如权利要求13-21任一项所述的芯片封装组件；
其中，所述芯片封装组件与所述印刷电路板电性连接。
CN202210589105.XA 2022-05-27 2022-05-27 芯片、制备方法、芯片封装组件、封装方法、电子设备 Pending CN117174696A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210589105.XA CN117174696A (zh) 2022-05-27 2022-05-27 芯片、制备方法、芯片封装组件、封装方法、电子设备
PCT/CN2023/081951 WO2023226552A1 (zh) 2022-05-27 2023-03-16 芯片、制备方法、芯片封装组件、封装方法、电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210589105.XA CN117174696A (zh) 2022-05-27 2022-05-27 芯片、制备方法、芯片封装组件、封装方法、电子设备

Publications (1)

Publication Number Publication Date
CN117174696A true CN117174696A (zh) 2023-12-05

Family

ID=88918363

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210589105.XA Pending CN117174696A (zh) 2022-05-27 2022-05-27 芯片、制备方法、芯片封装组件、封装方法、电子设备

Country Status (2)

Country Link
CN (1) CN117174696A (zh)
WO (1) WO2023226552A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100352236B1 (ko) * 2001-01-30 2002-09-12 삼성전자 주식회사 접지 금속층을 갖는 웨이퍼 레벨 패키지
CN104134745B (zh) * 2014-04-28 2017-02-15 绍兴宝之能照明电器有限公司 铝基led的mcob封装工艺
CN106971993B (zh) * 2016-01-14 2021-10-15 三星电子株式会社 半导体封装件
US10566301B2 (en) * 2017-11-17 2020-02-18 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
US10396053B2 (en) * 2017-11-17 2019-08-27 General Electric Company Semiconductor logic device and system and method of embedded packaging of same
CN110010563B (zh) * 2018-10-10 2021-01-15 浙江集迈科微电子有限公司 一种底部散热型射频芯片转接板封装工艺
CN215008209U (zh) * 2021-03-12 2021-12-03 互创(东莞)电子科技有限公司 一种散热的大功率二极管

Also Published As

Publication number Publication date
WO2023226552A1 (zh) 2023-11-30

Similar Documents

Publication Publication Date Title
US11469193B2 (en) Antenna module
TWI670801B (zh) 複合天線基板以及半導體封裝模組
US6362525B1 (en) Circuit structure including a passive element formed within a grid array substrate and method for making the same
US8349648B2 (en) Semiconductor device and method of forming RF FEM with IC filter and IPD filter over substrate
US7675157B2 (en) Thermal enhanced package
US8358179B2 (en) Semiconductor device and method of forming directional RF coupler with IPD for additional RF signal processing
US20080315396A1 (en) Mold compound circuit structure for enhanced electrical and thermal performance
US8035458B2 (en) Semiconductor device and method of integrating balun and RF coupler on a common substrate
US7078794B2 (en) Chip package and process for forming the same
US20230155273A1 (en) Device comprising multi-directional antennas in substrates coupled through flexible interconnects
US11233324B2 (en) Packaging structure and method for fabricating the same
CN113725170A (zh) 芯片封装结构以及制作方法、电子设备
US9190340B2 (en) Semiconductor device and method of forming RF FEM and RF transceiver in semiconductor package
WO2023116305A1 (zh) 一种封装模组、其制备方法、基站及电子设备
CN112310061A (zh) 半导体封装结构
CN111446535B (zh) 电子封装件及其制法
CN117174696A (zh) 芯片、制备方法、芯片封装组件、封装方法、电子设备
US8385084B2 (en) Shielding structures for signal paths in electronic devices
US20240021971A1 (en) Microelectronic device package with integral waveguide transition
US11658374B2 (en) Quasi-coaxial transmission line, semiconductor package including the same, and method of manufacturing the same
TWI768322B (zh) 電子裝置及其製法
EP4283671A2 (en) Semiconductor device and manufacturing method thereof
JP2004319905A (ja) 高周波集積回路パッケージ及び電子装置
CN116666967A (zh) 电子封装件及其制法
CN116582146A (zh) 具有同轴屏蔽的射频输入/输出接口的微电子封装

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication