CN117156898A - 显示装置以及制造其的方法 - Google Patents

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李东成
权容焄
金柄勳
金台吾
朴廷镇
崔世宪
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Abstract

本申请涉及显示装置和制造显示装置的方法。显示装置包括：基础层，包括上基础层以及在上基础层的后表面上的下基础层；至少一个发光元件，在上基础层的表面上；以及至少一个焊盘，在上基础层的后表面上并且包括与上基础层相邻的第一焊盘层和与下基础层相邻的第二焊盘层。第二焊盘层包括氧化铟锌(IZO)。

Description

显示装置以及制造其的方法
相关申请的交叉引用
本申请要求于2022年5月30日在韩国知识产权局(KIPO)提交的第10-2022-0066249号韩国专利申请的优先权和权益，所述韩国专利申请的全部内容通过引用并入本文中。
技术领域
本公开涉及不损坏焊盘并且具有改善的电信号的可靠性的显示装置以及制造其的方法。
背景技术
随着信息技术的发展，作为用户与信息之间的连接媒介的显示装置的重要性已经得到重视。响应于此，已经增加诸如液晶显示装置、有机发光显示装置等的显示装置的使用。
用于驱动显示装置中的像素的驱动芯片的位置可以被不同地确定。例如，驱动芯片可以设置在显示装置的后表面上。在此情况下，用于将驱动芯片电连接到显示装置的组件的焊盘可以设置成与显示装置的后表面相邻。同时，焊盘可以用作可以提供到显示装置的像素的电信号的路径。因此，需要防止对焊盘的损坏。
应当理解，本背景技术部分旨在部分地为理解技术提供有用的背景。然而，本背景技术部分也可以包括在本文中所公开的主题的相应有效申请日之前不是相关领域中的技术人员所理解的部分的思想、构思或认识。
发明内容
本公开的目的是提供能够通过防止对焊盘的损坏而显著改善电信号的可靠性的显示装置。
另一目的是提供制造显示装置的方法。
然而，本公开的实施方式不限于本文中所阐述的实施方式。通过参考下面给出的本公开的详细描述，以上和其它实施方式对于本公开所属领域中的普通技术人员将变得更加显而易见。
根据本公开的一个或多个实施方式的显示装置可以包括：基础层，包括上基础层以及在上基础层的后表面上的下基础层；至少一个发光元件，在上基础层的表面上；以及至少一个焊盘，在上基础层的后表面上并且包括与上基础层相邻的第一焊盘层和与下基础层相邻的第二焊盘层。第二焊盘层可以包括氧化铟锌(IZO)。
根据一个或多个实施方式，显示装置还可以包括：显示区域，其中设置包括至少一个发光元件的像素；非显示区域，与显示区域的至少一部分相邻；驱动芯片，向像素提供电信号；以及膜上芯片，其上设置驱动芯片。至少一个焊盘可以电连接到膜上芯片，并且膜上芯片和驱动芯片可以在平面图中与显示区域重叠。
根据一个或多个实施方式，在平面图中，下基础层可以不与第二焊盘层重叠，并且形成开口区域。
根据一个或多个实施方式，显示装置还可以包括：下连接电极，设置在上基础层的表面上并且电连接到至少一个焊盘。
根据一个或多个实施方式，至少一个焊盘各自可以包括延伸焊盘层。延伸焊盘层和第一焊盘层可以彼此一体。下连接电极可以电连接到延伸焊盘层。
根据一个或多个实施方式，基础层还可以包括：阻隔层，设置在上基础层和下基础层之间。阻隔层可以包括：第一阻隔层，与上基础层相邻；以及第二阻隔层，与下基础层相邻。第一阻隔层可以覆盖第一焊盘层的表面。
根据一个或多个实施方式，上基础层可以包括聚酰亚胺。下基础层可以包括聚酰亚胺。第一阻隔层可以具有其中包括氮化硅的层和包括氮氧化硅的层交替设置的结构。第二阻隔层可以具有其中包括非晶硅的层和包括氧化硅的层交替设置的结构。
根据一个或多个实施方式，第二阻隔层可以覆盖第一焊盘层的侧表面的一部分，可以暴露第一焊盘层的侧表面的另一部分，并且可以不覆盖第二焊盘层的侧表面，并且至少一个焊盘可以相对于阻隔层突出。
根据一个或多个实施方式，至少一个焊盘相对于阻隔层突出的突出的厚度可以大于第二焊盘层的厚度。
根据一个或多个实施方式，突出的厚度可以在约至约/>的范围内。第二焊盘层的厚度可以在约/>至约/>的范围内。
根据一个或多个实施方式，第二阻隔层可以覆盖第一焊盘层的整个侧表面并且可以暴露第二焊盘层的侧表面的至少一部分。
根据一个或多个实施方式，第二阻隔层可以暴露第二焊盘层的整个侧表面。
根据一个或多个实施方式，显示装置可以设置为多个，并且多个显示装置可以设置为拼接显示装置。
根据本公开的一个或多个实施方式的制造显示装置的方法可以包括：形成未蚀刻的基础层；在未蚀刻的基础层上设置包括下连接电极的像素电路层；在像素电路层上设置发光元件；以及去除未蚀刻的基础层的至少一部分。形成未蚀刻的基础层可以包括：提供上未蚀刻的基础层和下未蚀刻的基础层；在下未蚀刻的基础层上设置至少一个焊盘；在下未蚀刻的基础层上设置阻隔层；以及在阻隔层上图案化上未蚀刻的基础层。设置至少一个焊盘可以包括：在下未蚀刻的基础层上图案化第二焊盘层；以及在第二焊盘层上图案化第一焊盘层。下连接电极可以电连接到至少一个焊盘。去除未蚀刻的基础层的至少一部分可以包括：通过使用三氟化氮气体执行等离子体蚀刻工艺来暴露第二焊盘层的至少一部分。第二焊盘层可以包括氧化铟锌(IZO)。
根据一个或多个实施方式，等离子体蚀刻工艺可以是使用三氟化氮气体的干法蚀刻工艺。
根据一个或多个实施方式，在执行等离子体蚀刻工艺的情况下，第二焊盘层可以是用于第一焊盘层的蚀刻停止层。
根据一个或多个实施方式，去除未蚀刻的基础层的至少一部分可以包括：去除阻隔层的至少一部分以暴露第一焊盘层的侧表面的至少一部分以及第二焊盘层的侧表面和表面。
根据一个或多个实施方式，去除未蚀刻的基础层的至少一部分可以包括：去除下未蚀刻的基础层的至少一部分以提供具有开口区域的下基础层。开口区域可以包括主开口区域和子开口区域。子开口区域可以与第一焊盘层的侧表面和第二焊盘层的侧表面相邻。
根据一个或多个实施方式，方法还可以包括：在至少一个焊盘上图案化连接电极；以及在下基础层的后表面上设置电连接到连接电极的膜上芯片。
根据一个或多个实施方式，图案化第一焊盘层可以包括：沉积具有在约至约/>的范围内的厚度的第一焊盘层，以及图案化第二焊盘层可以包括：沉积具有在约至约/>的范围内的厚度的第二焊盘层。
附图说明
通过参考附图详细描述本公开的实施方式，根据本公开的实施方式的另外的理解将变得更加显而易见，在附图中：
图1是示意性地示出根据一个或多个实施方式的发光元件的立体图；
图2是示意性地示出根据一个或多个实施方式的发光元件的剖视图；
图3和图4是示意性地示出根据一个或多个实施方式的显示装置的平面图；
图5是示意性地示出根据一个或多个实施方式的子像素的平面图；
图6是示意性地示出根据一个或多个实施方式的子像素的剖视图；
图7是示意性地示出根据一个或多个实施方式的像素的剖视图；
图8是示意性地示出根据一个或多个实施方式的基础层的剖视图；
图9是沿着图4的线II-II'截取的示意性剖视图；
图10至图14是示意性地示出根据一个或多个实施方式的焊盘的剖视图；以及
图15至图20是示意性地示出根据一个或多个实施方式的制造显示装置的方法的剖视图。
具体实施方式
由于本公开允许各种变化和多个实施方式，因此一些实施方式将在附图中示出并且在书面描述中详细描述。然而，这不旨在将本公开限制于特定的实践模式，并且应当理解，不背离本公开的特征和技术范围的所有改变、等同和替代包含在本公开中。
除非另外指定，否则所说明的实施方式应理解为提供本公开的特征。因此，除非另外指定，否则在不背离本公开的情况下，各种实施方式的特征、组件、模块、层、膜、面板、区域和/或方面等(在下文中，单独或统称为“元件”)可以以其它方式组合、分离、互换和/或重新布置。
附图中的交叉影线和/或阴影的使用通常被提供来阐明相邻元件之间的边界。因此，除非指定，否则交叉影线或阴影的存在或缺失都不传达或表示对特定材料、材料性质、尺寸、比例、所示元件之间的共性和/或元件的任何其它特性、属性、性质等的任何偏好或要求。此外，在附图中，出于清楚和/或描述的目的，可以夸大元件的尺寸和相对尺寸。当实施方式可以不同地实施时，可以与所描述的顺序不同地执行特定工艺顺序。例如，两个连续描述的工艺可以基本上同时执行，或者以与所描述的顺序相反的顺序执行。同样，相同的附图标记表示相同的元件。
尽管可以在本文中使用术语“第一”、“第二”来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一元件区分开。因此，在不背离本公开的范围的情况下，下面讨论的第一元件可以被称为第二元件。类似地，第二元件也可以被称为第一元件。
在本公开中，除非上下文另外清楚地指示，否则单数表达旨在也包括复数表达。
还将理解，本公开中所使用的术语“包括(comprise)”、“包括(include)”、“具有”等指定所陈述的特征、整体、步骤、操作、元件、组件或它们的组合的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件或其组合的存在或添加。此外，当诸如层、膜、区域、板等的第一部分“在”第二部分“上”时，第一部分不仅可以“直接在”第二部分“上”，而且第三部分可以插置在它们之间。此外，在本公开中，当诸如层、膜、区域、板等的第一部分形成在第二部分上时，其中形成第一部分的方向不限于第二部分的上方向，而是可以包括第二部分的侧方向或下方向。相反，当诸如层、膜、区域、板等的第一部分在第二部分“之下”时，第一部分不仅可以“直接在”第二部分“之下”，而且第三部分可以插置在它们之间。
出于描述的目的，可以在本文中使用空间相对术语，诸如“下面”、“下方”、“之下”、“下”、“上方”、“上”、“之上”、“更高”、“侧”(例如，如“侧壁”中)等，并且从而描述如附图中所示的一个元件与另一元件(多个元件)的关系。除了附图中描绘的定向之外，空间相对术语旨在包含设备在使用、操作和/或制造中的不同定向。例如，如果附图中的设备被翻转，则被描述为在其他元件或特征“下方”或“下面”的元件将随之被定向在其他元件或特征“上方”。因此，术语“下面”可以包含上方和下方两种定向。另外，设备可以另外定向(例如，旋转90度或处于其他定向)，并且因此，本文中所使用的空间相对描述语应被相应地解释。
本文中参考作为实施方式和/或中间结构的示意图的剖视图和/或分解图来描述各种实施方式。因此，应预期例如由于制造技术和/或公差而导致的图示的形状的变型。因此，本文中所公开的实施方式不应一定被解释为受限于特定示出的区域形状，而是应包括例如由制造而导致的形状的偏差。以这种方式，附图中示出的区域本质上可以是示意性的，并且这些区域的形状可以不反映装置的区域的实际形状，并且因此不一定旨在限制。
如本领域中惯用的那样，针对功能性块、单元和/或模块，附图中示出并且描述了一些实施方式。本领域技术人员将理解，这些块、单元和/或模块通过可以使用基于半导体的制造技术或其他制造技术形成的、诸如逻辑电路、离散组件、微处理器、硬布线电路、存储器元件、布线连接器等的电气电路(或光学电路)物理上地实现。在块、单元和/或模块通过微处理器或其他类似硬件实现的情况下，可以使用软件(例如，微代码)对它们进行编程并控制它们以执行本文中所讨论的各种功能，并且可以可选择地通过固件和/或软件来驱动它们。还可设想到，每个块、单元和/或模块可以通过专用硬件来实现，或者可以实现为用于执行一些功能的专用硬件和用于执行其他功能的处理器(例如，一个或多个编程式微处理器和关联的电路)的组合。此外，在不背离本公开的范围的情况下，一些实施方式的每个块、单元和/或模块可以在物理上分离成两个或更多个交互且离散的块、单元和/或模块。此外，在不背离本公开的范围的情况下，一些实施方式的块、单元和/或模块可以在物理上组合成更复杂的块、单元和/或模块。
如本文中所使用的，“约”或“近似”包括所述值以及如由本领域普通技术人员在考虑到所讨论的测量和与特定量的测量相关的误差(即，测量系统的限制)时所确定的特定值的可接受偏差范围内的平均值。例如，“约”可以表示在一个或多个标准偏差内，或者在所述值的±30％、±20％、±10％、±5％内。
出于本公开的目的，短语“A和B中的至少一个”可以被解释为仅A、仅B或者A和B的任何组合。此外，“X、Y和Z中的至少一个”和“从X、Y和Z组成的群组中选择的至少一个”可以被解释为仅X、仅Y、仅Z或者X、Y和Z中的两个或更多个的任何组合。
除非本文中另有定义或暗示，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域中的技术人员所通常理解的含义相同的含义。还将理解，术语，诸如在常用字典中定义的那些术语，应解释为具有与它们在相关技术和本公开的上下文中的含义一致的含义，并且除非在本文中明确地如此定义，否则不应以理想化或过于形式化的含义进行解释。
本公开涉及显示装置。在下文中，在下面参考附图提供根据实施方式的显示装置以及制造其的方法的详细描述。
根据实施方式的显示装置DD(参考图3)可以包括配置成发射光的发光元件LD(例如，参考图1)。根据一个或多个实施方式，发光元件LD可以是自发光元件并且可以是有机发光二极管(OLED)。在其它实施方式中，发光元件LD可以是包括无机材料的微发光二极管。发光元件LD的类型不限于此。在下文中，为了便于描述，发光元件LD可以是包括无机材料的微发光二极管。
下面参考图1和图2描述根据实施方式的发光元件LD。图1是示意性地示出根据一个或多个实施方式的发光元件的立体图。图2是示意性地示出根据一个或多个实施方式的发光元件的剖视图。
参考图1和图2，发光元件LD可以配置成发射光。例如，发光元件LD可以是包括无机材料的发光二极管。
发光元件LD可以具有各种形状。例如，发光元件LD可以具有在一方向上延伸的形状。在图1和图2中，发光元件LD可以具有柱形状。然而，发光元件LD的类型和形状不限于以上所描述的示例。
发光元件LD可以包括第一半导体层SCL1、第二半导体层SCL2以及设置在第一半导体层SCL1和第二半导体层SCL2之间的有源层AL。例如，发光元件LD的延伸方向可以被称为长度L方向，并且发光元件LD的第一半导体层SCL1、有源层AL和第二半导体层SCL2可以在长度L方向上依次堆叠。发光元件LD还可以包括电极层ELL和元件绝缘膜INF。
发光元件LD可以设置成在一方向上延伸的柱形状。发光元件LD可以具有第一端EP1和第二端EP2。第一半导体层SCL1可以与发光元件LD的第一端EP1相邻，并且第二半导体层SCL2可以与发光元件LD的第二端EP2相邻。电极层ELL可以与第一端EP1相邻。
发光元件LD可以是通过蚀刻工艺制造成柱形状的发光元件。柱形状可以包括在长度L方向上伸长(例如，具有等于或大于约1的纵横比)的杆状形状或棒状形状。例如，柱形状可以具有圆柱体或多边形柱(或棱柱形状)。然而，其截面的形状不限于此。例如，发光元件LD的长度L可以大于其直径D(或截面的宽度)。
发光元件LD可以具有纳米级或微米级的尺寸。例如，发光元件LD可以具有在纳米级至微米级的范围内的直径D(或宽度)和/或长度L。然而，发光元件LD的尺寸不限于此。
第一半导体层SCL1可以是第一导电类型的半导体层。第一半导体层SCL1可以设置在有源层AL上，并且可以包括与第二半导体层SCL2的类型不同的类型的半导体层。例如，第一半导体层SCL1可以包括P型半导体层。例如，第一半导体层SCL1可以包括包含掺杂有诸如Mg等的第一导电类型掺杂剂的InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料的P型半导体层。然而，构成第一半导体层SCL1的材料不限于此，并且各种其它材料可以用于形成第一半导体层SCL1。
有源层AL可以设置在第一半导体层SCL1和第二半导体层SCL2之间，并且可以具有单量子阱结构或多量子阱结构。有源层AL的位置不限于此，并且可以根据发光元件LD的类型而各种改变。
掺杂有导电掺杂剂的包覆层可以形成在有源层AL的上部分和/或下部分上。例如，包覆层可以由AlGaN层或InAlGaN层形成。根据一个或多个实施方式，诸如AlGaN、InAlGaN等的材料可以用于形成有源层AL，并且各种其它材料可以用于形成有源层AL。
第二半导体层SCL2可以是第二导电类型的半导体层。第二半导体层SCL2可以设置在有源层AL上，并且可以包括与第一半导体层SCL1的类型不同的类型的半导体层。例如，第二半导体层SCL2可以包括N型半导体层。例如，第二半导体层SCL2可以包括包含掺杂有诸如Si、Ge、Sn等的第二导电类型掺杂剂的InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料的N型半导体层。然而，构成第二半导体层SCL2的材料不限于此，并且各种其它材料可以用于形成第二半导体层SCL2。
在等于或大于阈值电压的电压施加到发光元件LD的两端(例如，第一端EP1和第二端EP2)的情况下，电子-空穴对可以在有源层AL中复合，并且发光元件LD可以发射光。可以使用该原理(或电子-空穴对的复合)来控制发光元件LD的发光，发光元件LD可以用作包括显示装置的像素的各种发光器件的光源。
元件绝缘膜INF可以设置在发光元件LD的表面(例如，侧表面或外表面)上。元件绝缘膜INF可以形成在发光元件LD的表面上，并且可以与有源层AL的外表面相邻(例如，至少围绕有源层AL的外表面)。例如，元件绝缘膜INF还可以围绕第一半导体层SCL1和第二半导体层SCL2的一区域(或多个区域)。元件绝缘膜INF可以由单层或双层形成，但是本公开不限于此，并且元件绝缘膜INF可以包括多个膜。例如，元件绝缘膜INF可以包括包含第一材料的第一绝缘膜和包含与第一材料不同的第二材料的第二绝缘膜。例如，元件绝缘膜INF的第二绝缘膜可以设置在第一绝缘膜上。
元件绝缘膜INF可以暴露发光元件LD的具有不同极性的两端(例如，第一端EP1和第二端EP2)。例如，元件绝缘膜INF可以暴露电极层ELL和第二半导体层SCL2中的每一个的与发光元件LD的第一端EP1和第二端EP2相邻的一端。例如，元件绝缘膜INF可以暴露第一端EP1、第二端EP2和电极层ELL的外表面(或外表面的一部分)。在其它实施方式中，元件绝缘膜INF可以暴露第一端EP1、第二端EP2、电极层ELL的外表面(或外表面的一部分)以及第二半导体层SCL2的至少一部分。
元件绝缘膜INF可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)中的至少一种绝缘材料。元件绝缘膜INF可以具有单层或多层结构。然而，本公开不限于以上所描述的示例。例如，根据另一实施方式，可以省略元件绝缘膜INF。
根据一个或多个实施方式，元件绝缘膜INF可以覆盖发光元件LD的表面(例如，有源层AL的外表面)。因此，可以确保发光元件LD的电稳定性。例如，元件绝缘膜INF可以设置在发光元件LD的表面上，可以最小化(或防止)发光元件LD的表面缺陷，并且可以改善发光元件LD的寿命和效率。即使在多个发光元件LD彼此相邻设置的情况下，也可以防止发光元件LD之间的不希望的短路。
电极层ELL可以设置在第一半导体层SCL1上。电极层ELL可以与第一端EP1相邻。电极层ELL可以电连接到第一半导体层SCL1。
电极层ELL的一部分可以被暴露。例如，元件绝缘膜INF可以暴露电极层ELL的表面。电极层ELL可以在与第一端EP1对应的区域中暴露。
根据一个或多个实施方式，电极层ELL的侧表面(或外表面)可以被暴露。例如，元件绝缘膜INF可以覆盖第一半导体层SCL1、有源层AL和第二半导体层SCL2的侧表面(或外表面)，但是可以不覆盖电极层ELL的侧表面的至少一部分。电极层ELL的与第一端EP1相邻的部分可以容易地电连接到其它元件。根据一个或多个实施方式，元件绝缘膜INF可以暴露电极层ELL的侧表面，并且还可以暴露第一半导体层SCL1的侧表面的一部分和/或第二半导体层SCL2的侧表面的一部分。
根据一个或多个实施方式，电极层ELL可以是欧姆接触电极。然而，本公开不限于以上所描述的示例。例如，电极层ELL可以是肖特基接触电极。
根据一个或多个实施方式，电极层ELL可以包括铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)、其氧化物以及其合金中的至少一种。然而，本公开不限于以上所描述的示例。根据一个或多个实施方式，电极层ELL可以是基本上透明的。例如，电极层ELL可以包括氧化铟锡(ITO)。因此，发射的光可以穿过电极层ELL。
发光元件LD的结构和形状不限于以上所描述的示例。根据实施方式，发光元件LD可以具有各种结构和形状。例如，发光元件LD还可以包括设置在第二半导体层SCL2的表面(例如，下表面)上并且与第二端EP2相邻的附加电极层。
图3和图4是示意性地示出根据一个或多个实施方式的显示装置的平面图。参考图3和图4，显示装置DD可以包括基础层BSL和设置在基础层BSL上的像素PXL(或子像素SPXL)。显示装置DD还可以包括用于驱动像素PXL的驱动电路部分(例如，扫描驱动器和数据驱动器)、扫描线SL、数据线DL、布线和焊盘PAD。显示装置DD还可以包括膜上芯片COF、驱动芯片IC、连接部分CP和连接线CL。
显示装置DD可以包括显示区域DA和非显示区域NDA。非显示区域NDA可以指除显示区域DA之外的区域。非显示区域NDA可以与显示区域DA相邻(例如，围绕显示区域DA的至少一部分)。
基础层BSL可以形成显示装置DD的基础构件(或以显示装置DD的基础构件实现)。基础层BSL可以是刚性衬底或柔性衬底(或者刚性膜或柔性膜)。例如，基础层BSL可以包括由玻璃或钢化玻璃制成的刚性衬底、由塑料或金属制成的柔性衬底(或薄膜)和绝缘层中的至少一种。根据实施方式，基础层BSL的材料和/或性质不限于此。根据一个或多个实施方式，基础层BSL可以是基本上透明的。术语“基本上透明的”可以意指光可以以一定透射率(例如，预定或可选的透射率)或更高的透射率透射。在另一实施方式中，基础层BSL可以是半透明的或不透明的。此外，根据一个或多个实施方式，基础层BSL可以包括反射材料。
根据一个或多个实施方式，基础层BSL可以包括多个层。例如，基础层BSL可以包括第一基础层(或上基础层)120、阻隔层140和第二基础层(或下基础层)160(例如，参考图8)。下面描述基础层BSL的详细结构。
显示区域DA可以指其中设置像素PXL(例如，子像素SPXL或发光元件LD)的区域。非显示区域NDA可以指其中不设置像素PXL的区域。
根据示例，像素PXL可以根据条纹布置结构或布置结构来布置。然而，本公开不限于此，并且各种实施方式可以应用于本公开。
根据一个或多个实施方式，像素PXL可以包括第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3。第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每一个可以是子像素。第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3可以形成能够发射各种颜色的光的像素部分。在本公开中，“子像素SPXL”可以意指第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的一个或多个。
第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每一个可以发射一种颜色的光。例如，第一子像素SPXL1可以是发射红光(例如，第一颜色光)的红色像素，第二子像素SPXL2可以是发射绿光(例如，第二颜色光)的绿色像素，并且第三子像素SPXL3可以是发射蓝光(例如，第三颜色光)的蓝色像素。根据一个或多个实施方式，第二子像素SPXL2的数量可以大于第一子像素SPXL1的数量和/或第三子像素SPXL3的数量。然而，构成像素部分的第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3的颜色、类型和/或数量不限于此。
扫描线SL可以电连接到设置在显示区域DA的一侧上(例如，非显示区域NDA中)的扫描驱动器。例如，扫描驱动器可以设置在非显示区域NDA的在第一方向DR1上与显示区域DA相邻的部分中。然而，扫描驱动器的位置不限于以上所描述的示例。根据一个或多个实施方式，扫描驱动器可以包括在驱动芯片IC中，或者可以单独地设置成膜上芯片COF。下面提供驱动芯片IC的详细描述。扫描线SL可以沿着像素行延伸。例如，扫描线SL可以在第一方向DR1上延伸，并且可以在第二方向DR2上彼此间隔开。扫描线SL中的每一个可以电连接到像素PXL(或子像素SPXL)中的每一个。
数据线DL可以电连接到包括在驱动芯片IC中的数据驱动器。根据一个或多个实施方式，一个或多个数据驱动器可以包括在每个驱动芯片IC中。数据线DL可以沿着像素列延伸。例如，数据线DL可以在第二方向DR2上延伸，并且可以在第一方向DR1上彼此间隔开。数据线DL中的每一个可以电连接到像素PXL(或子像素SPXL)中的每一个。此外，第三方向DR3可以与第一方向DR1和第二方向DR2交叉，并且可以是显示装置DD的厚度方向。
焊盘PAD可以被设置(例如，设置在基础层BSL上)。一个或多个焊盘PAD可以设置成与子像素SPXL中的每一个对应。焊盘PAD可以通过连接线CL和连接部分CP电连接到膜上芯片COF和驱动芯片IC。例如，由驱动芯片IC中的数据驱动器获取(或输出)的数据信号可以通过膜上芯片COF、连接部分CP和连接线CL提供(或施加)到焊盘PAD中的每一个。提供到焊盘PAD的数据信号可以提供(或施加)到电连接到焊盘PAD的数据线DL，并且数据信号可以提供到子像素SPXL中的每一个。
根据一个或多个实施方式，焊盘PAD可以在平面图中与显示区域DA重叠。例如，焊盘PAD可以在平面图中与其中设置(或限定)像素PXL的区域重叠。
膜上芯片COF可以设置(或形成)其中设置驱动芯片IC的区域。膜上芯片COF可以通过连接部分CP和连接线CL电连接到焊盘PAD，并且可以电连接到驱动芯片IC。因此，由驱动芯片IC提供的电信号可以通过膜上芯片COF提供到像素PXL。
膜上芯片COF的数量不限于此。例如，膜上芯片COF的数量可以是一个或两个或更多个。膜上芯片COF的至少一部分可以设置在显示区域DA中。膜上芯片COF可以定位在显示区域DA中。膜上芯片COF可以在平面图中与显示区域DA重叠。例如，膜上芯片COF可以在显示装置DD的显示区域DA中设置在基础层BSL的后表面上。在膜上芯片COF和驱动芯片IC设置在基础层BSL上的情况下，可以容易地制造大面积的显示装置DD或者可以容易地最小化非显示区域NDA(例如，死区)。例如，当制造用于形成大面积显示表面的拼接显示装置时，可以应用以上所描述的结构。例如，拼接显示装置可以包括具有彼此对应的结构并且彼此相邻连接的多个显示装置DD。然而，应用以上所描述的结构的示例不限于此。
根据一个或多个实施方式，膜上芯片COF可以包括绝缘膜和设置在绝缘膜上的布线。膜上芯片COF可以指其中布线形成在由薄膜制成的绝缘膜上的形式，并且也可以被称为带载封装、柔性印刷电路板等。
驱动芯片IC可以设置在显示区域DA中。驱动芯片IC的位置可以与膜上芯片COF的至少一部分对应。驱动芯片IC可以在平面图中与显示区域DA重叠。驱动芯片IC可以设置在基础层BSL的后表面上。如以上所描述的，可以容易地制造大面积的显示装置DD，并且可以最小化非显示区域NDA。
驱动芯片IC可以包括数据驱动器。驱动芯片IC可以将数据信号输出到每个数据线DL。根据一个或多个实施方式，驱动芯片IC可以设置在膜上芯片COF上。根据一个或多个实施方式，驱动芯片IC可以安装在膜上芯片COF的绝缘膜上，并且可以电连接到布线中的至少一些。
在下文中，下面参考图5至图7描述根据一个或多个实施方式的像素PXL(或子像素SPXL)的结构。图5至图7是示出根据一个或多个实施方式的像素PXL(或子像素SPXL)的图。相同组成元件的详细描述被简要给出或省略。
下面参考图5描述子像素SPXL的平面结构。图5是示意性地示出根据一个或多个实施方式的子像素的平面图。图5中所示的子像素SPXL可以是以上参考图3和图4描述的第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的一个。
子像素SPXL可以包括发射区域EMA和非发射区域NEA。子像素SPXL可以包括堤BNK、对准电极ELT、发光元件LD、第一接触电极CNE1和第二接触电极CNE2。
发射区域EMA可以在平面图中与由堤BNK限定的开口OPN重叠。发光元件LD可以设置在发射区域EMA中。
发光元件LD可以不设置在非发射区域NEA中。非发射区域NEA的一部分可以在平面图中与堤BNK重叠。
堤BNK可以形成(或提供)开口OPN。例如，堤BNK可以具有在基础层BSL的厚度方向(例如，第三方向DR3)上突出的形状，并且可以与一区域相邻(例如，围绕预定或可选的区域)。因此，可以形成其中不设置堤BNK的开口OPN。
堤BNK可以形成空间。堤BNK可以在平面图中具有与部分区域相邻(例如，围绕部分区域)的形状。堤BNK的空间可以意指其中可以容纳流体的区域。根据一个或多个实施方式，堤BNK可以包括第一堤BNK1和第二堤BNK2(例如，参考图6)。
根据一个或多个实施方式，包括发光元件LD的墨水可以提供在由堤BNK(例如，第一堤BNK1)限定的空间中，并且发光元件LD可以设置在开口OPN中。
根据一个或多个实施方式，颜色转换层CCL(例如，参考图7)可以设置在由堤BNK(例如，第二堤BNK2)限定的空间中(或在该空间中图案化)。
堤BNK可以限定发射区域EMA和非发射区域NEA。堤BNK可以在平面图中与发射区域EMA相邻(例如，围绕发射区域EMA的至少一部分)。例如，其中设置堤BNK的区域可以是非发射区域NEA。其中不设置堤BNK的区域和其中设置发光元件LD的区域可以是发射区域EMA。
对准电极ELT可以是用于对准发光元件LD的电极。根据一个或多个实施方式，对准电极ELT可以包括第一电极ELT1和第二电极ELT2。对准电极ELT可以被称为“电极”或“多个电极”。
对准电极ELT可以具有单层或多层结构。例如，对准电极ELT可以包括包含反射导电材料的至少一个反射电极层。在其它实施方式中，对准电极ELT还可以包括至少一个透明电极层和/或导电封盖层。根据一个或多个实施方式，对准电极ELT可以包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)以及其合金中的至少一种。然而，本公开不限于以上所描述的示例，并且对准电极ELT可以包括具有反射率的各种材料中的一种。然而，本公开不限于以上所描述的示例。
发光元件LD可以设置在对准电极ELT上。根据一个或多个实施方式，发光元件LD的至少一部分可以设置在第一电极ELT1和第二电极ELT2之间。发光元件LD可以在第一电极ELT1和第二电极ELT2之间对准。发光元件LD可以形成(或配置)发射部分EMU。发射部分EMU可以指包括彼此相邻的发光元件LD的部分。
根据一个或多个实施方式，发光元件LD可以以各种方式对准。例如，图5示出了其中发光元件LD平行地布置在第一电极ELT1和第二电极ELT2之间的一个或多个实施方式。然而，本公开不限于以上所描述的示例。例如，发光元件LD可以布置成串联结构或串联/并联混合结构，并且串联和/或并联电连接的部分(例如，发射部分EMU)的数量不限于此。
第一电极ELT1和第二电极ELT2可以彼此间隔开。例如，第一电极ELT1和第二电极ELT2可以在发射区域EMA中在第一方向DR1上彼此间隔开，并且可以在第二方向DR2上延伸。
根据一个或多个实施方式，第一电极ELT1和第二电极ELT2可以是用于对准发光元件LD的电极。第一电极ELT1可以是第一对准电极，并且第二电极ELT2可以是第二对准电极。
在对准发光元件LD的工艺中，第一电极ELT1和第二电极ELT2可以分别接收第一对准信号和第二对准信号。例如，包括发光元件LD的墨水可以提供(或设置)到由堤BNK(例如，第一堤BNK1)限定的开口OPN。第一对准信号可以提供到第一电极ELT1，并且第二对准信号可以提供到第二电极ELT2。第一对准信号和第二对准信号可以具有不同的波形、电势和/或相位。例如，第一对准信号可以是AC信号，并且第二对准信号可以是地信号(或地电势)。然而，本公开不限于以上所描述的示例。电场可以形成在第一电极ELT1和第二电极ELT2之间(或者形成在第一电极ELT1和第二电极ELT2上)，并且发光元件LD可以基于电场在第一电极ELT1和第二电极ELT2之间对准。例如，发光元件LD可以通过根据电场的力(例如，介电泳(DEP)力)移动(或旋转)，并且对准(或设置)在对准电极ELT之间。
第一电极ELT1可以通过第一接触构件CNT1电连接到电路元件(例如，图6的晶体管TR)。根据一个或多个实施方式，第一电极ELT1可以提供阳极信号，并且发光元件LD可以发射光。第一电极ELT1可以提供用于对准发光元件LD的第一对准信号。
第二电极ELT2可以通过第二接触构件CNT2电连接到电源线PL(例如，参考图6)。根据一个或多个实施方式，第二电极ELT2可以提供阴极信号，并且发光元件LD可以发射光。第二电极ELT2可以提供用于对准发光元件LD的第二对准信号。
第一接触构件CNT1和第二接触构件CNT2的位置不限于图5中所示的位置，并且可以以各种方式适当地改变。
发光元件LD可以基于所提供的电信号来发射光。例如，发光元件LD可以基于从第一接触电极CNE1提供的第一电信号(例如，阳极信号)和从第二接触电极CNE2提供的第二电信号(例如，阴极信号)来提供光。
发光元件LD的第一端EP1可以设置成与第一电极ELT1相邻，并且发光元件LD的第二端EP2可以设置成与第二电极ELT2相邻。第一端EP1可以(例如，在平面图中)与第一电极ELT1重叠或者可以(例如，在平面图中)不与第一电极ELT1重叠。第二端EP2可以与第二电极ELT2重叠或者可以不与第二电极ELT2重叠。
根据一个或多个实施方式，发光元件LD中的每一个的第一端EP1可以通过第一接触电极CNE1电连接到第一电极ELT1。在另一实施方式中，发光元件LD中的每一个的第一端EP1可以电连接(例如，直接连接)到第一电极ELT1。在另一实施方式中，发光元件LD中的每一个的第一端EP1可以仅电连接到第一接触电极CNE1，并且可以不电连接到第一电极ELT1。
发光元件LD中的每一个的第二端EP2可以通过第二接触电极CNE2电连接到第二电极ELT2。在另一实施方式中，发光元件LD中的每一个的第二端EP2可以电连接(例如，直接连接)到第二电极ELT2。在另一实施方式中，发光元件LD中的每一个的第二端EP2可以仅电连接到第二接触电极CNE2，并且可以不电连接到第二电极ELT2。
第一接触电极CNE1和第二接触电极CNE2可以分别设置在发光元件LD的第一端EP1和第二端EP2上。例如，第一接触电极CNE1可以设置在发光元件LD的第一端EP1上，并且第二接触电极CNE2可以设置在发光元件LD的第二端EP2上。
第一接触电极CNE1可以设置在第一端EP1上并且电连接到发光元件LD的第一端EP1。在一个或多个实施方式中，第一接触电极CNE1可以设置在第一电极ELT1上并且电连接到第一电极ELT1。发光元件LD的第一端EP1可以通过第一接触电极CNE1电连接到第一电极ELT1。
第二接触电极CNE2可以设置在第二端EP2上并且电连接到发光元件LD的第二端EP2。在一个或多个实施方式中，第二接触电极CNE2可以设置在第二电极ELT2上并且电连接到第二电极ELT2。发光元件LD的第二端EP2可以通过第二接触电极CNE2电连接到第二电极ELT2。
下面参考图6和图7描述根据一个或多个实施方式的像素PXL(或子像素SPXL)的截面结构。例如，下面参考图6提供子像素SPXL的像素电路层PCL和显示元件层DPL的详细描述。下面参考图7提供光学层OPL、滤色器层CFL和外膜层OFL的详细描述。相同组成元件的详细描述被简要给出或省略。
图6是示意性地示出根据一个或多个实施方式的子像素的剖视图。图7是示意性地示出根据一个或多个实施方式的像素的剖视图。
图6是沿着图5的线I-I'截取的示意性剖视图。参考图6，子像素SPXL可以设置在基础层BSL上。子像素SPXL可以包括像素电路层PCL和显示元件层DPL。
基础层BSL可以形成其上待形成子像素SPXL的基础构件(或以基础构件实现)。基础层BSL可以提供其中设置像素电路层PCL和显示元件层DPL的区域。
像素电路层PCL可以设置在基础层BSL上。像素电路层PCL可以包括下辅助电极BML、缓冲层BFL、晶体管TR、栅极绝缘层GI、第一层间绝缘层ILD1、电源线PL、数据线DL、第二层间绝缘层ILD2和钝化层PSV。
下辅助电极BML可以设置在基础层BSL上。下辅助电极BML可以用作通过其传输电信号的路径。根据一个或多个实施方式，下辅助电极BML的一部分可以在平面图中与晶体管TR重叠。
下辅助电极BML可以包括下连接电极200。下连接电极200可以由缓冲层BFL覆盖。下连接电极200可以用作通过其传输数据信号的路径。例如，下连接电极200可以电连接到焊盘PAD(例如，参考图9)以接收数据信号，并且可以通过穿过像素电路层PCL的层(例如，缓冲层BFL、栅极绝缘层GI和第一层间绝缘层ILD1)的数据接触构件DCNT电连接到数据线DL。
缓冲层BFL可以设置在基础层BSL上。缓冲层BFL可以覆盖下辅助电极BML。缓冲层BFL可以防止杂质从子像素SPXL的外部朝向子像素SPXL的内部扩散。缓冲层BFL可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)中的至少一种。然而，本公开不限于以上所描述的示例。
晶体管TR可以是薄膜晶体管。根据一个或多个实施方式，晶体管TR可以是驱动晶体管。晶体管TR可以电连接到发光元件LD。晶体管TR可以电连接到发光元件LD的第一端EP1。
晶体管TR可以包括有源层ACT、第一晶体管电极TE1、第二晶体管电极TE2和栅电极GE。
有源层ACT可以指半导体层。有源层ACT可以设置在缓冲层BFL上。有源层ACT可以包括从由多晶硅、低温多晶硅(LTPS)、非晶硅和氧化物半导体组成的群组中选择的至少一种。
有源层ACT可以包括与第一晶体管电极TE1接触的第一接触区域和与第二晶体管电极TE2接触的第二接触区域。第一接触区域和第二接触区域可以是掺杂有杂质的半导体图案。第一接触区域和第二接触区域之间的区域可以是沟道区域。沟道区域可以是未掺杂杂质的本征半导体图案。
栅电极GE可以设置在栅极绝缘层GI上。栅电极GE的位置可以与有源层ACT的沟道区域的位置对应。例如，栅电极GE可以设置在有源层ACT的沟道区域上，且栅极绝缘层GI设置在其之间。例如，栅极绝缘层GI设置在沟道区域和栅电极GE之间。
栅极绝缘层GI可以设置在缓冲层BFL上。栅极绝缘层GI可以覆盖有源层ACT。栅极绝缘层GI可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)中的至少一种。然而，本公开不限于以上所描述的示例。
第一层间绝缘层ILD1可以设置在栅极绝缘层GI上。第一层间绝缘层ILD1可以覆盖栅电极GE。第一层间绝缘层ILD1可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)中的至少一种。然而，本公开不限于以上所描述的示例。
第一晶体管电极TE1和第二晶体管电极TE2可以设置在第一层间绝缘层ILD1上。第一晶体管电极TE1可以穿过栅极绝缘层GI和第一层间绝缘层ILD1以接触有源层ACT的第一接触区域。第二晶体管电极TE2可以穿过栅极绝缘层GI和第一层间绝缘层ILD1以接触有源层ACT的第二接触区域。例如，第一晶体管电极TE1可以是漏电极，并且第二晶体管电极TE2可以是源电极，但是本公开不限于此。
第一晶体管电极TE1可以通过穿过钝化层PSV和第二层间绝缘层ILD2的第一接触构件CNT1电连接到第一电极ELT1。
电源线PL可以设置在第一层间绝缘层ILD1上。根据一个或多个实施方式，电源线PL、数据线DL、第一晶体管电极TE1和第二晶体管电极TE2可以设置在相同的层(例如，第一层间绝缘层ILD1)上。电源线PL可以通过第二接触构件CNT2电连接到第二电极ELT2。电源线PL可以通过第二电极ELT2提供电源或对准信号。
数据线DL可以设置在第一层间绝缘层ILD1上。根据一个或多个实施方式，数据线DL、电源线PL、第一晶体管电极TE1和第二晶体管电极TE2可以设置在相同的层(例如，第一层间绝缘层ILD1)上。数据线DL可以通过数据接触构件DCNT电连接到下连接电极200。数据线DL可以通过下连接电极200接收数据信号。
第二层间绝缘层ILD2可以设置在第一层间绝缘层ILD1上。第二层间绝缘层ILD2可以覆盖第一晶体管电极TE1、第二晶体管电极TE2、数据线DL和电源线PL。第二层间绝缘层ILD2可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)中的至少一种。然而，本公开不限于以上所描述的示例。
钝化层PSV可以设置在第二层间绝缘层ILD2上。根据一个或多个实施方式，钝化层PSV可以是通孔层。钝化层PSV可以包括有机材料以使下台阶差(例如，由数据线DL、电源线PL、第一晶体管电极TE1和第二晶体管电极TE2形成的台阶差)平坦化。台阶差可以是高度差或厚度差。例如，钝化层PSV可以包括丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂和苯并环丁烯(BCB)中的至少一种有机材料。然而，本公开不限于此，并且钝化层PSV可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一种的各种种类的无机材料。
根据一个或多个实施方式，子像素SPXL可以包括第一接触构件CNT1和第二接触构件CNT2。第一接触构件CNT1和第二接触构件CNT2可以穿过第二层间绝缘层ILD2和钝化层PSV。第一电极ELT1和第一晶体管电极TE1可以通过第一接触构件CNT1彼此电连接。第二电极ELT2和电源线PL可以通过第二接触构件CNT2彼此电连接。
显示元件层DPL可以设置在像素电路层PCL上。显示元件层DPL可以包括第一绝缘层INS1、绝缘图案INP、对准电极ELT、堤BNK、发光元件LD、第二绝缘层INS2、第一接触电极CNE1、第三绝缘层INS3、第二接触电极CNE2和第四绝缘层INS4。
绝缘图案INP可以设置在钝化层PSV上。根据实施方式，绝缘图案INP可以具有各种形状。在一个或多个实施方式中，绝缘图案INP可以在基础层BSL的厚度方向(例如，第三方向DR3)上突出。此外，绝缘图案INP可以具有相对于基础层BSL以角度(例如，预定或可选的角度)倾斜的倾斜表面。然而，本公开不限于此，并且绝缘图案INP可以具有拥有曲化表面或台阶形状的侧壁。例如，绝缘图案INP可以具有拥有半圆形形状或半椭圆形形状的截面。
绝缘图案INP可以形成台阶差(例如，预定或可选的台阶差)，并且发光元件LD可以容易地在发射区域EMA中对准。根据一个或多个实施方式，绝缘图案INP可以是阻隔壁。
根据一个或多个实施方式，对准电极ELT的一部分可以设置在绝缘图案INP上。例如，绝缘图案INP可以包括第一绝缘图案INP1和第二绝缘图案INP2。第一电极ELT1可以设置在第一绝缘图案INP1上，并且第二电极ELT2可以设置在第二绝缘图案INP2上。因此，反射壁可以形成在绝缘图案INP上。例如，对准电极ELT的设置在绝缘图案INP上的部分可以形成反射壁。因此，从发光元件LD发射的光可以再循环或反射以改善显示装置DD(或像素PXL)的光输出效率。
绝缘图案INP可以包括至少一种有机材料和/或无机材料。例如，绝缘图案INP可以包括丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂和苯并环丁烯(BCB)中的至少一种有机材料。然而，本公开不限于此，并且绝缘图案INP可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一种的各种种类的无机材料。
对准电极ELT可以设置在钝化层PSV和/或绝缘图案INP上。如以上所描述的，对准电极ELT的部分可以设置在绝缘图案INP上以形成反射壁。用于对准发光元件LD的对准信号(例如，AC信号和地信号)可以提供到对准电极ELT。根据一个或多个实施方式，电信号(例如，阳极信号和阴极信号)可以提供到对准电极ELT，并且发光元件LD可以发射光。
根据一个或多个实施方式，对准电极ELT可以设置在第一绝缘层INS1的后表面上。例如，对准电极ELT可以设置在绝缘图案INP和第一绝缘层INS1之间，或者可以设置在钝化层PSV和第一绝缘层INS1之间。例如，对准电极ELT的表面可以与第一绝缘层INS1接触。
第一电极ELT1可以电连接到发光元件LD。第一电极ELT1可以通过形成在第一绝缘层INS1中的接触孔电连接到第一接触电极CNE1。第一电极ELT1可以向发光元件LD提供阳极信号，并且发光元件LD可以发射光。
第二电极ELT2可以电连接到发光元件LD。第二电极ELT2可以通过形成在第一绝缘层INS1中的接触孔电连接到第二接触电极CNE2。第二电极ELT2可以向发光元件LD提供阴极信号(例如，地信号)，并且发光元件LD可以发射光。
第一绝缘层INS1可以设置在对准电极ELT上。例如，第一绝缘层INS1可以覆盖第一电极ELT1和第二电极ELT2。
堤BNK可以设置在第一绝缘层INS1上。根据一个或多个实施方式，堤BNK可以包括第一堤BNK1和第二堤BNK2。
第一堤BNK1可以设置在第一绝缘层INS1上。根据一个或多个实施方式，在平面图中，第一堤BNK1可以不与发射区域EMA重叠并且可以与非发射区域NEA重叠。如以上所描述的，第一堤BNK1可以在基础层BSL的厚度方向(例如，第三方向DR3)上突出，并且第一堤BNK1可以限定开口OPN。在提供发光元件LD的工艺中，其中可以设置发光元件LD的空间可以形成在开口OPN中。
第一堤BNK1可以包括丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂和苯并环丁烯(BCB)中的至少一种有机材料。然而，本公开不限于此。第一堤BNK1可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一种的各种类型的无机材料。
第二堤BNK2可以设置在第一堤BNK1上。第二堤BNK2可以在基础层BSL的厚度方向(例如，第三方向DR3)上突出，并且第二堤BNK2可以限定开口OPN。其中设置颜色转换层CCL的空间可以形成在开口OPN中。
第二堤BNK2可以包括丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂和苯并环丁烯(BCB)中的至少一种有机材料。然而，本公开不限于此。第二堤BNK2可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一种的各种类型的无机材料。
发光元件LD可以设置在第一绝缘层INS1上。根据一个或多个实施方式，发光元件LD可以基于从第一接触电极CNE1和第二接触电极CNE2提供的电信号(例如，阳极信号和阴极信号)来发射光。
发光元件LD可以设置在与第一堤BNK1相邻(例如，由第一堤BNK1围绕)的区域中。发光元件LD可以设置在第一绝缘图案INP1和第二绝缘图案INP2之间。
第二绝缘层INS2可以设置在发光元件LD上。第二绝缘层INS2可以覆盖发光元件LD的有源层AL。
第二绝缘层INS2可以暴露发光元件LD的至少一部分。例如，第二绝缘层INS2可以不覆盖发光元件LD的第一端EP1和第二端EP2。因此，发光元件LD的第一端EP1和第二端EP2可以被暴露，并且可以分别电连接到第一接触电极CNE1和第二接触电极CNE2。
在对准发光元件LD之后在发光元件LD上形成第二绝缘层INS2的情况下，可以防止发光元件LD与对准位置分离。
第二绝缘层INS2可以具有单层或多层结构。第二绝缘层INS2可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一种的各种类型的无机材料。然而，本公开不限于以上所描述的示例。
第一接触电极CNE1和第二接触电极CNE2可以设置在第一绝缘层INS1上。第一接触电极CNE1可以电连接到发光元件LD的第一端EP1。第二接触电极CNE2可以电连接到发光元件LD的第二端EP2。
第一接触电极CNE1可以通过穿过第一绝缘层INS1的接触孔电连接到第一电极ELT1。第二接触电极CNE2可以通过穿过第一绝缘层INS1的接触孔电连接到第二电极ELT2。
第一接触电极CNE1和第二接触电极CNE2可以包括导电材料。例如，第一接触电极CNE1和第二接触电极CNE2可以包括包含氧化铟锡(ITO)、氧化铟锌(IZO)和氧化铟锡锌(ITZO)中的至少一种的透明导电材料。因此，从发光元件LD发射的光可以穿过第一接触电极CNE1和第二接触电极CNE2并且发射到显示装置DD的外部。然而，本公开不限于以上所描述的示例。
根据一个或多个实施方式，在图案化第一接触电极CNE1和第二接触电极CNE2中的任何一个之后，可以图案化另一电极(例如，第一接触电极CNE1和第二接触电极CNE2中的另一个)。然而，本公开不限于以上所描述的示例。第一接触电极CNE1和第二接触电极CNE2可以在相同的工艺中同时被图案化。
第三绝缘层INS3可以设置在第一绝缘层INS1和第一接触电极CNE1上。第三绝缘层INS3的至少一部分可以设置在第一接触电极CNE1和第二接触电极CNE2之间。因此，可以防止第一接触电极CNE1和第二接触电极CNE2之间的短路缺陷。
第四绝缘层INS4可以设置在第三绝缘层INS3和第二接触电极CNE2上。第四绝缘层INS4可以保护显示元件层DPL的组件免受外部影响(例如，湿气、灰尘等)。
第三绝缘层INS3和第四绝缘层INS4可以具有单层或多层结构。第三绝缘层INS3和第四绝缘层INS4可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一种的各种类型的无机材料。
下面参考图7描述包括颜色转换层CCL的像素PXL的配置。图7示出了颜色转换层CCL、光学层OPL、滤色器层CFL等。为了便于描述，在图7中省略了以上所描述的组件中的像素电路层PCL和显示元件层DPL中的除了第二堤BNK2之外的组件。
参考图7，第二堤BNK2可以设置在第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3之间或者设置在第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3之间的边界处。第二堤BNK2可以分别限定在平面图中与第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3重叠的空间(或区域)。由第二堤BNK2限定的空间可以是其中可以设置颜色转换层CCL的区域。
颜色转换层CCL可以在与第二堤BNK2相邻(例如，由第二堤BNK2围绕)的空间中设置在发光元件LD(例如，参考图6)上。颜色转换层CCL可以包括设置在第一子像素SPXL1中的第一颜色转换层CCL1、设置在第二子像素SPXL2中的第二颜色转换层CCL2和设置在第三子像素SPXL3中的散射层LSL。
颜色转换层CCL可以设置在发光元件LD上。颜色转换层CCL可以配置成改变光的波长。在一个或多个实施方式中，第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3可以包括发射相同颜色的光的发光元件LD。例如，第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3可以包括发射第三颜色(或蓝色)的光的发光元件LD。包括颜色转换颗粒的颜色转换层CCL可以设置在第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每一个中，并且可以显示全色图像。
第一颜色转换层CCL1可以包括将从发光元件LD发射的第三颜色的光转换成第一颜色的光的第一颜色转换颗粒。例如，第一颜色转换层CCL1可以包括分散在诸如基础树脂的基质材料(例如，预定或可选的基质材料)中的第一量子点QD1。
在一个或多个实施方式中，在发光元件LD是发射蓝光的蓝色发光元件并且第一子像素SPXL1是红色像素的情况下，第一颜色转换层CCL1可以包括将从蓝色发光元件发射的蓝光转换成红光的第一量子点QD1。第一量子点QD1可以吸收蓝光并且根据能量转换来转变波长以发射红光。在第一子像素SPXL1是不同颜色的像素的情况下，第一颜色转换层CCL1可以包括与第一子像素SPXL1的颜色对应的第一量子点QD1。
第二颜色转换层CCL2可以包括将从发光元件LD发射的第三颜色的光转换成第二颜色的光的第二颜色转换颗粒。例如，第二颜色转换层CCL2可以包括分散在诸如基础树脂的基质材料(例如，预定或可选的基质材料)中的第二量子点QD2。
在一个或多个实施方式中，在发光元件LD是发射蓝光的蓝色发光元件并且第二子像素SPXL2是绿色像素的情况下，第二颜色转换层CCL2可以包括将从蓝色发光元件发射的蓝光转换成绿光的第二量子点QD2。第二量子点QD2可以吸收蓝光并且根据能量转换来转变波长以发射绿光。在第二子像素SPXL2是不同颜色的像素的情况下，第二颜色转换层CCL2可以包括与第二子像素SPXL2的颜色对应的第二量子点QD2。
在一个或多个实施方式中，在可见光区域中具有相对短波长的蓝光可以分别入射在第一量子点QD1和第二量子点QD2上，并且第一量子点QD1和第二量子点QD2的吸收系数可以增加。因此，可以改善最终从第一子像素SPXL1和第二子像素SPXL2发射的光的效率，并且可以确保优异的颜色再现性。第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3的发射部分EMU可以使用相同颜色的发光元件LD(例如，蓝色发光元件)来配置，并且可以改善显示装置DD的制造效率。
散射层LSL可以设置成有效地使用从发光元件LD发射的第三颜色(或蓝色)的光。例如，在发光元件LD是发射蓝光的蓝色发光元件并且第三子像素SPXL3是蓝色像素的情况下，散射层LSL可以包括至少一种类型的散射体SCT，以有效地使用从发光元件LD发射的光。例如，散射层LSL的散射体SCT可以包括硫酸钡(BaSO4)、碳酸钙(CaCO3)、氧化钛(TiO2)、氧化硅(SiO2)、氧化铝(Al2O3)、氧化锆(ZrO2)和氧化锌(ZnO)中的至少一种。散射体SCT可以不仅设置在第三子像素SPXL3中，并且也可以选择性地包括在第一颜色转换层CCL1或第二颜色转换层CCL2中。根据一个或多个实施方式，散射体SCT可以被省略，并且由透明聚合物制成的散射层LSL可以设置在第三子像素SPXL3的空间中。
第一封盖层CPL1可以设置在颜色转换层CCL上。第一封盖层CPL1可以设置成遍及第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3。第一封盖层CPL1可以覆盖颜色转换层CCL。第一封盖层CPL1可以防止诸如湿气或空气的杂质从外部渗透，以免损坏或污染颜色转换层CCL。
第一封盖层CPL1可以是无机层，并且可以包括氮化硅(SiNx)、氮化铝(AlNx)、氮化钛(TiNx)、氧化硅(SiOx)、氧化铝(AlOx)、氧化钛(TiOx)、碳氧化硅(SiOxCy)和氮氧化硅(SiOxNy)中的至少一种。然而，本公开不限于此。
光学层OPL可以设置在第一封盖层CPL1上。光学层OPL可以通过全反射再循环从颜色转换层CCL提供的光并且改善光提取效率。因此，光学层OPL可以具有比颜色转换层CCL相对低的折射率。例如，颜色转换层CCL的折射率可以在约1.6至约2.0的范围内，并且光学层OPL的折射率可以在约1.1至约1.3的范围内。
第二封盖层CPL2可以设置在光学层OPL上。第二封盖层CPL2可以设置成遍及第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3。第二封盖层CPL2可以覆盖光学层OPL。第二封盖层CPL2可以防止诸如湿气或空气的杂质从外部渗透，以免损坏或污染光学层OPL。
第二封盖层CPL2可以是无机层，并且可以包括氮化硅(SiNx)、氮化铝(AlNx)、氮化钛(TiNx)、氧化硅(SiOx)、氧化铝(AlOx)、氧化钛(TiOx)、碳氧化硅(SiOxCy)和氮氧化硅(SiOxNy)中的至少一种。然而，本公开不限于此。
平坦化层PLL可以设置在第二封盖层CPL2上。平坦化层PLL可以设置成遍及第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3。
平坦化层PLL可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，本公开不限于此。平坦化层PLL可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)或氧化钛(TiOx)的各种类型的无机材料。
滤色器层CFL可以设置在平坦化层PLL上。滤色器层CFL可以包括与每个像素PXL(或第一子像素SPXL1至第三子像素SPXL3)的颜色匹配的第一滤色器CF1、第二滤色器CF2和第三滤色器CF3。可以设置分别与第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3的颜色匹配的滤色器CF1、CF2和CF3，并且可以显示全色图像。
滤色器层CFL可以包括设置在第一子像素SPXL1中以选择性地透射从第一子像素SPXL1的发光元件LD发射的光的第一滤色器CF1、设置在第二子像素SPXL2中以选择性地透射从第二子像素SPXL2的发光元件LD发射的光的第二滤色器CF2以及设置在第三子像素SPXL3中以选择性地透射从第三子像素SPXL3的发光元件LD发射的光的第三滤色器CF3。
在一个或多个实施方式中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以分别是红色滤色器、绿色滤色器和蓝色滤色器。然而，本公开不限于此。
第一滤色器CF1可以在基础层BSL的厚度方向(例如，第三方向DR3)上与第一颜色转换层CCL1重叠。第一滤色器CF1可以包括选择性地透射第一颜色(或红色)的光的滤色器材料。例如，在第一子像素SPXL1是红色像素的情况下，第一滤色器CF1可以包括红色滤色器材料。
第二滤色器CF2可以在基础层BSL的厚度方向(例如，第三方向DR3)上与第二颜色转换层CCL2重叠。第二滤色器CF2可以包括选择性地透射第二颜色(或绿色)的光的滤色器材料。例如，在第二子像素SPXL2是绿色像素的情况下，第二滤色器CF2可以包括绿色滤色器材料。
第三滤色器CF3可以在基础层BSL的厚度方向(例如，第三方向DR3)上与散射层LSL重叠。第三滤色器CF3可以包括选择性地透射第三颜色(或蓝色)的光的滤色器材料。例如，在第三子像素SPXL3是蓝色像素的情况下，第三滤色器CF3可以包括蓝色滤色器材料。
根据一个或多个实施方式，光阻挡层BM还可以设置在第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之间。光阻挡层BM可以形成在第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之间，并且可以防止从显示装置DD的前面或侧面视觉识别的颜色混合缺陷。例如，光阻挡层BM可以设置在第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之间，并且防止其之间的颜色混合。光阻挡层BM的材料不限于此，并且光阻挡层BM可以由各种光阻挡材料组成。例如，光阻挡层BM可以包括黑矩阵，或者可以通过将第一滤色器CF1、第二滤色器CF2和第三滤色器CF3彼此堆叠来实现。
外涂层OC可以设置在滤色器层CFL上。外涂层OC可以设置成遍及第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3。外涂层OC可以覆盖包括滤色器层CFL的下构件。外涂层OC可以防止湿气或空气渗透到以上所描述的下构件(例如，滤色器层CFL)中。外涂层OC可以保护以上所描述的下构件免受诸如灰尘或湿气的异物的影响。
外涂层OC可以包括诸如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、聚酯树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，本公开不限于此。外涂层OC可以包括诸如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)或氧化钛(TiOx)的各种类型的无机材料。
外膜层OFL可以设置在外涂层OC上。外膜层OFL可以设置在显示装置DD的最外侧以减少外部影响。外膜层OFL可以设置成遍及第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3。根据一个或多个实施方式，外膜层OFL可以包括聚对苯二甲酸乙二醇酯(PET)膜、低反射膜、偏振膜和透射率可控膜中的一种，但是本公开不限于此。根据一个或多个实施方式，像素PXL可以包括上衬底而不是外膜层OFL。
在下文中，下面参考图8至图14描述根据实施方式的基础层BSL和焊盘PAD的截面结构。相同组成元件的详细描述被简要给出或省略。
下面参考图8描述基础层BSL的结构。图8是示意性地示出根据一个或多个实施方式的基础层的剖视图。在图8中，为了便于描述，示意性地示出了像素电路层PCL，并且省略了设置在像素电路层PCL上的组件。
参考图8，基础层BSL可以包括多个层。根据一个或多个实施方式，基础层BSL可以包括第一基础层120、阻隔层140和第二基础层160。基于像素电路层PCL的后表面，基础层BSL的第一基础层120、阻隔层140和第二基础层160可以依次设置(或堆叠)。
第一基础层120可以形成其上设置像素电路层PCL的基础表面。例如，第一基础层120的一表面(例如，基础表面)可以与像素电路层PCL相邻(或接触)，并且第一基础层120的另一表面(例如，与基础表面相对的表面)可以与阻隔层140相邻(或接触)。根据一个或多个实施方式，第一基础层120可以包括如以上所描述的各种材料中的一种或多种。根据一个或多个实施方式，第一基础层120可以包括聚酰亚胺。然而，本公开不限于此。
阻隔层140可以设置在第一基础层120和第二基础层160之间。阻隔层140可以设置在第一基础层120和第二基础层160之间，并且可以覆盖焊盘PAD(例如，参考图9)的每个层的至少一部分。阻隔层140可以包括从由非晶硅(a-Si)、氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)和氧化钛(TiOx)组成的群组中选择的至少一种。
根据一个或多个实施方式，阻隔层140可以包括第一阻隔层142和第二阻隔层144。第一阻隔层142的一表面可以面对第一基础层120，并且第一阻隔层142的另一表面可以面对第二基础层160和第二阻隔层144。第二阻隔层144的一表面可以面对第二基础层160，并且第二阻隔层144的另一表面可以面对第一基础层120和第一阻隔层142。
根据一个或多个实施方式，第一阻隔层142可以具有其中交替设置包括氮化硅(SiNx)的层和包括氮氧化硅(SiOxNy)的层的结构。第二阻隔层144可以具有其中交替设置包括非晶硅(a-Si)的层和包括氧化硅(SiOx)的层的结构。然而，本公开不限于以上所描述的示例。
第二基础层160可以形成其上设置膜上芯片COF的基础表面。例如，第二基础层160的一表面(例如，基础表面)可以与膜上芯片COF相邻(或接触)，并且第二基础层160的另一表面(例如，与基础表面相对的表面)可以与阻隔层140相邻(或接触)。根据一个或多个实施方式，第二基础层160可以包括如以上所描述的各种材料中的一种或多种。根据一个或多个实施方式，第二基础层160可以包括聚酰亚胺。然而，本公开不限于此。
下面参考图9提供基础层BSL、设置成与基础层BSL相邻的焊盘PAD以及电连接到焊盘PAD的组件的详细描述。图9是沿着图4的线II-II'截取的示意性剖视图。在图9中，为了便于描述，示意性地示出了像素电路层PCL，并且省略了设置在像素电路层PCL上的组件。
参考图9，公开了电连接到焊盘PAD的组件。例如，焊盘PAD可以电连接到下连接电极200和连接线CL。
下连接电极200的至少一部分可以设置在第一基础层120上，并且下连接电极200的另一部分可以穿过第一基础层120和第一阻隔层142以电连接到焊盘PAD。例如，下连接电极200的另一部分可以穿过一个或多个层并且可以电连接到焊盘PAD的延伸焊盘层PEP。因此，如以上所描述的，通过焊盘PAD提供的电信号(例如，数据信号)可以提供到下连接电极200。
焊盘PAD可以设置在第一基础层120和第二基础层160之间。焊盘PAD的至少一部分可以由阻隔层140覆盖。焊盘PAD可以设置在第一基础层120的后表面上。基于第一基础层120，焊盘PAD可以以与阻隔层140的距离类似的距离间隔开。例如，阻隔层140可以具有以该距离彼此间隔开的开口，并且焊盘PAD的部分可以设置在开口中。
焊盘PAD可以包括第一焊盘层P1、第二焊盘层P2和延伸焊盘层PEP。然而，本公开不限于此。根据一个或多个实施方式，焊盘PAD还可以包括附加焊盘层。
第一焊盘层P1可以设置在第二焊盘层P2的后表面上并且电连接到延伸焊盘层PEP。根据一个或多个实施方式，第一焊盘层P1和延伸焊盘层PEP可以彼此一体。第一焊盘层P1的侧表面可以由第二阻隔层144覆盖。第一焊盘层P1的表面可以由第一阻隔层142覆盖。第一焊盘层P1可以电连接到第二焊盘层P2和延伸焊盘层PEP。
第二焊盘层P2可以设置在第一焊盘层P1的表面上并且电连接到连接线CL。根据一个或多个实施方式，第二焊盘层P2可以与连接线CL接触。第二焊盘层P2的侧表面可以由第二阻隔层144覆盖。第二焊盘层P2可以电连接到第一焊盘层P1和连接线CL。
延伸焊盘层PEP可以从第一焊盘层P1延伸。例如，延伸焊盘层PEP和第一焊盘层P1可以彼此一体，并且相比于在平面图中与第二焊盘层P2重叠的第一焊盘层P1，延伸焊盘层PEP可以指在一方向上延伸的层。
根据一个或多个实施方式，第二焊盘层P2可以包括与第一焊盘层P1和延伸焊盘层PEP的材料不同的材料。例如，第二焊盘层P2可以包括氧化铟锌(IZO)。第一焊盘层P1和延伸焊盘层PEP可以包括铜(Cu)。根据一个或多个实施方式，包括与第一焊盘层P1的材料不同的材料的第二焊盘层P2可以覆盖第一焊盘层P1。在执行用于形成开口区域1000的工艺(例如，图19的等离子体蚀刻工艺PLSA)的情况下，第二焊盘层P2可以保护第一焊盘层P1。例如，可以在第二基础层160上执行等离子体蚀刻工艺PLSA。根据一个或多个实施方式，第二焊盘层P2可以是用于第一焊盘层P1的蚀刻停止层。例如，形成焊盘PAD的外周边的第二焊盘层P2可以选择性地包括IZO，可以在其中执行蚀刻工艺的环境下有效地保护焊盘PAD(例如，第一焊盘层P1)免受外部影响。下面参考图19详细提供其描述。
根据一个或多个实施方式，第二基础层160可以形成开口区域1000并暴露第二阻隔层144和第二焊盘层P2。因此，连接线CL可以在第二焊盘层P2上图案化，并且第二焊盘层P2可以电连接到连接线CL。根据一个或多个实施方式，开口区域1000可以与其中未设置第二基础层160的区域对应。根据一个或多个实施方式，第二基础层160可以在平面图中不与第二焊盘层P2重叠。
连接线CL可以在开口区域1000中设置在第二阻隔层144和第二焊盘层P2上。连接线CL可以被图案化并且在一方向上延伸以电连接膜上芯片COF和第二焊盘层P2。
膜上芯片COF的一部分可以设置在开口区域1000中，并且可以通过连接部分CP电连接到连接线CL。膜上芯片COF的另一部分可以设置在除了开口区域1000之外的区域中，并且可以设置在第二基础层160的后表面上。根据一个或多个实施方式，电极线和/或各向异性导电膜可以设置在膜上芯片COF和连接线CL之间。因此，膜上芯片COF和连接线CL可以彼此电连接。
驱动芯片IC可以设置在膜上芯片COF的表面上，或者可以安装在膜上芯片COF的一部分上。如以上所描述的，驱动芯片IC可以输出数据信号并且可以电连接到膜上芯片COF。因此，从驱动芯片IC输出的数据信号可以通过膜上芯片COF、连接线CL、焊盘PAD和下连接电极200提供到数据线DL。
下面参考图10至图14提供根据一个或多个实施方式的焊盘PAD的截面结构。图10至图14是示意性地示出根据一个或多个实施方式的焊盘的剖视图。相同组成元件的详细描述被简要给出或省略。
下面参考图10提供根据第一实施方式的焊盘PAD的详细描述。图10可以是示出根据第一实施方式的焊盘PAD的剖视图。
参考图10，在根据第一实施方式的焊盘PAD中，第一焊盘层P1的一部分和第二焊盘层P2可以在下方向(例如，与第三方向DR3相反的方向)上突出。例如，第一焊盘层P1的该部分和第二焊盘层P2可以相对于第二阻隔层144的凹陷表面突出。
根据一个或多个实施方式，开口区域1000可以包括主开口区域1120和子开口区域1140。主开口区域1120可以是暴露第二焊盘层P2的表面的区域，并且可以与第一基础层120间隔开与阻隔层140对应的距离。子开口区域1140可以是暴露第一焊盘层P1的侧表面和第二焊盘层P2的侧表面的区域。例如，第二基础层160可以具有主开口区域1120，主开口区域1120具有第一焊盘层P1和第二焊盘层P2在主开口区域1120中凹陷的深度(例如，距离)。
例如，当执行用于形成开口区域1000的工艺时，第二阻隔层144可以比第二焊盘层P2更多地被蚀刻。因此，第二阻隔层144可以凹陷以形成子开口区域1140。
根据一个或多个实施方式，焊盘PAD可以具有突出的厚度2260(例如，预定或可选的突出的厚度2260)。第一焊盘层P1可以具有第一焊盘厚度2220。第二焊盘层P2可以具有第二焊盘厚度2240。根据一个或多个实施方式，第一焊盘厚度2220可以是沉积以形成第一焊盘层P1的导电层的厚度。第二焊盘厚度2240可以是沉积以形成第二焊盘层P2的导电层的厚度。突出的厚度2260可以是不由阻隔层140覆盖的区域的厚度，并且可以是在基础层BSL的厚度方向(例如，与第三方向DR3平行的方向)上暴露的焊盘PAD的厚度。根据一个或多个实施方式，焊盘PAD的暴露的侧面的高度可以与突出的厚度2260对应。
根据一个或多个实施方式，突出的厚度2260可以大于第二焊盘厚度2240。突出的厚度2260可以在约至约/>的范围内。第二焊盘厚度2240可以在约/>至约的范围内。然而，本公开不限于以上所描述的示例。
根据第一实施方式，焊盘PAD可以具有从表面(例如，第二阻隔层144的表面)突出的结构。焊盘PAD的暴露区域可以扩大，并且连接线CL(例如，参考图9)和焊盘PAD可以彼此电连接。
当执行用于形成第二基础层160的蚀刻工艺时，第二焊盘层P2可以包括IZO。因此，蚀刻工艺对第一焊盘层P1的影响可以显著降低。例如，第二焊盘层P2可以以用于第一焊盘层P1的蚀刻停止层实现。
下面参考图11提供根据第二实施方式的焊盘PAD的详细描述。图11可以是示出根据第二实施方式的焊盘PAD的剖视图。下面描述根据第二实施方式和以上所描述的实施方式的焊盘PAD之间的差异。
根据第二实施方式的焊盘PAD与根据第一实施方式的焊盘PAD的不同之处可以至少在于第一焊盘层P1的侧表面不暴露。
参考图11，第二阻隔层144可以覆盖(例如，完全覆盖)第一焊盘层P1的侧表面。因此，第一焊盘层P1可以电连接到第二焊盘层P2而不由阻隔层140暴露。根据一个或多个实施方式，第一焊盘层P1可以具有第一焊盘厚度2320。根据一个或多个实施方式，第二阻隔层144可以不覆盖第二焊盘层P2的侧表面。因此，第二焊盘层P2的第二焊盘厚度2340可以与焊盘PAD的突出的厚度基本上相同。例如，通过控制用于形成开口区域1000的等离子体蚀刻工艺PLSA(例如，参考图19)的工艺参数，可以控制第二阻隔层144被蚀刻的程度，并且第二焊盘层P2的侧表面可以暴露(例如，完全暴露)且第一焊盘层P1可以不暴露。因此，可以防止对第一焊盘层P1的损坏，并且焊盘PAD可以充分突出。
下面参考图12提供根据第三实施方式的焊盘PAD的详细描述。图12可以是示出根据第三实施方式的焊盘PAD的剖视图。下面描述根据第三实施方式和以上所描述的实施方式的焊盘PAD之间的差异。
根据第三实施方式的焊盘PAD与根据第二实施方式的焊盘PAD的不同之处可以至少在于阻隔层140覆盖第二焊盘层P2的侧表面的至少一部分。
参考图12，第二阻隔层144可以覆盖(例如，完全覆盖)第一焊盘层P1的侧表面，并且可以覆盖第二焊盘层P2的侧表面的一部分。第二焊盘层P2的侧表面的一部分可以由阻隔层140覆盖，但是第二焊盘层P2的侧表面的另一部分和第二焊盘层P2的表面可以被暴露。与以上类似，第二焊盘层P2的侧表面和表面可以被暴露，并且可以便于与连接线CL的电连接。根据一个或多个实施方式，第一焊盘层P1可以具有第一焊盘厚度2420。根据一个或多个实施方式，第二阻隔层144可以覆盖第二焊盘层P2的侧表面的一部分，并且因此，焊盘PAD的突出的厚度2460可以小于第二焊盘层P2的第二焊盘厚度2440。例如，第二阻隔层144可以覆盖(例如，完全覆盖)第一焊盘层P1的侧表面，但是可以另外覆盖第二焊盘层P2的侧表面的一部分。因此，可以进一步防止暴露第一焊盘层P1的一部分的风险。
下面参考图13提供根据第四实施方式的焊盘PAD的详细描述。图13可以是示出根据第四实施方式的焊盘PAD的剖视图。下面描述根据第四实施方式和以上所描述的实施方式的焊盘PAD之间的差异。
根据第四实施方式的焊盘PAD与根据第一实施方式的焊盘PAD的不同之处可以至少在于延伸焊盘层PEP由第二阻隔层144暴露。
参考图13，第二阻隔层144可以不覆盖第一焊盘层P1的侧表面，并且第一焊盘层P1的侧表面可以被暴露(例如，完全暴露)。例如，第二阻隔层144和第一焊盘层P1的侧表面可以彼此不接触，并且第一焊盘层P1的表面和侧表面可以被暴露(例如，完全暴露)。与以上类似，第一焊盘层P1的表面和侧表面可以被暴露(例如，完全暴露)，并且第二焊盘层P2的侧表面可以被暴露(例如，完全暴露)。因此，可以便于与连接线CL的电连接。根据一个或多个实施方式，第一焊盘层P1可以具有第一焊盘厚度2520。根据一个或多个实施方式，第二阻隔层144可以暴露(例如，完全暴露)第一焊盘层P1的侧表面，并且因此，焊盘PAD的突出的厚度2560可以大于第二焊盘层P2的第二焊盘厚度2540。根据第四实施方式，可以最大化焊盘PAD突出的程度。因此，在根据第四实施方式的焊盘PAD的结构中，可以减轻(或降低)连接连接线CL的工艺的难度。
下面参考图14提供根据第五实施方式的焊盘PAD的详细描述。图14可以是示出根据第五实施方式的焊盘PAD的剖视图。下面描述根据第五实施方式和以上所描述的实施方式的焊盘PAD之间的差异。
根据第五实施方式的焊盘PAD与根据以上所描述的实施方式的焊盘PAD不同之处可以至少在于焊盘PAD相对于阻隔层140不突出。
参考图14，第二阻隔层144可以覆盖(例如，完全覆盖)第一焊盘层P1的侧表面和第二焊盘层P2的侧表面。因此，第一焊盘层P1的侧表面和第二焊盘层P2的侧表面可以不暴露，并且仅第二焊盘层P2的表面(例如，下表面)可以被暴露。根据一个或多个实施方式，第一焊盘层P1可以具有第一焊盘厚度2620。第二焊盘层P2可以具有第二焊盘厚度2640。第二焊盘层P2的侧表面可以不暴露，并且焊盘PAD可以相对于阻隔层140不突出。
下面参考图15至图20描述根据一个或多个实施方式的制造显示装置DD的方法。图15至图20是示意性地示出根据一个或多个实施方式的制造显示装置的方法的剖视图。相同组成元件的详细描述被简要给出或省略。
图15、图16和图18可以是示出在执行等离子体蚀刻工艺PLSA之前制造显示装置DD的方法的剖视图。图17、图19和图20可以是示出当执行等离子体蚀刻工艺PLSA时(或在执行等离子体蚀刻工艺PLSA之后)制造显示装置DD的方法的剖视图。
图15是示意性地示出根据一个或多个实施方式的制造显示装置DD的方法的剖视图，并且示出了依次堆叠的被蚀刻之前的基础层BSL'(也可以被称为未蚀刻的基础层)、像素电路层PCL和显示元件层DPL。图16是包括被蚀刻之前的基础层BSL'的截面结构，并且示出了与沿着图4的线II-II'截取的截面结构对应的区域。图17是包括基础层BSL的截面结构，并且示出了在设置膜上芯片COF之前与沿着图4的线II-II'截取的截面结构对应的区域。图18示出了被蚀刻之前的基础层BSL'的部分区域，并且示出了被暴露之前的焊盘PAD的截面结构。图19示出了基础层BSL的部分区域，并且示出了被暴露之后的焊盘PAD的截面结构。图20是包括基础层BSL的截面结构，并且示出了在设置膜上芯片COF之后与沿着图4的线II-II'截取的截面结构对应的区域。
参考图15、图16和图18，可以形成(提供)被蚀刻之前的基础层BSL'。可以在被蚀刻之前的基础层BSL'上设置(或提供)像素电路层PCL。可以在像素电路层PCL上设置(或提供)显示元件层DPL。
在此阶段中，可以制造被蚀刻之前的基础层BSL'。可以通过依次设置(或图案化)第二被蚀刻之前的基础层(或下未蚀刻的基础层)160'、第二阻隔层144、第二焊盘层P2、第一焊盘层P1(或第一焊盘层P1和延伸焊盘层PEP)、第一阻隔层142和第一基础层120来制造被蚀刻之前的基础层BSL'。例如，可以提供第二被蚀刻之前的基础层160'，并且可以在第二被蚀刻之前的基础层160'上设置焊盘PAD。可以在第二被蚀刻之前的基础层160'上设置阻隔层140，并且可以在阻隔层140上图案化第一基础层120。根据一个或多个实施方式，焊盘PAD可以被图案化以设置在第一基础层120和第二被蚀刻之前的基础层160'之间。
根据一个或多个实施方式，可以沉积导电层并且第一焊盘层P1可以具有在约至约/>的范围内的厚度。例如，根据一个或多个实施方式，可以沉积包括铜(Cu)的导电层并且可以制造第一焊盘层P1。可以沉积包括IZO的导电层，可以制造第二焊盘层P2，并且第二焊盘层P2可以具有在约/>至约/>的范围内的厚度。
根据一个或多个实施方式，可以沉积包括材料(例如，预定或可选的材料)的无机层，并且第一阻隔层142可以具有在约至约/>的范围内的厚度。为了形成第一阻隔层142，可以交替设置包括氮化硅(SiNx)的第1-1层和包括氮氧化硅(SiOxNy)的第1-2层。可以沉积包括材料(例如，预定或可选的材料)的无机层，并且第二阻隔层144可以具有在约/>至约/>的范围内的厚度。例如，为了形成第二阻隔层144，可以交替设置包括非晶硅的第2-1层和包括氧化硅(SiOx)的第2-2层。
在此阶段中，通过使用常规掩模的工艺图案化导电层(或金属层)、无机材料或有机材料，可以制造(或形成)被蚀刻之前的基础层BSL'、像素电路层PCL和显示元件层DPL的单独的组件。
在此阶段中，可以在第一基础层120中形成孔，使得下连接电极200和焊盘PAD(或延伸焊盘层PEP)彼此电连接，并且当沉积下连接电极200时，下连接电极200的一部分可以填充在孔中。因此，下连接电极200可以电连接到焊盘PAD。同时，尽管在附图中未示出，但是像素电路层PCL的数据线DL可以被图案化以电连接到下连接电极200。
在此阶段中，为了形成显示元件层DPL，可以图案化对准电极ELT，并且可以在对准电极ELT之间对准发光元件LD。例如，可以在被蚀刻之前的基础层BSL'上设置发光元件LD。
在此阶段中，为了形成焊盘PAD，可以依次图案化(或形成)第二焊盘层P2和第一焊盘层P1。例如，可以在第二被蚀刻之前的基础层160'上设置第二焊盘层P2，并且然后可以将第一焊盘层P1设置成电连接到第二焊盘层P2。可以在第二阻隔层144上设置沉积以形成第二焊盘层P2的导电层的一部分。因此，可以设置延伸焊盘层PEP。根据一个或多个实施方式，第二焊盘层P2可以与第二被蚀刻之前的基础层160'相邻并且可以与第二被蚀刻之前的基础层160'接触。
参考图17至图19，可以去除第二被蚀刻之前的基础层160'的至少一部分，并且可以制造第二基础层160。例如，可以在第二被蚀刻之前的基础层160'上执行等离子体蚀刻工艺PLSA。根据一个或多个实施方式，当执行等离子体蚀刻工艺PLSA时，可以改变包括所制造的被蚀刻之前的基础层BSL'的堆叠结构的姿态，并且被蚀刻之前的基础层BSL'可以相对于重力的方向面向下。然而，本公开不限于此，并且为了便于描述，示出了其中包括所制造的被蚀刻之前的基础层BSL'的堆叠结构的方向不改变的截面结构。
在此阶段中，可以蚀刻第二被蚀刻之前的基础层160'的至少一部分。因此，可以形成其中至少部分彼此间隔开的第二基础层160。根据一个或多个实施方式，可以形成开口区域1000。因此，可以暴露第二焊盘层P2的至少一部分和第二阻隔层144的至少一部分。因此，在执行后续工艺的情况下，焊盘PAD可以电连接到其它组件(例如，连接线CL)。
根据一个或多个实施方式，开口区域1000可以限定主开口区域1120和子开口区域1140。为了便于描述，图19中示出了根据以上参考图10描述的第一实施方式的焊盘PAD的结构。例如，通过形成子开口区域1140，第一焊盘层P1的侧表面的至少一部分可以暴露，并且第二焊盘层P2的表面和侧表面可以暴露。然而，本公开不限于此。例如，通过控制等离子体蚀刻工艺PLSA的工艺周期的数量、工艺强度、工艺环境等，可以改变第二阻隔层144被蚀刻的程度。例如，可以执行等离子体蚀刻工艺PLSA以至少暴露第二焊盘层P2，并且可以根据需要控制第二阻隔层144被蚀刻的程度。因此，可以制造根据第一实施方式至第五实施方式的焊盘PAD。
根据一个或多个实施方式，等离子体蚀刻工艺PLSA可以是干法蚀刻工艺。根据一个或多个实施方式，可以在等离子体蚀刻工艺PLSA中使用三氟化氮(NF3)气体。可以使用三氟化氮(NF3)来执行等离子体蚀刻工艺PLSA，并且可以显著减少暴露焊盘PAD的至少一部分的工艺(例如，形成第二基础层160的工艺)所需的工艺时间。
当使用三氟化氮气体实验地执行等离子体蚀刻工艺PLSA时，可以快速地蚀刻第二被蚀刻之前的基础层160'，并且根据焊盘PAD的组成，可能损坏焊盘PAD中的一些。然而，根据一个或多个实施方式，包括IZO的第二焊盘层P2可以设置在与其上执行等离子体蚀刻工艺PLSA的第二被蚀刻之前的基础层160'相邻的焊盘PAD的外周边上。即使当执行使用三氟化氮气体的等离子体蚀刻工艺PLSA时，包括IZO的第二焊盘层P2可以抵抗外部影响。因此，第二焊盘层P2可以显著降低焊盘PAD被损坏的风险。因此，由于防止焊盘PAD被损坏，可以实质性地重新考虑(或改善)通过焊盘PAD提供的电信号(例如，数据信号)的可靠性。
根据一个或多个实施方式，第二焊盘层P2可以包括IZO，并且可以改善等离子体蚀刻工艺PLSA中的自由度。例如，在实验上，在第二焊盘层P2不阻挡外部影响的情况下，可严格控制蚀刻工艺的工艺参数(例如，工艺循环的数量等)，以防止对焊盘PAD的损坏。然而，由于第二焊盘层P2可以阻挡(例如，有效地阻挡)外部影响，因此根据需要，等离子体蚀刻工艺PLSA的工艺参数可以各种改变。同样，在此情况下，可以基本上不发生焊盘PAD被损坏的风险。
例如，通过考虑到导电性而不使用通常可用的金属(例如，钛(Ti))形成焊盘PAD的外周边，可以显著降低金属因等离子体蚀刻工艺PLSA而损坏的风险。
参考图20，可以在基础层BSL的后表面上设置膜上芯片COF，并且可以将膜上芯片COF电连接到焊盘PAD。
在此阶段中，连接线CL可以在开口区域1000中图案化并且电连接到第二焊盘层P2。膜上芯片COF的一端可以设置在连接线CL上，并且膜上芯片COF和连接线CL可以通过连接部分CP彼此电连接。膜上芯片COF的另一端可以设置在第二基础层160的后表面上。根据一个或多个实施方式，驱动芯片IC可以设置在膜上芯片COF上或者安装在膜上芯片COF的一部分上。
尽管在附图中未单独示出，但是可以在显示装置DD的其上形成膜上芯片COF的后表面上形成用于覆盖单独的组件的下层。下层可以包括聚对苯二甲酸乙二醇酯(PET)等，但不限于此。可以在显示元件层DPL上形成颜色转换层CCL和滤色器层CFL。因此，可以制造根据实施方式的显示装置DD。
根据本公开的实施方式，可以提供能够通过防止对焊盘的损坏而显著改善电信号的可靠性的显示装置以及制造其的方法。
以上描述是本公开的技术特征的示例，并且本公开所属领域中的技术人员将能够进行各种修改和改变。因此，以上所描述的本公开的实施方式可以单独实现或彼此组合实现。
因此，在本公开中公开的实施方式不旨在限制本公开的技术精神，而是描述本公开的技术精神，并且本公开的技术精神的范围不受这些实施方式的限制。本公开的保护范围应当由所附权利要求来解释，并且应当解释的是，等同范围内的所有技术精神包括在本公开的范围内。

Claims (20)

1.显示装置，包括：
基础层，包括：
上基础层；以及
下基础层，在所述上基础层的后表面上；
至少一个发光元件，在所述上基础层的表面上；以及
至少一个焊盘，在所述上基础层的所述后表面上，并且包括：
第一焊盘层，与所述上基础层相邻；以及
第二焊盘层，与所述下基础层相邻，
其中，所述第二焊盘层包括氧化铟锌。
2.根据权利要求1所述的显示装置，还包括：
显示区域，其中设置包括所述至少一个发光元件的像素；
非显示区域，与所述显示区域的至少一部分相邻；
驱动芯片，向所述像素提供电信号；以及
膜上芯片，其上设置所述驱动芯片，其中，
所述至少一个焊盘电连接到所述膜上芯片，以及
所述膜上芯片和所述驱动芯片在平面图中与所述显示区域重叠。
3.根据权利要求2所述的显示装置，其中，在平面图中，所述下基础层不与所述第二焊盘层重叠，并且形成开口区域。
4.根据权利要求2所述的显示装置，还包括：
下连接电极，在所述上基础层的所述表面上并且电连接到所述至少一个焊盘。
5.根据权利要求4所述的显示装置，其中，
所述至少一个焊盘各自包括延伸焊盘层，
所述延伸焊盘层和所述第一焊盘层彼此一体，以及
所述下连接电极电连接到所述延伸焊盘层。
6.根据权利要求1所述的显示装置，其中，
所述基础层还包括在所述上基础层和所述下基础层之间的阻隔层，
所述阻隔层包括：
第一阻隔层，与所述上基础层相邻；以及
第二阻隔层，与所述下基础层相邻，以及
所述第一阻隔层覆盖所述第一焊盘层的表面。
7.根据权利要求6所述的显示装置，其中，
所述上基础层包括聚酰亚胺，
所述下基础层包括聚酰亚胺，
所述第一阻隔层具有其中包括氮化硅的层和包括氮氧化硅的层交替设置的结构，以及
所述第二阻隔层具有其中包括非晶硅的层和包括氧化硅的层交替设置的结构。
8.根据权利要求6所述的显示装置，其中，
所述第二阻隔层覆盖所述第一焊盘层的侧表面的一部分，暴露所述第一焊盘层的所述侧表面的另一部分，并且不覆盖所述第二焊盘层的侧表面，以及
所述至少一个焊盘相对于所述阻隔层突出。
9.根据权利要求8所述的显示装置，其中，所述至少一个焊盘相对于所述阻隔层突出的突出的厚度大于所述第二焊盘层的厚度。
10.根据权利要求9所述的显示装置，其中，
所述突出的所述厚度在至/>的范围内，以及
所述第二焊盘层的所述厚度在至/>的范围内。
11.根据权利要求6所述的显示装置，其中，所述第二阻隔层覆盖所述第一焊盘层的整个侧表面并且暴露所述第二焊盘层的侧表面的至少一部分。
12.根据权利要求6所述的显示装置，其中，所述第二阻隔层暴露所述第二焊盘层的整个侧表面。
13.根据权利要求1所述的显示装置，其中，所述显示装置设置为多个，并且多个所述显示装置设置为拼接显示装置。
14.制造显示装置的方法，所述方法包括：
形成未蚀刻的基础层；
在所述未蚀刻的基础层上设置包括下连接电极的像素电路层；
在所述像素电路层上设置发光元件；以及
去除所述未蚀刻的基础层的至少一部分，其中，
形成所述未蚀刻的基础层包括：
提供下未蚀刻的基础层；
在所述下未蚀刻的基础层上设置至少一个焊盘；
在所述下未蚀刻的基础层上设置阻隔层；以及
在所述阻隔层上图案化上基础层，
设置所述至少一个焊盘包括：
在所述下未蚀刻的基础层上图案化第二焊盘层；以及
在所述第二焊盘层上图案化第一焊盘层，
所述下连接电极电连接到所述至少一个焊盘，
去除所述未蚀刻的基础层的所述至少一部分包括：通过使用三氟化氮气体执行等离子体蚀刻工艺来暴露所述第二焊盘层的至少一部分，以及
所述第二焊盘层包括氧化铟锌。
15.根据权利要求14所述的方法，其中，所述等离子体蚀刻工艺是使用所述三氟化氮气体的干法蚀刻工艺。
16.根据权利要求15所述的方法，其中，在执行所述等离子体蚀刻工艺的情况下，所述第二焊盘层是用于所述第一焊盘层的蚀刻停止层。
17.根据权利要求15所述的方法，其中，去除所述未蚀刻的基础层的所述至少一部分包括：
去除所述阻隔层的至少一部分以暴露所述第一焊盘层的侧表面的至少一部分以及所述第二焊盘层的侧表面和表面。
18.根据权利要求16所述的方法，其中，去除所述未蚀刻的基础层的所述至少一部分包括：
去除所述下未蚀刻的基础层的至少一部分以提供具有开口区域的下基础层，
所述开口区域包括：
主开口区域；以及
子开口区域，以及
所述子开口区域与所述第一焊盘层的侧表面和所述第二焊盘层的侧表面相邻。
19.根据权利要求18所述的方法，还包括：
在所述至少一个焊盘上图案化连接电极；以及
在所述下基础层的后表面上设置电连接到所述连接电极的膜上芯片。
20.根据权利要求14所述的方法，其中，
图案化所述第一焊盘层包括：沉积具有在至/>的范围内的厚度的所述第一焊盘层，以及
图案化所述第二焊盘层包括：沉积具有在至/>的范围内的厚度的所述第二焊盘层。
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