CN117155523A - 基于fpga的多速率数据定帧装置及方法 - Google Patents
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Abstract
本申请公开了基于FPGA的多速率数据定帧装置，包括：输入接口模块将数据流以移位方式输出；帧头匹配模块根据帧头图案，在移位后的数据流中确定有效数据区间，对有效数据区间执行帧头匹配操作，当匹配成功时输出匹配指示位置值；定帧状态检测模块根据匹配指示位置值获取帧头，执行帧同步状态机，当帧同步状态机在帧适配状态时输出帧头和匹配指示位置值；输入接口模块自动截取帧头图案的第一个A2字节作为边界输出的字节，根据匹配指示位置值和帧模式确定输出字节截位，根据输出字节截位在数据流中截取数据帧；输出接口模块输出数据帧和帧头。本申请提供了能够对多种协议和多种速率的数据流实现帧定位的集成设计方案，节省了FPGA设计的时间和资源。
Description
技术领域
本申请涉及通信网络技术领域，尤其涉及一种基于FPGA的多速率数据定帧装置及方法。
背景技术
在SDH（Synchronous Digital Hierarchy，同步数字体系）、SONET（SynchronousOptical Network，同步光纤网）、OTN（Optical Transport Network）、以太网等数字通信网络系统中，通常通过帧头来标记数据流中数据的起始位置，因此都需要进行定帧处理。
SDH通信网络系统中使用STM-N的帧格式进行数据传输，支持STM-1、STM-4 、STM-16和STM-64的速率，需要从不同速率的数据流中提取出STM-N帧。STM-N帧结构中的帧定位字符由3×N个A1字节后紧随3×N个A2字节组成，A1字节值为11110110(F6H)，A2字节值为00101000(28H)。SDH帧头的定帧是指，收端通过A1、A2字节从信息流中定位、分离出STM-N帧。收端检测信号流中的各个字节，当发现连续出现3N个字节的F6H值，又紧跟着出现3N个字节的28H值时(在STM-1帧中A1和A2字节各有3个)，就确定现在开始收到一个STM-N帧，通过定位每个STM-N帧的起点，来区分不同的STM-N帧，以达到分离不同帧的目的。
OTN通信网络系统中使用FAS字节来定帧，即3个OA1字节和3个OA2字节，OA1字节值为11110110(F6H)，OA2字节值为00101000(28H)。OTN帧头的定帧是指，收端通过OA1、OA2字节从信息流中定位、分离出OTN帧。收端检测信号流中的各个字节，当发现连续出现3个字节的F6H值，又紧跟着出现3个字节的28H值时，就确定现在开始收到一个OTN帧，通过定位每个OTN帧的起点，来区分不同的OTN帧，以达到分离不同帧的目的。
以太网通信网络中使用前导码（Preamable）字节和帧起始字节（SFD）字节定帧，Preamble字节为7个连续的10101010（AAH）值，SFD为一个10101011(ABH)值。以太网帧头的定帧是指，收端通过Preamble和SFD字节从信息流中定位、分离出以太网帧。收端检测信号流中的各个字节，当发现连续出现7个字节的AAH值，又紧跟着出现1个字节的ABH值时，就确定现在开始收到一个以太网帧，通过定位每个以太网帧的起点，来区分不同的以太网帧，以达到分离不同帧的目的。
相关FPGA的帧定位的技术方案中，不同协议或者不同速率的数据定帧方案中，按照单独协议或者单独速率下执行数据定帧处理方式，以SDH协议为例，针对STM-1速率的定帧是单独的逻辑接口处理方案，而针对STM-4速率的定帧又是单独的逻辑接口处理方案，因此消耗了FPGA设计的大量系统资源，同时也占用了设计人员的时间，导致产品设计的成本提高。
发明内容
本申请的目的在于一种基于FPGA的多速率数据定帧装置及方法，能够对不同协议和多个不同速率的数据实现帧定位的集成设计方案，节省了FPGA设计时间和系统资源。
基于上述目的，本申请提供一种基于FPGA的多速率数据定帧装置，装置包括输入接口模块、帧头匹配模块、定帧状态检测模块和输出接口模块，其中，
输入接口模块，用于接收数据流，并将数据流以移位方式输出至帧头匹配模块；
帧头匹配模块，用于根据所选择的帧头图案，在移位后的数据流中自动确定用以帧头匹配的有效数据区间，基于帧头图案对有效数据区间执行帧头匹配操作，并当匹配成功时将匹配指示位置值输出至定帧状态检测模块；
定帧状态检测模块，用于根据匹配指示位置值获取帧头并执行帧同步状态机，并当帧同步状态机在帧适配状态时，输出帧头至输出接口模块，以及输出匹配指示位置值至输入接口模块；
输入接口模块，还用于自动截取帧头图案的第一个A2字节作为边界输出的字节，根据匹配指示位置值和数据流的帧模式确定对应的输出字节截位，并根据输出字节截位在数据流中截取对应的数据帧，并将数据帧发送至输出接口模块；
输出接口模块，用于输出数据帧和帧头。
进一步的，输入接口模块包括：
帧模式选择寄存器，用于设置数据流的帧模式以及数据位宽；
第一帧图案选择寄存器，用于设置对数据流执行帧头匹配的帧头图案；
输出移位寄存器，用于在单位时钟周期内将数据流以数据位宽分别输出至帧头匹配模块，其中，输出移位寄存器的长度设置为48+（N-1），且长度为N的整数倍，N为数据位宽。
进一步的，帧头匹配模块包括：
第二帧图案选择寄存器，用于设置对数据流执行帧头匹配的帧头图案；
输入移位寄存器，用于在单位时钟周期内以数据位宽接收数据流，其中，输入移位寄存器的长度设置为48+（N-1），且长度为N的整数倍，N为数据位宽；
匹配单元，用于根据帧头图案，自动分配所对应的输入移位寄存器中的有效数据区间，基于帧头图案对有效数据区间执行帧头匹配操作，并当匹配成功时将匹配指示位置值输出至定帧状态检测模块。
进一步的，帧头图案为以下至少之一：F628、F6F62828、F6F6F6282828、09F60928D728，输入移位寄存器的长度设置为128位，其中，
若帧头图案为F628时，有效数据区间为输入移位寄存器的比特区间[127:48]位；
若帧头图案为F6F62828时，有效数据区间为输入移位寄存器的比特区间[127:32]位；
若帧头图案为F6F6F6282828或09F60928D728时，有效数据区间为输入移位寄存器的比特区间[127:16]位。
进一步的，匹配单元用于将单位时钟周期内输入至输入移位寄存器的数据按照高比特位到低比特位分为M组，每组数据的比特数是L， M组数据在有效数据区间内，对每一组数据同时执行帧头匹配操作，每组数据执行匹配的操作最多L次，帧头匹配操作包括：设置帧头图案的最高比特位从该组数据的最高比特位开始匹配，若帧头图案的最高比特位在该组数据中匹配成功，则输出对应的分组匹配指示和位匹配指示，并根据分组匹配指示和位匹配指示确定帧头图案的最高比特位在输入移位寄存器的比特位置，其中，分组匹配指示用以指示帧头图案的最高比特位在第几组数据中匹配成功，位匹配指示用以指示帧头图案的最高比特位在该组数据中的比特位置。
进一步的，匹配单元还包括匹配取样寄存器，匹配单元以帧头图案的最大比特长度设置匹配取样寄存器的数据位宽，帧头匹配操作还包括：
匹配单元根据帧头图案的最高比特位在输入移位寄存器的比特位置，以该比特位置为起点，在输入移位寄存器截取与匹配取样寄存器的数据位宽相同长度的数据，将截取的数据输入至匹配取样寄存器，在匹配取样寄存器中从最高比特位开始截取与帧头图案的长度一样的数据，将截取数据的各个比特数据与帧头图案的各个比特数据进行一一匹配，并输出分组匹配指示和位匹配指示至定帧状态检测模块。
进一步的，定帧状态检测模块根据分组匹配指示和位匹配指示进行逐帧校验，执行帧同步状态机，并当帧同步状态机在帧适配状态时，输出帧头至输出接口模块，以及输出分组匹配指示和位匹配指示至输入接口模块；
输入接口模块，还用于以截取帧头图案的第一个A2字节在输出移位寄存器所对应的A2字节作为边界输出的字节，根据分组匹配指示、位匹配指示以及帧模式所对应的数据位宽在输出移位寄存器确定对应的输出字节截位，并根据输出字节截位在输出移位寄存器中截取对应的数据帧，并将数据帧发送至输出接口模块。
基于上述目的，本申请提供一种基于FPGA的多速率数据定帧方法，包括：
接收数据流，并将数据流以移位方式输出；
根据所选择的帧头图案，在移位后的数据流中自动确定执行帧头匹配的有效数据区间，基于帧头图案对有效数据区间执行帧头匹配操作，并当匹配成功时获取匹配指示位置值；
根据匹配指示位置值获取帧头并执行帧同步状态机，并当帧同步状态机在帧适配状态时，输出帧头和匹配指示位置值；
自动截取帧头图案的第一个A2字节作为边界输出的字节，根据匹配指示位置值和数据流的帧模式确定对应的输出字节截位，根据输出字节截位在数据流中截取对应的数据帧，并输出数据帧。
基于上述目的，本申请提供一种网络设备，包括如上所述的基于FPGA的多速率数据定帧装置。
基于上述目的，本申请提供一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如上所述方法的步骤。
本申请基于不同协议和者不同速率的数据帧，能够提供统一的数据帧定位处理方案，能够对不同协议或者多个不同速率的数据实现帧定位的集成设计方案，节省了FPGA设计的时间和系统资源，降低了产品成本。
附图说明
图1是根据本申请实施例提供的基于FPGA的多速率数据定帧装置的第一系统框图；
图2是根据本申请实施例提供的基于FPGA的多速率数据定帧装置的第二系统框图；
图3是根据本申请实施例提供的基于FPGA的多速率数据定帧装置的第三系统框图；
图4是根据本申请实施例提供的有效数据区间的末尾有效数据示意图；
图5是根据本申请实施例提供的分组匹配指示和位匹配指示的示意图；
图6是根据本申请实施例提供的帧同步状态机示意图；
图7是根据本申请实施例提供的基于FPGA的多速率数据定帧方法的流程示意图；
图8是根据本申请实施例提供的网络设备的结构示意图。
具体实施方式
以下将结合附图所示的具体实施方式对本申请进行详细描述，但这些实施方式并不限制本申请，本领域的普通技术人员根据这些实施方式所做出的结构、方法、或功能上的变换均包含在本申请的保护范围内。
请参考图1，本申请实施例提供一种基于FPGA的多速率数据定帧装置，该装置包括输入接口模块11、帧头匹配模块12、定帧状态检测模块13和输出接口模块14。输入接口模块11接收数据流，并将数据流以移位方式输出至帧头匹配模块12。帧头匹配模块12根据所选择的帧头图案，在移位后的数据流中自动确定用以帧头匹配的有效数据区间，基于帧头图案对有效数据区间执行帧头匹配操作，并当匹配成功时将匹配指示位置值输出至定帧状态检测模块13。定帧状态检测模块13根据匹配指示位置值获取帧头并执行帧同步状态机，并当帧同步状态机在帧适配状态时，输出帧头至输出接口模块14，以及输出匹配指示位置值至输入接口模块11。输入接口模块11自动截取帧头图案的第一个A2字节作为边界输出的字节，根据匹配指示位置值和数据流的帧模式确定对应的输出字节截位，并根据输出字节截位在数据流中截取对应的数据帧，并将数据帧发送至输出接口模块14。输出接口模块14输出数据帧和帧头。SDH通信网络系统中使用STM-N的帧格式进行数据传输，支持STM-1（速率为155.52Mbps）、STM-4（速率为622.08Mbps） 、STM-16（速率为2.48832Gbps）和STM-64（速率为9.95328Gbps）等帧结构。SONET通信网络系统中使用OC-N的帧格式进行数据传输, 支持OC-3（速率为155.52Mbps）、OC-12（速率为622.08Mbps）、OC-48（速率为2.48832Gbps）和OC-192（速率为9.95328Gbps）等帧结构。OTN通信网络系统中使用OTUn的帧格式进行数据传输,支持OTU1（速率为2.666Gbps）、OTU2（速率为10.709Gbps）、OTU3（速率为43.018Gbps）和OTU4（速率为111.810Gbps）等帧结构。以太网通信网络系统中使用帧间隔+前导码(Preamble)+帧起始字节(SFD)+MAC帧的帧格式进行数据传输, 支持FE（速率为125Mbps）、GE（速率为1.25Gbps）、10GE（速率为10.3125Gbps）和100GE（速率为103.25Gbps）等帧结构。本申请实施例能够对以上SDH/OTN/以太网协议中不同帧模式（速率）的数据帧执行帧头匹配，对接收的数据流，根据数据流的帧模式和所选择用于帧头匹配的帧头图案，自动分配所对应的有效数据区间，根据有效数据区间执行帧头匹配，从而获取帧头图案所匹配的匹配指示位置，以确定数据流中的帧头位置。在帧头位置确定后，根据数据流的不同帧模式从而确定不同的输出字节截位，以使获取最终所需要的数据帧。由此可知，当接收的数据流的帧模式不同时，或者所匹配的帧头图案不同时，所自动分配的有效数据区间不同，所自动选择的输出字节截位不同，从而能够在同一个逻辑电路中实现不同速率的数据流和/或不同帧头图案的定帧方案，能够提供统一的数据帧定位处理方案，不同协议和/或多个不同速率的数据实现帧定位的集成设计方案，节省了FPGA设计的系统资源，降低了产品成本。
以下将以SONET协议为例对本申请进行说明，但不以此为限。
作为一种可选的实现方式，如图2所示，输入接口模块11包括帧模式选择寄存器111、第一帧图案选择寄存器112和输出移位寄存器113。帧模式选择寄存器111设置数据流的帧模式以及数据位宽，根据所设置的帧模式，确定帧模式所对应的输入接口的数据位宽。第一帧图案选择寄存器112设置对数据流执行帧头匹配的帧头图案。输出移位寄存器113在单位时钟周期内将数据流以数据位宽输出至帧头匹配模块12，其中，输出移位寄存器113的长度设置为48+（N-1），且长度为N的整数倍，N为数据位宽，在本例中输出移位寄存器113的最小长度设置为128位。根据所接收的数据流，确定该数据流的帧模式，在帧模式选择寄存器111中写入对应的帧模式控制指令。根据帧模式选择寄存器111中的帧模式值，输入接口选择对应的数据位宽，不同的帧模式所需要的数据位宽不同。输出移位寄存器113在单位时钟周期内将数据流以数据位宽输出至帧头匹配模块12，以此完成将所接收的数据流输入至帧头匹配模块12。
以SONET协议为例进行具体说明。SONET协议中通用的帧结构包括OC-3、OC-12、OC-48和OC-192。本实施例中的帧模式是指帧结构的模式，即指OC-3、OC-12、OC-48和OC-192等帧结构。下表对帧模式选择寄存器111（表中为mode[1:0]）、输入数据（表中为din[63:0]）、输出移位寄存器113（表中为dout_shift [127:0]）、第一帧图案选择寄存器112（表中为pt_sel1[1:0]）以及输出数据（表中为dout [63:0]）进行了说明。
由上表可知，数据流的帧模式不同，输入接口的位宽和输出接口的位宽不同。对输出移位寄存器113来说，数据流的帧模式不同，单位时钟周期内输出的数据流的比特数也不同，比如，当帧模式为OC-3时，单位时钟周期内移出1个bit数据，当帧模式为OC-12时，单位时钟周期内移出4个bit数据，当帧模式为OC-48时，单位时钟周期内移出16个bit数据，当帧模式为OC-192时，单位时钟周期内移出64个bit数据。
作为一种可选的实现方式，如图3所示，帧头匹配模块12包括第二帧图案选择寄存器121、输入移位寄存器122和匹配单元123。第二帧图案选择寄存器121用于设置对数据流执行帧头匹配的帧头图案。输入移位寄存器122用于在单位时钟周期内以数据位宽接收数据流，其中，输入移位寄存器122的长度设置为48+（N-1），且长度为N的整数倍，N为数据位宽。匹配单元123根据帧头图案，自动分配所对应的输入移位寄存器122中的有效数据区间，基于帧头图案对有效数据区间执行帧头匹配操作，并当匹配成功时将匹配指示位置值输出至定帧状态检测模块13。本实施中对应于不同的帧模式和所选择的不同的帧头图案，自动分配不同有效数据区间，从而能够实现基于不同速率的数据流，实现帧头匹配操作，解决了现有技术中的单个速率单个帧头匹配逻辑电路的技术问题，节省了FPGA设计的系统资源。
示例性地，第二帧图案选择寄存器121（寄存器名称为pt_sel2[1:0]）定义如下：
对输出移位寄存器113和输入移位寄存器122的长度来举例说明一下，下面以移位寄存器来代替说明。由于本申请的设计中，帧头图案的长度可配置，为了兼容各种图案，移位寄存器的长度必须满足以下两个条件：长度大于等于48＋（N－1）；长度必须N的整数倍。48是指最长帧头图案的比特长度，N为数据流位宽。由此可知，基于上述所罗列的帧头图案，通过下表说明不同帧模式所需要的移位寄存器的长度：
因为要全部兼容所有的接口速率模式，移位寄存器的长度最小值为128位。输入移位寄存器122中的数据流从低比特往高比特锁存，不同速率的接口在进行移位时所需要的时钟周期也是不同的，比如OC-192模式下需要用2个155M时钟完成数据移位，OC-48模式下需要用8个155M时钟完成数据移位，OC-12模式下需要用32个155M时钟完成数据移位，OC-3模式下需要用128个155M时钟完成数据移位。
作为一种可选的实现方式，帧头图案为以下至少之一：F628、F6F62828、F6F6F6282828、09F60928D728，帧模式为以下至少之一：OC-3、OC-12、OC-48、OC-192，输入移位寄存器122的长度设置为128位。不管需要多少个时钟周期来完成一个完整的移位锁存，帧头图案的最高比特位从输入移位寄存器122的最高比特位开始匹配，由此可知，帧头图案的最高比特位（即起点比特位位置）始终只会出现在输入移位寄存器122的 [127:64]比特位中的任意一个位置，结合每一种帧头图案的长度，输入移位寄存器122中用来帧头匹配的有效数区间如下所示：若帧头图案为F628时，有效数据区间为输入移位寄存器122的比特区间[127:48]位；若帧头图案为F6F62828时，有效数据区间为输入移位寄存器122的比特区间[127:32]位；若帧头图案为F6F6F6282828或09F60928D728时，有效数据区间为输入移位寄存器122的比特区间[127:16]位。上述的每一个有效数据区间多取了最低一位，这是为了设计方便考虑的。实际的末尾有效数据如图4所示。
作为一种可选的实现方式，匹配单元123将单位时钟周期内输入至输入移位寄存器122的数据按照高比特位到低比特位分为M组，每组数据的比特数是L ，M组数据在有效数据区间内，对每一组数据同时执行帧头匹配操作，每组数据执行匹配的操作最多L次，帧头匹配操作包括：设置帧头图案的最高比特位从该组数据的最高比特位开始匹配，若帧头图案的最高比特位在该组数据中匹配成功，分别输出分组匹配指示和位匹配指示，并根据分组匹配指示和位匹配指示确定帧头图案的最高比特位在输入移位寄存器122的比特位置，其中，分组匹配指示用以指示帧头图案的最高比特位在第几组数据中匹配成功，位匹配指示用以指示帧头图案的最高比特位在该组数据中的比特位置。以输入数据流的帧模式为OC-192为例进行说明，将单个时钟周期内输入移位寄存器122的数据分为4组，对OC-192来说，单个时钟周期输入的数据是64bit数据，因此将64bit数据分为4组，每组16bit数据，帧头图案的最高比特位可能出现在这64比特数据的任意一个位置，每组数据有16种的匹配可能，因此总共匹配的可能有64种。分组匹配指示可以理解为帧头图案的最高比特位在第1-4组数据中哪组数据匹配成功，位匹配指示用以指示帧头图案的最高比特位在该组数据中这16个bit位置的哪个位置匹配上，分组匹配指示用于区分大组，位匹配指示用来精确定位。对于OC-48/OC-12/OC-3模式而言，其匹配可能不会超过16种，那么分组匹配指示只有一种可能，就是0，只需要根据位匹配指示来确定即可。
如图5所示的分组匹配指示和位匹配指示的示意图。以输入数据流的帧模式为OC-192为例进行说明，将单个时钟周期内输入移位寄存器122的数据分为4组，假设匹配的帧头图案为F628，输入移位寄存器122中[127:64]这64比特数据分成4组数据即[127:112]、[111:96]、[95:80]、[79:64]，每组数据16bit，以第一组数据[127:112]为例，帧头图案的最高比特位可能出现[127:112]中的任一位置，那么就会有16种可能的匹配方式，分别将[127:112]、[126:111]、[125:110]、…、[112:97]这16组数据分别与F628进行匹配，即有16种可能匹配的方式。假设匹配输出结果为分组匹配指示match_wrd为1，位匹配指示match_bit为1，则表示帧头图案的最高比特位在第二组数据即[111:96]这组数据中匹配成功，并根据位匹配指示可知是这组数据的比特1这个位置匹配上，对应输入移位寄存器122的位置是比特110这个位置。
作为一种可选的实现方式，如图3所示，匹配单元123还包括匹配取样寄存器1231，匹配单元123以帧头图案的最大比特长度设置匹配取样寄存器1231的数据位宽，帧头匹配操作还包括：匹配单元123根据帧头图案的最高比特位在输入移位寄存器122的比特位置，以该比特位置为起点，在输入移位寄存器122截取与匹配取样寄存器1231的数据位宽相同长度的数据，将截取的数据输入至匹配取样寄存器1231，在匹配取样寄存器1231中从最高比特位开始截取与帧头图案的长度一样的数据，将截取数据的各个比特数据与帧头图案的各个比特数据进行一一匹配，输出分组匹配指示和位匹配指示至定帧状态检测模块13。按照上述输入移位寄存器122中最大有效数据区间取[127：16]来设计，搜帧匹配存在最多64种可能（帧头图案的起点比特在127~64之间），因此在一个时钟周期内最多需要同时进行64种匹配。最长帧头图案的长度为48位，因此匹配取样寄存器1231（定义为pti[47:0]）的数据位宽是48位，每种匹配取样的数据位宽都是48位，每种匹配只能进行一次，不能再次移位，否则就会与其他匹配重复。比如匹配帧头图案为F628时，只能把pti[47:32]与16’hF628 进行比较，而不能在pti[47:0]中再任意截取16位数据来与F628进行比较。另外需要注意的是在OC-48或者以下的模式时候，实际匹配的种类会大大减少，比如OC-3就只需要匹配一种情况，OC-12只需要匹配4种情况，而OC-48匹配16种情况即可。
作为一种可选的实现方式，定帧状态检测模块13根据匹配单元123输出的分组匹配指示和位匹配指示进行逐帧校验，执行帧同步状态机，并当帧同步状态机在帧适配状态时，输出帧头至输出接口模块14，以及输出分组匹配指示和位匹配指示至输入接口模块11。
作为一种可选的实现方式，如图6所示的帧同步状态机示意图，其中LOF（Los OfFrame）表示帧丢失，FSYNC（Frame sync）表示帧同步， INF（In Frame）表示帧适配，OOF（OutOf Frame）表示帧失步。图中状态迁移条件说明如下：条件1表示第一次搜到帧头图案，进入FSYNC状态；条件2表示一帧图案不匹配，进入LOF状态；条件3表示连续N帧图案匹配，进入INF状态，N可设置；条件4表示连续N帧图案不匹配，进入OOF状态，N可设置；条件5表示连续N帧图案匹配，进入IF状态，N可设置；条件6表示在OOF状态下持续N帧，进入LOF状态，N可设置。定帧状态检测模块13执行帧告警处理，用来输出LOF告警和OOF告警。
作为一种可选的实现方式，输入接口模块11以截取帧头图案的第一个A2字节在输出移位寄存器113所对应的A2字节作为边界输出的字节，根据分组匹配指示、位匹配指示以及帧模式所对应的数据位宽，在输出移位寄存器113确定对应的输出字节截位，并根据输出字节截位在输出移位寄存器113中截取对应的数据帧，并将数据帧发送至输出接口模块14。输出接口模块14输出帧头和数据帧。以截取帧头图案的第一个A2字节作为边界输出的字节，因此所选择帧头图案的不同，输出数据的字节边界也会不同。以如图5所示为例进行说明，假设匹配输出结果为分组匹配指示match_wrd为1，位匹配指示match_bit为1，则表示帧头图案的最高比特位在第二组数据即[111:96]这组数据中匹配成功，具体的位置这组数据的比特1这个位置匹配上，对应输入移位寄存器122的位置是110这个比特位置，对应输出移位寄存器113的位置是110这个比特位置。以截取第一个A2字节作为边界输出的字节，那么输出的数据截位就是输出移位寄存器113的[102:39]这个区间，输出的数据正就这个区间的数据，从而获取正确的数据帧。
如图7所示，作为一种可选的实现方式，本申请实施例提供的基于FPGA的多速率数据定帧方法包括：
S701、接收数据流，并将数据流以移位方式输出；
S702、根据所选择的帧头图案，在移位后的数据流中自动确定执行帧头匹配的有效数据区间，基于帧头匹配图案对有效数据区间执行帧头匹配操作，并当匹配成功时获取匹配指示位置值；
S703、根据匹配指示位置值获取帧头并执行帧同步状态机，并当帧同步状态机在帧适配状态时，输出帧头和匹配指示位置值；
S704、自动截取帧头图案的第一个A2字节作为边界输出的字节，根据匹配指示位置值和数据流的帧模式确定对应的输出字节截位，根据输出字节截位在数据流中截取对应的数据帧，并输出数据帧。
本申请实施例还提供了一种网络设备，该网络设备包括上述多速率数据定帧装置，例如该网络设备包括如图1所示的多速率数据定帧装置。该网络设备可以是通信网络中用于业务转发的任意网络设备。比如，按照设备类型来分，该网络设备可以是交换机、路由器等。按照设备部署位置来分，该网络设可以是边缘网络设备、核心网络设备或者数据中心中的网络设备。
作为一个示例，请参考图8，其示出了本申请实施例提供一种网络设备的结构示意图。网络设备包括多速率数据定帧装置801、通信接口802、处理器803、存储器804和总线805。处理器803、存储器804、通信接口802和多速率数据定帧装置801通过总线805彼此通信连接。其中，图8所示的处理器803、存储器804、通信接口802和多速率数据定帧装置801之间的连接方式仅仅是示例性的，在实现过程中，处理器803、存储器804、通信接口802和多速率数据定帧装置801也可以采用除了总805之外的其他连接方式彼此通信连接。
存储器804可以用于存储计算机程序8041，计算机程序8041可以包括指令和数据。在本申请实施例中，存储器804可以是各种类型的存储介质，例如随机存取存储器(randomaccess memory，RAM)、只读存储器(read only memory，ROM)、非易失性RAM（non- volatileRAM，NVRAM）、可编程ROM(programmable ROM，PROM)、可擦除PROM（erasable PROM，EPROM)、电可擦除PROM(electrically erasablePROM，EEPROM)、闪存、光存储器和寄存器等。存储器804可以包括硬盘和/或内存。
处理器803可以是通用处理器，通用处理器可以是通过读取并执行存储器(例如存储器804)中存储的计算机程序(例如计算机程序8041)来执行特定步骤和/或操作的处理器，通用处理器在执行所述步骤和/或操作的过程中可能用到存储在存储器(例如存储器804)中的数据。通用处理器可以是，例如但不限于中央处理器（centralprocessing unit，CPU）。此外，处理器803也可以是专用处理器，专用处理器可以是专门设计的用于执行特定步骤和/或操作的处理器，专用处理器可以是，例如但不限于，ASIC和FPGA等。此外，处理器803还可以是多个处理器的组合，例如多核处理器。
通信接口802可以包括输入/输出(Input/Output，I/O)接口、物理接口和逻辑接口等用于实现网络设备内部的器件互连的接口，以及用于实现网络设备与其他设备(例如网络设备)互连的接口。物理接口可以是千兆的以太接口(Gigabit Ethernet，GE)，其可以用于实现网络设备与其他设备互连，逻辑接口是网络设备内部的接口，其可以用于实现网络设备内部的器件互连。容易理解，通信接口802可以用于网络设备与其他设备通信，例如通信接口802用于网络设备与其他设备之间报文的发送和接收。
总线805可以是任何类型的，用于实现处理器803、存储器804、通信接口802和多速率数据定帧装置801互连的通信总线，例如系统总线。
多速率数据定帧装置801可以是ASIC芯片、FPGA芯片等各种可能的芯片，多速率数据定帧装置801的结构可以参考图1的所示实施例，这里不做赘述。处理器803、存储器804和通信接口802中的任一器件和多速率数据定帧装置801互连具体可以是指该任一器件与多速率数据定帧装置801中的器件互连。在一些实施例中，上述处理器803、存储器804和通信接口802均可以集成在多速率数据定帧装置801上，或者，上述处理器803、存储器804和通信接口802可以分别设置在彼此独立的芯片上，也可以至少部分的或者全部的设置在同一块芯片上。将各个器件独立设置在不同的芯片上，还是整合设置在一个或者多个芯片上，往往取决于产品设计的需要。本申请对上述器件的具体实现形式不做限定。
图8所示的网络设备仅仅是示例性的，在实现过程中，网络设备还可以包括其他组件，本文不再一一列举。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现，计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。计算机可以是通用计算机、计算机 网络、或者其他可编程装置。计算机指令可以存储在计算机的可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线) 或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心传输。计算机可读存储介质可以是计算机能够存取的任何可用介质或者包含一个或多个可用介质集成的服务器、数据中心等数据存储装置。可用介质可以是磁性介质(例如，软盘、硬盘、磁带)、光介质，或者半导体介质(例如固态硬盘)等。
本申请公开的实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有指令，当其在计算机上运行时，使得计算机执行上述实施例中任一所述的多速率数据定帧方法。
尽管为示例目的，已经公开了本申请的优选实施方式，但是本领域的普通技术人员将意识到，在不脱离由所附的权利要求书公开的本申请的范围和精神的情况下，各种改进、增加以及取代是可能的。
Claims (10)
1.一种基于FPGA的多速率数据定帧装置，其特征在于，所述装置包括输入接口模块、帧头匹配模块、定帧状态检测模块和输出接口模块，其中，
所述输入接口模块，用于接收数据流，并将所述数据流以移位方式输出至所述帧头匹配模块；
所述帧头匹配模块，用于根据所选择的帧头图案，在移位后的数据流中自动确定用以帧头匹配的有效数据区间，基于所述帧头图案对所述有效数据区间执行帧头匹配操作，并当匹配成功时将匹配指示位置值输出至所述定帧状态检测模块；
所述定帧状态检测模块，用于根据所述匹配指示位置值获取帧头并执行帧同步状态机，并当所述帧同步状态机在帧适配状态时，输出帧头至所述输出接口模块，以及输出所述匹配指示位置值至所述输入接口模块；
所述输入接口模块，还用于自动截取所述帧头图案的第一个A2字节作为边界输出的字节，根据所述匹配指示位置值和数据流的帧模式确定对应的输出字节截位，并根据所述输出字节截位在所述数据流中截取对应的数据帧，将所述数据帧发送至所述输出接口模块；
所述输出接口模块，用于输出所述数据帧和所述帧头。
2.如权利要求1所述的基于FPGA的多速率数据定帧装置，其特征在于，所述输入接口模块包括：
帧模式选择寄存器，用于设置所述数据流的帧模式以及数据位宽；
第一帧图案选择寄存器，用于设置对所述数据流执行帧头匹配的帧头图案；
输出移位寄存器，用于在单位时钟周期内将所述数据流以所述数据位宽输出至所述帧头匹配模块，其中，所述输出移位寄存器的长度设置为48+（N-1），且所述长度为N的整数倍，N为数据位宽。
3.如权利要求2所述的基于FPGA的多速率数据定帧装置，其特征在于，所述帧头匹配模块包括：
第二帧图案选择寄存器，用于设置对所述数据流执行帧头匹配的帧头图案；
输入移位寄存器，用于在单位时钟周期内以所述数据位宽接收所述数据流，其中，所述输入移位寄存器的长度设置为48+（N-1），且所述长度为N的整数倍，N为数据位宽；
匹配单元，用于根据所述帧头图案，自动分配所对应的所述输入移位寄存器中的有效数据区间，基于所述帧头图案对所述有效数据区间执行帧头匹配操作，并当匹配成功时将匹配指示位置值输出至所述定帧状态检测模块。
4.如权利要求3所述的基于FPGA的多速率数据定帧装置，其特征在于，所述帧头图案为以下至少之一：F628、F6F62828、F6F6F6282828、09F60928D728，所述输入移位寄存器的长度设置为128位，其中，
若所述帧头图案为F628时，所述有效数据区间为所述输入移位寄存器的比特区间[127:48]位；
若所述帧头图案为F6F62828时，所述有效数据区间为所述输入移位寄存器的比特区间[127:32]位；
若所述帧头图案为F6F6F6282828或09F60928D728时，所述有效数据区间为所述输入移位寄存器的比特区间[127:16]位。
5.如权利要求3所述的基于FPGA的多速率数据定帧装置，其特征在于，所述匹配单元用于将单位时钟周期内输入至所述输入移位寄存器的数据按照高比特位到低比特位分为M组，每组数据的比特数是L，所述M组数据在所述有效数据区间内，对每一组数据同时执行帧头匹配操作，每组数据执行匹配的操作最多L次，所述帧头匹配操作包括：设置所述帧头图案的最高比特位从该组数据的最高比特位开始匹配，若所述帧头图案的最高比特位在该组数据中匹配成功，则输出对应的分组匹配指示和位匹配指示，并根据所述分组匹配指示和所述位匹配指示确定所述帧头图案的最高比特位在所述输入移位寄存器的比特位置，其中，所述分组匹配指示用以指示所述帧头图案的最高比特位在第几组数据中匹配成功，所述位匹配指示用以指示所述帧头图案的最高比特位在该组数据中的比特位置。
6.如权利要求5所述的基于FPGA的多速率数据定帧装置，其特征在于，所述匹配单元还包括匹配取样寄存器，所述匹配单元以所述帧头图案的最大比特长度设置所述匹配取样寄存器的数据位宽，所述帧头匹配操作还包括：
所述匹配单元根据所述帧头图案的最高比特位在所述输入移位寄存器的比特位置，以该比特位置为起点，在所述输入移位寄存器截取与所述匹配取样寄存器的数据位宽相同长度的数据，将截取的数据输入至所述匹配取样寄存器，在所述匹配取样寄存器中从最高比特位开始截取与所述帧头图案的长度一样的数据，将截取数据的各个比特数据与所述帧头图案的各个比特数据进行一一匹配，并输出所述分组匹配指示和所述位匹配指示至所述定帧状态检测模块。
7.如权利要求6所述的基于FPGA的多速率数据定帧装置，其特征在于， 所述定帧状态检测模块根据所述分组匹配指示和位匹配指示进行逐帧校验，执行帧同步状态机，并当所述帧同步状态机在帧适配状态时，输出帧头至所述输出接口模块，以及输出所述分组匹配指示和位匹配指示至所述输入接口模块：
所述输入接口模块，还用于以截取所述帧头图案的第一个A2字节在所述输出移位寄存器所对应的A2字节作为边界输出的字节，根据所述分组匹配指示、所述位匹配指示以及所述帧模式所对应的数据位宽在所述输出移位寄存器确定对应的输出字节截位，并根据所述输出字节截位在所述输出移位寄存器中截取对应的数据帧，并将所述数据帧发送至所述输出接口模块。
8.一种基于FPGA的多速率数据定帧方法，其特征在于，所述方法包括：
接收数据流，并将所述数据流以移位方式输出；
根据所选择的帧头图案，在移位后的数据流中自动确定执行帧头匹配的有效数据区间，基于所述帧头图案对所述有效数据区间执行帧头匹配操作，并当匹配成功时获取匹配指示位置值；
根据所述匹配指示位置值获取帧头并执行帧同步状态机，并当所述帧同步状态机在帧适配状态时，输出帧头和所述匹配指示位置值；
自动截取所述帧头图案的第一个A2字节作为边界输出的字节，根据所述匹配指示位置值和数据流的帧模式确定对应的输出字节截位，根据所述输出字节截位在所述数据流中截取对应的数据帧，并输出所述数据帧。
9.一种网络设备，其特征在于，包括如权利要求1-7任一所述的基于FPGA的多速率数据定帧装置。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求8所述方法的步骤。
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