CN117155353A - 基于双栅薄膜晶体管的脉冲频率编码电路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 24
- 238000003860 storage Methods 0.000 claims abstract description 23
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 claims description 12
- 238000010304 firing Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 23
- 230000008569 process Effects 0.000 abstract description 19
- 238000013528 artificial neural network Methods 0.000 abstract description 12
- 230000003321 amplification Effects 0.000 abstract description 9
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 9
- 238000004364 calculation method Methods 0.000 abstract description 8
- 230000033228 biological regulation Effects 0.000 abstract description 3
- 238000005516 engineering process Methods 0.000 abstract description 3
- 230000009471 action Effects 0.000 abstract description 2
- 210000002569 neuron Anatomy 0.000 description 28
- 238000004088 simulation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000758 substrate Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 239000012528 membrane Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- -1 CMOS) processes Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 210000001525 retina Anatomy 0.000 description 1
- 239000011540 sensing material Substances 0.000 description 1
- 238000012706 support-vector machine Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Health & Medical Sciences (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Biophysics (AREA)
- Data Mining & Analysis (AREA)
- Computing Systems (AREA)
- Computational Linguistics (AREA)
- Neurology (AREA)
- Evolutionary Computation (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Artificial Intelligence (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
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Abstract
本发明公开了基于双栅薄膜晶体管的脉冲频率编码电路，涉及电子技术。该脉冲频率编码电路由两级的共源放大级、一个共漏输入级、一个反馈级和一个存储电容组成，这些单元均由薄膜晶体管工艺制作而成。其中，存储电容作为存储电荷的单元，共源放大级实现信号的同向放大，共漏输入级将电压信号转换为电流信号对电容进行充电，反馈级在发放脉冲后使得存储电容电位复位。本发明的脉冲频率编码电路可以将模拟的电压信号转换为相应频率的电压脉冲，并且可以通过双栅薄膜晶体管顶栅对阈值电压的调控作用调节发放脉冲的阈值电位，还可以通过顶栅调节发放脉冲的频率，使其具备调节权重进行脉冲神经网络计算的潜力，实现精简电路结构并节省电路开销。
Description
技术领域
本发明涉及电子电路技术，更具体地说，它涉及基于双栅薄膜晶体管的脉冲频率编码电路。
背景技术
随着摩尔定律的终结，基于冯诺依曼架构的传统计算方法受限于空间上分开处理单元与存储单元频繁的数据交换所需要的能耗，这促使人们研究类人脑结构的脉冲神经网络(Spike Neural Network，SNN)以提高计算的能源效率，而将模拟信号转换为相应频率脉冲的硬件电路对于SNN的硬件实现至关重要。
现有的将模拟信号转换为脉冲信号输出的硬件设备主要包括基于CMOS工艺的电路级人工神经元和单晶体管神经元、忆阻神经元、相变神经元、磁神经元以及铁电神经元等器件级人工神经元。其中，使用比较器和复位电路的CMOS电路级人工神经元通常需要相当大的硬件面积，而CMOS工艺也不利于与CMOS工艺兼容性差的传感器直接集成，难以实现除了光传感之外的感知与计算的一体化，对于光传感而言也无法做到电路系统的透明化，限制了其在智能屏幕方面的应用；而器件级人工神经元通常本征噪声高，从而限制其应用，并且大多数器件采用非CMOS工艺制造，使得其在器件与器件间、批次与批次间的稳定性较差，不利于集成与量产。为了解决上述问题，考虑使用基于薄膜晶体管的电路实现将模拟信号转换为相应频率的脉冲信号。薄膜晶体管电路采用玻璃基底或柔性基底，其透光性良好，并且支持与光敏、力敏等材料的结合，利于多种传感量的感知存储计算一体化的实现；此外薄膜晶体管电路可以依托于低成本、成熟的显示面板工艺制作，其工艺相对新型器件更加稳定，利于大规模集成化量产。
如图1所示，Paul A.Merolla等人[1]提出了具有百万个数字神经元的集成电路TrueNorth，每个神经元模型使用了千余个门电路实现，基于三星28nm工艺使用了54亿个晶体管，功率密度相较于典型的CPU每平方厘米50至100瓦降低至每平方厘米20毫瓦。通过离线学习的方式可以将卷积网络、支持向量机和受限玻尔兹曼机等著名的算法映射到架构中，并且能够完成物体识别等任务。但是TrueNorth需要将标准摄像机预先录制好的视频先转换为脉冲信号后才能进行处理，或者需要结合基于脉冲的视网膜相机使用，与本发明将模拟信号转换为脉冲信号的功能也十分契合。
如图2所示，目前提出的基于硅基的模拟神经元电路有多种设计思路，其中Axon-Hillock电路是其中较具代表性的方案。输入电流对膜电容Cmem充电使其电压线性增大直到达到放大器的开关阈值，同向放大器电位迅速升高使得反馈电容Cfb与膜电容Cmem通过电容分压的形式激活正反馈，如果Vpw设置的复位电流大于输入电流则会使膜电容放电直到再次达到放大器的开关阈值，此后Vout降低至0并重复循环。尖峰的时间间隔与输入电流成反比，发放脉冲的时间取决于输入电流与复位电流。这种设计结构的匹配特性取决于电容器的匹配，而对晶体管失配不敏感，这种低失配特性使其已经应用于基于事件的视觉传感器的设计当中[2]。由于CMOS工艺当中的晶体管只有一个栅极，因此发放脉冲的膜电位Vmem完全由放大器的开关阈值所决定，无法做到发放阈值可调。此外该电路发放脉冲的时间间隔完全由输入电流对膜电压充电所决定，没有额外的方法调节发放脉冲的基本的频率。
一些更接近生物神经元的模拟神经元电路往往需要更复杂的电路结构，从而需要更多的电路面积和功耗。如基于忆阻器等器件的人工神经元最大的优点是可以进行存内计算，但其无法消除的本征噪声和热稳定性问题限制了其对于大规模阵列化的应用，而制成的忆阻器阵列往往也需要使用CMOS神经元产生脉冲信号进行计算[3]。
总的来说，上述技术中存在的问题主要有：
第一、忆阻器的阻变机理使其具备不可消除的噪声和扰动问题，在实际应用中，过高的电导随机性仍是难以承受的，这种本征的固有缺陷会影响一些基于忆阻器的神经网络计算的准确性和稳定性。
第二、硅基的神经元电路与其他在玻璃基底和柔性基底上的传感探测敏感元件等结合的方式较差，难以做到硬件的透明化，并且成本更高。
第三、基于硅基的脉冲神经元电路在流片后难以通过额外的方法调整晶体管的阈值电压，因此需要额外的晶体管来调整发放脉冲的阈值电位。
[1]Paul A.Merolla et al.,A million spiking-neuron integrated circuitwith a scalable communication network and interface.Science345,668-673(2014).DOI:10.1126/science.1254642.
[2]Azadmehr,M.,Abrahamsen,J.P.,and Hafliger,P.(2005).“Afoveated AERimager chip,”in International Symposium on Circuits and Systems,ISCAS2005,Vol.3(Kobe:IEEE),2751–2754.；Olsson,J.A.,andP.(2008).“Mismatchreduction with relative reset in integrate-and-fire photo-pixel array,”inBiomedical Circuits and Systems Conference,BIOCAS2008,(Baltimore,MD:IEEE),277–280.
[3]M.Chu et al.,"Neuromorphic Hardware System for Visual PatternRecognition With Memristor Array and CMOS Neuron,"in IEEE Transactions onIndustrial Electronics,vol.62,no.4,pp.2410-2419,April 2015,doi:10.1109/TIE.2014.2356439.
发明内容
本发明要解决的技术问题是针对现有技术的不足，提出了一种可大面积制备、工艺简单的基于双栅薄膜晶体管的脉冲频率编码电路。该脉冲频率编码电路由两级的共源放大级、一个共漏输入级、一个反馈级和一个存储电容组成，这些单元都是由薄膜晶体管工艺制作而成。其中，存储电容作为存储电荷的单元，共源放大级实现信号的同向放大，共漏输入级将电压信号转换为电流信号对电容进行充电，反馈级在发放脉冲后使得存储电容电位复位。该脉冲频率编码电路可以将模拟的电压信号转换为相应频率的电压脉冲，并且可以通过顶栅的阈值电压调控作用调节发放脉冲的阈值电位，还通过顶栅调节发放脉冲的基本频率，使得其具备调节权重进行脉冲神经网络计算的潜力。
本发明所述的基于双栅薄膜晶体管的脉冲频率编码电路，包括共漏输入级、反馈级、存储电容Cmem和共源放大级；所述共源放大级包括第三双栅薄膜晶体管T3和第五双栅薄膜晶体管T5；所述共漏输入级的输出端同时与反馈级的输入端、存储电容Cmem的一端和第三双栅薄膜晶体管T3的第一栅极连接，所述第三双栅薄膜晶体管T3的漏极与第五双栅薄膜晶体管T5的第一栅极连接构成两级放大结构，所述第三双栅薄膜晶体管T3的第二栅极与第五双栅薄膜晶体管T5的第二栅极连接作为发放阈值调节端，所述第五双栅薄膜晶体管的漏极作为电路输出端Vout，同时与存储电容Cmem的另一端、反馈级的控制端连接。
进一步地，所述第三双栅薄膜晶体管T3的漏极连接有第一负载管。
进一步地，所述第一负载管由栅极和漏极均连接至供电端VDD的第四晶体管T4构成，所述第四晶体管T4的源极与第三双栅薄膜晶体管T3的漏极连接。
进一步地，所述第五双栅薄膜晶体管T5的漏极连接有第二负载管。
进一步地，所述第二负载管由栅极和漏极均连接至供电端VDD的第六晶体管T6构成，所述第六晶体管T6的源极与第五双栅薄膜晶体管T5的漏极连接。
进一步地，所述共漏输入级包括第一双栅薄膜晶体管T1；所述第一双栅薄膜晶体管T1的漏极与供电端VDD连接，所述第一双栅薄膜晶体管T1的源极作为共漏输入级的输出端，所述第一双栅薄膜晶体管T1的第一栅极输入电压信号Vin；所述第一双栅薄膜晶体管T1的第二栅极作为发放脉冲频率调节端。
进一步地，所述反馈级包括第二双栅薄膜晶体管T2；所述第二双栅薄膜晶体管T2的漏极与共漏输入级的输出端连接，所述第二双栅薄膜晶体管T2的源极接地，所述第二双栅薄膜晶体管T2的第一栅极作为反馈级的控制端，所述第二双栅薄膜晶体管T2的第二栅极作为电路复位端。
进一步地，所述共源放大级连接有缓冲级。
进一步地，所述缓冲级包括第七晶体管T7和第八晶体管T8；所述第八晶体管T8的栅极和漏极共同连接至供电端VDD，所述第八晶体管T8的源极与第七晶体管T7的漏极连接，并连接至电路输出端Vout；所述第七晶体管T7的栅极输入电压信号Vin，所述第七晶体管T7的源极接地。
进一步地，所述缓冲级包括第九晶体管T9和电流源；所述第九晶体管T9的栅极输入电压信号Vin，所述第九晶体管T9的漏极连接至供电端VDD，所述第九晶体管T9的源极同时与电路输出端Vout以及电流源的输入端连接，所述电流源的输出端接地。
有益效果
本发明的优点在于：
1.利用双栅薄膜晶体管组成的脉冲频率编码电路，制备工艺与面板工艺完全兼容，降低了生产成本，提高了集成度，使用柔性基板时对于可穿戴、柔性应用场景具备良好的兼容性。
2.双栅薄膜晶体管的顶栅对其阈值电压具备调控作用，使其对于工艺导致的阈值电压负漂问题具备一定的解决能力。此外，可以通过调节共源放大级的顶栅电压使得脉冲发放阈值电位可调，通过调节输入级的顶栅的栅压使得发放脉冲的基本频率可调，而将基本频率作为一种权重的方式使得本电路具备级联后应用于脉冲神经网络的潜力。
3.通过将传感敏感材料集成到薄膜晶体管电路中可以实现感知计算一体化电路。例如，将压电材料接入本电路的输入端，可以直接将压力信号转换为不同频率的脉冲信号；选用具备光响应有源层材料的TFT可以将光信息转换为不同频率的脉冲信号。
附图说明
图1为数字神经元集成电路TrueNorth的架构示意图；
图2A为Axon-Hillock电路示意图；
图2B为Axon-Hillock电路中膜电位随时间变化曲线；
图3为本发明的脉冲频率编码电路的电路图；
图4为本发明的脉冲频率编码电路的功能模块图；
图5为本发明的共源级作为缓冲级的电路图；
图6为本发明的共漏级作为缓冲级的电路图；
图7为本发明的VDD＝10V时不同Vbias2下两级共源放大级的输出曲线图；
图8为本发明的脉冲频率编码电路的仿真结果图。
具体实施方式
下面结合实施例，对本发明作进一步的描述，但不构成对本发明的任何限制，任何人在本发明权利要求范围所做的有限次的修改，仍在本发明的权利要求范围内。
本发明的基于双栅薄膜晶体管的脉冲频率编码电路，是基于Axon-Hillock电路进行了改进，如图3所示，该电路一共由6个薄膜晶体管(Thin film transistor，TFT)和一个电容组成，分别为第一双栅薄膜晶体管T1、第二双栅薄膜晶体管T2、第三双栅薄膜晶体管T3、第四晶体管T4、第五双栅薄膜晶体管T5、第六晶体管T6和存储电容Cmem。而具体的不同功能模块图在图4中展示，可划分为两级共源放大级、一个共漏输入级、一个负反馈级和一个电容(即存储电容Cmem)。
不同于标准互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)工艺采用的硅衬底，薄膜晶体管工艺可以采用柔性或透明衬底，使得该电路在可穿戴、柔性和透明等应用场景更有优势。此外，相较于只有一个栅极的CMOS器件，双栅薄膜晶体管(Dual-gate Thin-Film Transistor,DGTFT)可以通过额外的顶栅电极调控晶体管的阈值电压，使得在不添加电路结构的前提下实现发放脉冲阈值和基本发放脉冲频率可调，使得本发明的电路一方面可以结合敏感材料作为传感-编码单元为大型的硅基神经元芯片提供合适频率的输入信号，另一方面具备将基本发放脉冲频率作为权重通过级联形成脉冲神经网络的潜力。
本发明的电路在工作时，共漏输入级将电压信号Vin转换为电流对存储电容Cmem进行充电，使其下极板电位逐渐升高。当存储电容Cmem下极板电位达到共源放大级放大的阈值电压后，存储电容Cmem与同向放大的共源放大级形成正反馈，使得其上下极板的电位均迅速升高。当存储电容Cmem上极板的电位上升至超过第二双栅薄膜晶体管T2的阈值电压后，第二双栅薄膜晶体管T2开启并对存储电容Cmem下极板放电。当负反馈过程使得共源放大级脱离饱和重新进入放大区时，共源放大级输出节点的电压将比输入节点更快下降，形成正反馈使得存储电容Cmem上下极板电位迅速降低回静息电位，完成发放脉冲的过程，并进入下一个充电循环。在本发明的电路中，其输入电压信号Vin越大，共漏输入级对电容充电的速度就越快，发放脉冲的频率就会越高，因此完成了模拟电压信号到发放脉冲频率的编码。
本发明的共源放大级包括第三双栅薄膜晶体管T3、第四晶体管T4、第五双栅薄膜晶体管T5、第六晶体管T6。第三双栅薄膜晶体管T3、第四晶体管T4作为第一级放大级，第五双栅薄膜晶体管T5、第六晶体管T6作为第二级放大级。即两级共源放大级分别由一个作为放大管的TFT加上一个作为负载管的三极管连接形式TFT组成。其具体电路结构如下。
第三双栅薄膜晶体管T3的漏极与第五双栅薄膜晶体管T5的第一栅极连接构成两级放大结构，第三双栅薄膜晶体管T3的第二栅极与第五双栅薄膜晶体管T5的第二栅极连接作为发放阈值调节端，输入顶栅电压Vbias2。第五双栅薄膜晶体管的漏极作为电路输出端Vout，同时与存储电容Cmem的另一端、反馈级的控制端连接。第三双栅薄膜晶体管T3的漏极连接有第一负载管，第五双栅薄膜晶体管T5的漏极连接有第二负载管。其中，负载管是由栅极和漏极均连接至供电端VDD的晶体管构成，其源极与双栅薄膜晶体管的漏极连接。
本发明的共源放大级放大特性通过设置放大管与负载管的宽长比比值使其增益远大于1，设置放大级数为两级的目的是使得信号同向放大，完成信号的正反馈过程。对于由于工艺问题导致阈值电压负漂的情况，通过调节双栅薄膜晶体管的顶栅电压Vbias2可以在一定范围内改变共源放大级的开启阈值，使得脉冲编码电路正常工作，并且发放脉冲阈值可调。
共漏输入级包括第一双栅薄膜晶体管T1。第一双栅薄膜晶体管T1的漏极与供电端VDD连接，输入供电电压VDD。第一双栅薄膜晶体管T1的源极作为共漏输入级的输出端，同时与反馈级的输入端、存储电容Cmem的一端和第三双栅薄膜晶体管T3的第一栅极连接。第一双栅薄膜晶体管T1的第一栅极输入电压信号Vin。第一双栅薄膜晶体管T1的第二栅极作为发放脉冲频率调节端，即输入顶栅偏置电压Vbias1。
第一双栅薄膜晶体管T1可以通过调节顶栅偏置电压Vbias1来调节充电电流的直流工作点，从而使得发放脉冲的基本频率改变，对于脉冲神经网络而言可以作为调节权重的方式，使得本电路具备通过阵列化进行脉冲神经网络硬件计算的潜力。
反馈级包括第二双栅薄膜晶体管T2。第二双栅薄膜晶体管T2的漏极与共漏输入级的输出端连接，第二双栅薄膜晶体管T2的源极接地，第二双栅薄膜晶体管T2的第一栅极作为反馈级的控制端，所述第二双栅薄膜晶体管T2的第二栅极作为电路复位端，输入顶栅偏置电压Vpw。
当顶栅偏置电压Vpw为高电平时，会将存储电容Cmem下极板电位强制拉低，使得电路复位，在第二双栅薄膜晶体管T2负栅压低漏电的的情况下也可以通过将顶栅偏置电压Vpw置负压使得负反馈停止从而电路复位。相比于Axon-Hillock电路，本发明的电路节省了一个晶体管。
当电路输出端Vout接入下一级电路的高阻态节点时，例如接到TFT的栅极，电路不需要太强的带负载能力可以直接接入。当接入下一级电路要求一定的带负载能力时，可以通过再接一级共源级或共漏级的缓冲级提高电路的驱动能力。
如图5所示，共源级的缓存级包括第七晶体管T7和第八晶体管T8。第八晶体管T8的栅极和漏极共同连接至供电端VDD，第八晶体管T8的源极与第七晶体管T7的漏极连接，并连接至电路输出端Vout。第七晶体管T7的栅极输入电压信号Vin，第七晶体管T7的源极接地。
如图6所示，共漏级的缓冲级包括第九晶体管T9和电流源。第九晶体管T9的栅极输入电压信号Vin，第九晶体管T9的漏极连接至供电端VDD，第九晶体管T9的源极同时与电路输出端Vout以及电流源的输入端连接，电流源的输出端接地。
以下将对本发明的电路仿真结果进行说明。
采用非晶硅作为有源层的双栅薄膜晶体管对图3所示的电路进行仿真，仿真采用VDD＝10V，Cmem＝1pF，电压信号Vin采用固定的电压输入，仿真结果如图7所示。当改变输入电压时，由于存储电容Cmem充电速度改变，发放脉冲的频率也会相应变化。当调节共漏输入级TFT顶栅偏置电压Vbias1时，会使得发放脉冲的基本频率改变，表现为输入电压-频率曲线的平移。当调节共源放大级的顶栅偏置电压Vbias2时，会使得发放脉冲对应的阈值电位发生改变。
如图8所示，脉冲频率编码电路的仿真结果(a)Vin＝0.5V，Vbias1＝5V，Vbias2＝1V时节点1、2、3电压的时序仿真结果。(b)Vbias1＝5V，Vbias2＝1V时,Vin分别为0.5V、1.5V和2.5V时节点3输出的时序仿真结果。(c)Vbias2＝1V时，不同Vbias1下，发放脉冲频率随Vin变化的仿真结果。(d)Vin＝0.5V，Vbias1＝5V时，改变Vbias2偏置的仿真结果。实线为节点2的电位，虚线为提取的发放脉冲时的节点2的阈值电位。
在硅基人工神经元电路当中，模拟人工神经元相比数字人工神经元结构更加简单，而本发明在模拟人工神经元的结构基础上，通过双栅薄膜晶体管的顶栅调控作用进一步简化了电路结构，从而降低了功耗和面积；通过调节输入级的顶栅可以改变发放脉冲的基本频率，因此具备将顶栅栅压作为权重通过级联的方式构成脉冲神经网络电路的潜力。经过系统级验证的数字人工神经元网络仍需要脉冲信号的输入，本发明可以通过集成传感材料作为数字人工神经元网络的输入来源。
相比于新型材料器件的1T人工神经元，本发明由于可以采用成熟的面板工艺大面积、低成本、高稳定性地制备，使得在阵列和集成方面具备优势。
以上所述的仅是本发明的优选实施方式，应当指出对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些都不会影响本发明实施的效果和专利的实用性。
Claims (10)
1.基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，包括共漏输入级、反馈级、存储电容Cmem和共源放大级；所述共源放大级包括第三双栅薄膜晶体管T3和第五双栅薄膜晶体管T5；所述共漏输入级的输出端同时与反馈级的输入端、存储电容Cmem的一端和第三双栅薄膜晶体管T3的第一栅极连接，所述第三双栅薄膜晶体管T3的漏极与第五双栅薄膜晶体管T5的第一栅极连接构成两级放大结构，所述第三双栅薄膜晶体管T3的第二栅极与第五双栅薄膜晶体管T5的第二栅极连接作为发放阈值调节端，所述第五双栅薄膜晶体管的漏极作为电路输出端Vout，且其同时与存储电容Cmem的另一端、反馈级的控制端连接。
2.根据权利要求1所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述第三双栅薄膜晶体管T3的漏极连接有第一负载管。
3.根据权利要求2所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述第一负载管由栅极和漏极均连接至供电端VDD的第四晶体管T4构成，所述第四晶体管T4的源极与第三双栅薄膜晶体管T3的漏极连接。
4.根据权利要求1所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述第五双栅薄膜晶体管T5的漏极连接有第二负载管。
5.根据权利要求4所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述第二负载管由栅极和漏极均连接至供电端VDD的第六晶体管T6构成，所述第六晶体管T6的源极与第五双栅薄膜晶体管T5的漏极连接。
6.根据权利要求1所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述共漏输入级包括第一双栅薄膜晶体管T1；所述第一双栅薄膜晶体管T1的漏极与供电端VDD连接，所述第一双栅薄膜晶体管T1的源极作为共漏输入级的输出端，所述第一双栅薄膜晶体管T1的第一栅极输入电压信号Vin；所述第一双栅薄膜晶体管T1的第二栅极作为发放脉冲频率调节端。
7.根据权利要求1所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述反馈级包括第二双栅薄膜晶体管T2；所述第二双栅薄膜晶体管T2的漏极与共漏输入级的输出端连接，所述第二双栅薄膜晶体管T2的源极接地，所述第二双栅薄膜晶体管T2的第一栅极作为反馈级的控制端，所述第二双栅薄膜晶体管T2的第二栅极作为电路复位端。
8.根据权利要求1-7任一项所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述共源放大级连接有缓冲级。
9.根据权利要求8所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述缓冲级包括第七晶体管T7和第八晶体管T8；所述第八晶体管T8的栅极和漏极共同连接至供电端VDD，所述第八晶体管T8的源极与第七晶体管T7的漏极连接，并连接至电路输出端Vout；所述第七晶体管T7的栅极输入电压信号Vin，所述第七晶体管T7的源极接地。
10.根据权利要求8所述的基于双栅薄膜晶体管的脉冲频率编码电路，其特征在于，所述缓冲级包括第九晶体管T9和电流源；所述第九晶体管T9的栅极输入电压信号Vin，所述第九晶体管T9的漏极连接至供电端VDD，所述第九晶体管T9的源极同时与电路输出端Vout以及电流源的输入端连接，所述电流源的输出端接地。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202311064810.9A CN117155353A (zh) | 2023-08-22 | 2023-08-22 | 基于双栅薄膜晶体管的脉冲频率编码电路 |
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| Country | Link |
|---|---|
| CN (1) | CN117155353A (zh) |
-
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