CN112819148B - 基于浮栅晶体管的脉冲神经元网络 - Google Patents
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Abstract
本发明提供了一种基于浮栅晶体管的脉冲神经元网络，包括多节点输入单元和脉冲产生单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极接脉冲产生单元的正极；脉冲产生单元包括一Mott忆阻器，Mott忆阻器的负极连接工作电压，正极连接晶体管的漏极，并作为所述脉冲神经元网络的脉冲输出端。本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态脉冲神经网络的应用，实现了模拟信号到脉冲信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于脉冲神经网络。
Description
技术领域
本发明涉及神经元网络领域，尤其涉及一种基于浮栅晶体管的脉冲神经元网络。
背景技术
脉冲神经网络作为下一代神经形态计算技术，是构建高能效存算一体数据处理中心的理想选择。为实现脉冲机制的感存算一体智能处理系统，需要构建高效的感知信息接口(生物学上称为传入神经)来建立脉冲数据处理中心与传感器之间的实时联系。然而现有技术采用CMOS构建的电子传入神经元，存在功耗高、电路结构和工艺复杂等问题，难以适用于新型神经形态脉冲神经网络。
发明内容
本发明所要解决的技术问题是，提供一种基于浮栅晶体管的脉冲神经元网络，解决功耗高、电路结构和工艺复杂等问题，适用于新型神经形态脉冲神经网络。
为了解决上述问题，本发明提供了一种基于浮栅晶体管的脉冲神经元网络，包括多节点输入单元和脉冲产生单元：所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极接脉冲产生单元的正极；脉冲产生单元包括一Mott忆阻器，Mott忆阻器的负极连接工作电压，正极连接晶体管的漏极，并作为所述脉冲神经元网络的脉冲输出端。
本发明给出了一种全新的电子传入神经元实现架构。该架构面向硬件神经形态脉冲神经网络的应用，实现了模拟信号到脉冲信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于脉冲神经网络。
附图说明
附图1所示是本发明一具体实施方式所述的基于浮栅晶体管的脉冲神经元网络的结构示意图。
附图2所示是本发明一具体实施方式所述的电子传入神经元实现架构图。
附图3A和3B所示是本发明一具体实施方式所述的浮栅晶体管的器件结构图。
具体实施方式
下面结合附图对本发明提供的基于浮栅晶体管的脉冲神经元网络的具体实施方式做详细说明。
附图1所示是本发明一具体实施方式所述的基于浮栅晶体管的脉冲神经元网络的结构示意图，包括多节点输入单元和脉冲产生单元：
所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号V01、V02、……V0N，源极接地，漏极接脉冲产生单元的正极。脉冲产生单元包括一Mott忆阻器Rm，Mott忆阻器的负极连接工作电压，正极连接晶体管的漏极，并作为所述脉冲神经元网络的脉冲输出端Ud(t)。
多节点输入单元对外部仿生传感器输入信号V01～V0N进行信息整合，得到多输入端浮栅晶体管的浮栅电压VF，结合附图1所示的结构，该电压由下式联合给出
其中V0至VN是每一列浮栅晶体管的浮栅电压，是每个栅极节点输入电压的加权平均，C01～C0N是第一列浮栅晶体管的浮栅和栅极氧化物之间的寄生电容，对应的CN1～CNN是第N列浮栅晶体管的浮栅和栅极氧化物之间的寄生电容。对其进行加权平均即为多输入端浮栅晶体管的浮栅电压VF，C1～CN是各列浮栅晶体管的栅极氧化物和顶层硅之间的寄生电容。
当多输入端浮栅晶体管的浮栅电压VF小于阈值电压VT时，多输入端浮栅晶体管不导通；当浮栅电压VF达到多输入端浮栅晶体管的阈值电压VT时，多输入端浮栅晶体管开始导通。
多输入端浮栅晶体管导通后，晶体管在线性区间工作，与Mott忆阻器Rm形成电学串联。由电流流过的Mott忆阻器，其阻值会在高低阻态之间翻转，且翻转的频率与流过的电流成正比。因此脉冲神经元网络的脉冲输出端Ud(t)处的电平即随之上下波动，波动的频率与MIFG的翻转速率一致，形成振荡脉冲信号。
基于上述原理，本具体实施方式给出了一种全新的电子传入神经元实现架构，其架构图见附图2。该架构面向硬件神经形态脉冲神经网络的应用，实现了模拟信号到脉冲信号的转换，具有结构简单、功能多、功耗低等优点，更加适应于脉冲神经网络。
在一个具体实施方式中，所述多节点输入单元的由多输入端浮栅晶体管是22nm工艺节点的全耗尽SOI材料作为衬底的多输入端浮栅晶体管，其器件结构如附图3A和附图3B所示。所述晶体管包括衬底(Subtrate)、衬底表面的埋层氧化物(Buried Oxide)、以及埋层氧化表面的顶层硅，所述顶层硅通过掺杂形成源(Source)、漏(Drain)、以及源漏之间的采用薄膜硅(Thin Si-body)材料形成的导电沟道。导电沟道的表面设置栅极(Gate)以及栅极表面的浮栅(Floating Gate)。其优点在于可以利用全耗尽SOI材料的特点，在顶层硅上通过掺杂直接形成源、漏、以及导电沟道，并直接形成晶体管之间的串联，不需要额外制作导电隔离阱，因此是一种低成本高效率的选择方式。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (2)
1.一种基于浮栅晶体管的脉冲神经元网络，其特征在于，包括多节点输入单元和脉冲产生单元：
所述多节点输入单元包括一多输入端浮栅晶体管，多输入端浮栅晶体管的多个栅极输入端分别连接外部的多个仿生传感器输入信号，源极接地，漏极接脉冲产生单元的正极，所述多节点输入单元的多输入端浮栅晶体管是全耗尽SOI材料作为衬底的多输入端浮栅晶体管，所述晶体管包括衬底、衬底表面的埋层氧化物、以及埋层氧化表面的顶层硅，所述顶层硅通过掺杂形成源、漏、以及源漏之间的采用薄膜硅料形成的导电沟道；导电沟道的表面设置栅极以及栅极表面的浮栅，在顶层硅上通过掺杂直接形成源、漏、以及导电沟道，并直接形成晶体管之间的串联；
脉冲产生单元包括一Mott忆阻器，Mott忆阻器的负极连接工作电压，正极连接晶体管的漏极，并作为所述脉冲神经元网络的脉冲输出端。
2.根据权利要求1所述的基于浮栅晶体管的脉冲神经元网络，其特征在于，所述全耗尽SOI材料作为衬底的多输入端浮栅晶体管采用22nm节点工艺。
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