CN117134748A - 一种延时电路和存储器 - Google Patents

Abstract

本公开实施例公开了一种延时电路和存储器，包括：自屏蔽模块和延时模块。自屏蔽模块，被配置为接收初始命令信号和N个初始时钟信号，根据N个初始时钟信号中最先触发初始命令信号的第一初始时钟信号，对初始命令信号寄存，屏蔽N个初始时钟信号中其他N‑1个第二初始时钟信号，并输出N个中间命令信号，其中，N为大于等于2的整数；N个初始时钟信号的频率相同，且相位不同；延时模块，与自屏蔽模块电连接，被配置为接收N个中间命令信号和N个初始时钟信号，对N个中间命令信号进行延时输出，得到延时命令信号。本公开可以提高信号处理的准确度。

Description

一种延时电路和存储器

技术领域

本公开涉及集成电路领域，尤其涉及一种延时电路和存储器。

背景技术

在芯片中，时钟信号的频率是芯片性能的重要指标之一。随着集成电路技术的不断发展，芯片中时钟信号的频率也在不断提升，例如，DDR5规格下的时钟信号频率相比DDR4规格下的时钟信号频率提升了一倍。然而，信号频率越高，其抗干扰能力越差，从而，时钟信号频率的提升，也使得借由时钟信号进行的信号处理有更大的出错概率。

因此，在部分信号处理的过程中，例如对命令信号的寄存和延时，可以采用分频时钟信号。由于分频时钟信号的频率低于时钟信号的频率，从而能够降低出错概率。

发明内容

有鉴于此，本公开实施例提供了一种延时电路和存储器，能够提高信号处理的准确度。

本公开实施例的技术方案是这样实现的：

本公开实施例提供了一种延时电路，包括：

自屏蔽模块，被配置为接收初始命令信号和N个初始时钟信号，根据N个所述初始时钟信号中最先触发所述初始命令信号的第一初始时钟信号，对所述初始命令信号寄存，屏蔽N个所述初始时钟信号中其他N-1个第二初始时钟信号，并输出N个中间命令信号，其中，N为大于等于2的整数；N个所述初始时钟信号的频率相同，且相位不同；

延时模块，与所述自屏蔽模块电连接，被配置为接收N个所述中间命令信号和N个所述初始时钟信号，对N个所述中间命令信号进行延时输出，得到延时命令信号。

上述方案中，所述自屏蔽模块包括：屏蔽单元，被配置为接收N个所述初始时钟信号，并输出N个中间时钟信号；其中，N个所述中间时钟信号包括一个有效的第一中间时钟信号和N-1个无效的第二中间时钟信号；寄存单元，电连接所述屏蔽单元，被配置为接收所述初始命令信号和N个所述中间时钟信号，根据所述第一中间时钟信号对所述初始命令信号寄存，得到并输出N个所述中间命令信号。

上述方案中，所述寄存单元包括：N个自屏蔽触发器；N个所述自屏蔽触发器均为D触发器；N个所述中间命令信号包括一个有效的第一中间命令信号和N-1个无效的第二中间命令信号；N个所述自屏蔽触发器的第一输入端均接收所述初始命令信号，N个所述自屏蔽触发器的第二输入端均连接所述屏蔽单元的输出端；N个所述自屏蔽触发器中接收所述第一中间时钟信号的第一自屏蔽触发器，根据所述第一中间时钟信号对所述初始命令信号寄存，在其第一输出端输出所述第一中间命令信号；N个所述自屏蔽触发器中其他N-1个第二自屏蔽触发器，一一对应接收N-1个所述第二中间时钟信号，在其第一输出端一一对应输出N-1个所述第二中间命令信号。

上述方案中，所述屏蔽单元包括：N个与门，所述与门均包括一个第一输入端和N-1个第二输入端；N个所述与门的第一输入端一一对应接收N个所述初始时钟信号，N个所述与门的输出端一一对应连接N个所述自屏蔽触发器的第二输入端；每个与门的N-1个第二输入端一一对应连接其对应的自屏蔽触发器外的N-1个其他自屏蔽触发器的第二输出端。

上述方案中，所述屏蔽单元包括：N个反相器和N个或非门；所述或非门均包括第一输入端和N-1个第二输入端；N个所述反相器的输入端一一对应接收N个所述初始时钟信号，N个所述反相器的输出端一一对应连接N个所述或非门的第一输入端，N个所述或非门的输出端一一对应连接N个所述自屏蔽触发器的第二输入端；每个或非门的N-1个第二输入端一一对应连接其对应的自屏蔽触发器外的N-1个其他自屏蔽触发器的第一输出端。

上述方案中，所述延时模块包括：M级第二寄存单元，M为大于等于2的整数；每级第二寄存单元包括：N个延时触发器；所述N个延时触发器均为D触发器；每级第二寄存单元中的N个所述延时触发器，其第二输入端一一对应接收N个所述初始时钟信号；第1级第二寄存单元中的N个延时触发器，其第一输入端一一对应连接N个所述自屏蔽触发器的第一输出端；第i级第二寄存单元中的N个延时触发器，其第一输入端一一对应连接上一级第二寄存单元中N个延时触发器的输出端，i大于1且小于等于M。

上述方案中，M＝(CL-A)/N，其中，CL为最大的延时周期数，A为命令预操作对应的周期数。

上述方案中，所述延时模块还包括：或门，所述或门包括N个输入端；第M级第二寄存单元中的N个延时触发器，其第一输出端一一对应连接所述或门的N个输入端；所述或门的输出端输出所述延时命令信号。

上述方案中，N＝2，所述N个初始时钟信号为奇偶分频时钟信号，所述奇偶分频时钟信号包括：奇时钟信号和偶时钟信号；所述奇时钟信号和所述偶时钟信号频率相同，且相位相反。

上述方案中，所述自屏蔽模块包括：屏蔽单元和寄存单元；所述寄存单元包括：第一自屏蔽触发器和第二自屏蔽触发器；所述第一自屏蔽触发器和所述第二自屏蔽触发器均为D触发器；所述第一自屏蔽触发器的第一输入端和所述第二自屏蔽触发器的第一输入端均接收所述命令信号。

上述方案中，所述屏蔽单元包括：第一与门和第二与门；所述第一与门和所述第二与门均为两输入端与门；所述第一与门的第一输入端接收所述偶时钟信号，所述第一与门的输出端连接所述第一自屏蔽触发器的第二输入端，所述第一与门的第二输入端连接所述第二自屏蔽触发器的第二输出端；所述第二与门的第一输入端接收所述奇时钟信号，所述第二与门的输出端连接所述第二自屏蔽触发器的第二输入端，所述第二与门的第二输入端连接所述第一自屏蔽触发器的第二输出端。

上述方案中，所述屏蔽单元包括：第一反相器、第二反相器、第一或非门和第二或非门；所述第一或非门和所述第二或非门均为两输入端或非门；所述第一反相器的输入端接收所述偶时钟信号，所述第一反相器的输出端连接所述第一或非门的第一输入端；所述第一或非门的输出端连接所述第一自屏蔽触发器的第二输入端，所述第一或非门的第二输入端连接所述第二自屏蔽触发器的第一输出端；所述第二反相器的输入端接收所述奇时钟信号，所述第二反相器的输出端连接所述第二或非门的第一输入端；所述第二或非门的输出端连接所述第二自屏蔽触发器的第二输入端，所述第二或非门的第二输入端连接所述第一自屏蔽触发器的第一输出端。

本公开实施例还提供了一种存储器，其特征在于，所述存储器包括上述方案中的延时电路。

上述方案中，所述存储器电连接控制模组，其中，所述存储器满足DDR4规格，所述控制模组满足DDR5规格；所述存储器还包括分频电路；所述存储器从所述控制模组接收标准时钟信号，通过所述分频电路将所述标准时钟信号分频为初始时钟信号，并将所述初始时钟信号传输到所述延时电路。

由此可见，本公开实施例提供了一种延时电路和存储器，包括：自屏蔽模块和延时模块。自屏蔽模块，被配置为接收初始命令信号和N个初始时钟信号，根据N个初始时钟信号中最先触发初始命令信号的第一初始时钟信号，对初始命令信号寄存，屏蔽N个初始时钟信号中其他N-1个第二初始时钟信号，并输出N个中间命令信号，其中，N为大于等于2的整数；N个初始时钟信号的频率相同，且相位不同。延时模块，与自屏蔽模块电连接，被配置为接收N个中间命令信号和N个初始时钟信号，对N个中间命令信号进行延时输出，得到延时命令信号。这样，延时电路仅通过第一初始时钟信号控制命令信号的寄存和延时，屏蔽第二初始时钟信号，避免了N个初始时钟信号同时作用下带来的误差，提高了信号处理的准确度。

附图说明

图1是本公开实施例提供的延时电路的结构示意图一；

图2是本公开实施例提供的延时电路的信号示意图一；

图3是本公开实施例提供的延时电路的结构示意图二；

图4是本公开实施例提供的延时电路的结构示意图三；

图5是本公开实施例提供的延时电路的结构示意图四；

图6是本公开实施例提供的延时电路的信号示意图二；

图7是本公开实施例提供的延时电路的结构示意图五；

图8是本公开实施例提供的延时电路的结构示意图六；

图9是本公开实施例提供的延时电路的信号示意图三；

图10是本公开实施例提供的延时电路的信号示意图四；

图11是本公开实施例提供的延时电路的结构示意图七；

图12是本公开实施例提供的延时电路的结构示意图八；

图13是本公开实施例提供的延时电路的信号示意图五；

图14是本公开实施例提供的延时电路的结构示意图九；

图15是本公开实施例提供的延时电路的信号示意图六；

图16是本公开实施例提供的延时电路的结构示意图十；

图17是本公开实施例提供的延时电路的结构示意图十一；

图18是本公开实施例提供的存储器的结构示意图一；

图19是本公开实施例提供的存储器的结构示意图二。

具体实施方式

为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

图1是本公开实施例提供的一种延时电路的结构示意图，如图1所示，本公开实施例提供了一种延时电路10，包括：自屏蔽模块101和延时模块102。自屏蔽模块101被配置为接收初始命令信号CMD和N个初始时钟信号CLK<1:N>(即初始时钟信号CLK<1>～CLK<N>)，根据N个初始时钟信号CLK<1:N>中最先触发初始命令信号CMD的第一初始时钟信号，对初始命令信号CMD寄存，屏蔽N个初始时钟信号CLK<1:N>中其他N-1个第二初始时钟信号的作用，并输出N个中间命令信号CMD_i(i大于等于1，且小于等于N)，其中，N为大于等于2的整数；N个初始时钟信号的频率相同，且相位不同。

延时模块102与所述自屏蔽模块101电连接，被配置为接收N个中间命令信号CMD_i和N个初始时钟信号CLK<1:N>，根据N个初始时钟信号CLK<1:N>对N个中间命令信号进行延时输出，得到延时命令信号CMD_SHIFT。

本公开实施例中，初始时钟信号可以是分频时钟信号。分频时钟信号是对芯片中的时钟信号进行分频后而得到的，其周期与时钟信号的周期呈倍数关系；例如，四分频时钟信号的周期是时钟信号周期的4倍，也就是说，四分频时钟信号的频率是时钟信号频率的四分之一；又如，奇偶分频时钟信号(即二分频时钟信号)的周期是时钟信号周期的2倍，也就是说，奇偶分频时钟信号的频率是时钟信号频率的二分之一。在使用时，可以将多个不同相位的分频时钟信号同时使用，以满足各种不同的需求。

需要说明的是，初始命令信号可以为高电平有效或者低电平有效，例如，在存储器中，通常“读命令”为高电平有效，而“写命令”为低电平有效，本公开在此不做限制。图2示出的命令信号CMD为高电平有效，如图2所示，在通常状态下初始命令信号CMD为低电平，当初始命令信号CMD包含高电平脉冲时产生控制作用。

本公开实施例中，在自屏蔽模块101中，初始命令信号CMD受触发而寄存，由于N个初始时钟信号CLK<1:N>的相位不同，因此，N个初始时钟信号CLK<1:N>达到初始命令信号CMD对应的触发沿的时刻并不相同。以图2为例，初始时钟信号CLK<1>、CLK<2>、CLK<3>和CLK<4>为时钟信号CLK的四分频信号，其相位依次相差90°，同时，初始命令信号CMD为上升沿触发。则在初始命令信号CMD的有效脉冲宽度中，初始时钟信号CLK<1>最先到达上升沿(如图2中虚线箭头所示)，也就是说，初始时钟信号CLK<1>最先达到初始命令信号CMD对应的触发沿，成为第一初始时钟信号。

需要说明的是，初始命令信号CMD也可以被设置为下降沿触发，则在初始命令信号CMD的有效脉冲宽度中，最先达到下降沿的初始时钟信号成为第一初始时钟信号，在此不做限制。

本公开实施例中，自屏蔽模块101可以屏蔽N个初始时钟信号CLK<1:N>中除第一初始时钟信号外的第二初始时钟信号，这里，屏蔽第二初始时钟信号，意味着第二初始时钟信号不会触发初始命令信号CMD寄存。

本公开实施例中，命令信号的有效脉冲宽度大于或等于每个初始时钟信号的周期长度，这样，在命令信号的有效脉冲宽度中，每个初始时钟信号能够至少一次到达触发沿，保证了命令信号总是能够被本公开实施例提供的延时电路进行寄存和延时。

可以理解的是，本公开提供的延时电路仅通过第一初始时钟信号控制命令信号的寄存和延时，屏蔽第二初始时钟信号，避免了N个初始时钟信号同时作用下带来的误差，提高了信号处理的准确度。同时，由于本公开提供的延时电路是根据N个初始时钟信号中最先触发命令信号的第一初始时钟信号，对命令信号进行寄存的，这样，保证了命令信号被寄存而产生的延时是最短的，即缩短了延时命令信号与命令信号之间的相对延时。

在申请的一些实施例中，如图3所示，自屏蔽模块101包括：屏蔽单元201和寄存单元202。屏蔽单元201被配置为接收N个初始时钟信号CLK<1:N>，屏蔽N个初始时钟信号CLK<1:N>中其他N-1个第二初始时钟信号的作用，并输出N个中间时钟信号/CLK<1:N>(即中间时钟信号/CLK<1>～/CLK<N>)。其中，N个中间时钟信号/CLK<1:N>包括一个有效的第一中间时钟信号和N-1个无效的第二中间时钟信号。

寄存单元202电连接屏蔽单元201，被配置为接收初始命令信号CMD和N个中间时钟信号/CLK<1:N>，根据第一中间时钟信号对初始命令信号CMD寄存，得到并输出N个中间命令信号CMD_i。

本公开实施例中，第一中间时钟信号为有效的信号，即第一中间时钟信号能够触发对初始命令信号CMD的寄存；第一中间时钟信号与第一初始时钟信号波形相同，也即第一初始时钟信号触发了对初始命令信号CMD的寄存。而N-1个第二中间时钟信号为无效的信号，即N-1个第二中间时钟信号均不能够触发对初始命令信号CMD的寄存；N-1个第二中间时钟信号对应N-1个第二初始时钟信号，也即N-1个第二初始时钟信号的作用被屏蔽。

可以理解的是，屏蔽单元屏蔽N-1个第二初始时钟信号的作用，寄存单元仅通过第一初始时钟信号控制命令信号的寄存，这样，避免了N个初始时钟信号同时作用下带来的误差，提高了信号处理的准确度。

在申请的一些实施例中，如图4所示，寄存单元202包括：N个自屏蔽触发器30，N个自屏蔽触发器30均为D触发器。N个中间命令信号CMD_1～CMD_N包括一个有效的第一中间命令信号和N-1个无效的第二中间命令信号。

N个自屏蔽触发器30的第一输入端D均接收初始命令信号CMD，N个自屏蔽触发器30的第二输入端C均连接屏蔽单元201的输出端。N个自屏蔽触发器30中接收第一中间时钟信号的第一自屏蔽触发器，根据第一中间时钟信号对初始命令信号寄存，在其第一输出端Q输出第一中间命令信号。N个自屏蔽触发器30中其他N-1个第二自屏蔽触发器，一一对应接收N-1个第二中间时钟信号，在其第一输出端Q一一对应输出N-1个第二中间命令信号。

本申请实施例中，第一中间命令信号由第一中间时钟信号触发而被输出，第一中间命令信号中包含了脉冲，为有效的信号。由于N-1个第二初始时钟信号的作用被屏蔽，N-1个第二中间命令信号并非受到触发而被输出的脉冲信号，因此，N-1个第二中间命令信号中不包含脉冲，为无效的信号。

在申请的一些实施例中，屏蔽单元包括：N个与门；N个与门均为N输入端与门，每个与门均包括第一输入端和N-1个第二输入端。N个与门的第一输入端一一对应接收N个初始时钟信号，N个与门的输出端一一对应连接N个自屏蔽触发器的第二输入端。每个与门的N-1个第二输入端一一对应连接其对应的自屏蔽触发器外的N-1个其他自屏蔽触发器的第二输出端。

以图5为例，屏蔽单元201可以包括4个与门，分别为与门401、与门402、与门403和与门404，这4个与门均为4输入端与门，每个与门均包括第一输入端和3个第二输入端。4个与门的第一输入端一一对应接收4个初始时钟信号，也就是说，与门401的第一输入端接收初始时钟信号CLK<1>，与门402的第一输入端接收初始时钟信号CLK<2>，与门403的第一输入端接收初始时钟信号CLK<3>，与门404的第一输入端接收初始时钟信号CLK<4>。

4个与门的输出端一一对应连接4个自屏蔽触发器的第二输入端C，也就是说，与门401的输出端连接自屏蔽触发器301的第二输入端C，与门402的输出端连接自屏蔽触发器302的第二输入端C，与门403的输出端连接自屏蔽触发器303的第二输入端C，与门404的输出端连接自屏蔽触发器304的第二输入端C，其中，与门401的输出端传输中间时钟信号/CLK<1>到自屏蔽触发器301的第二输入端C，与门402的输出端传输中间时钟信号/CLK<2>到自屏蔽触发器302的第二输入端C，与门403的输出端传输中间时钟信号/CLK<3>到自屏蔽触发器303的第二输入端C，与门404的输出端传输中间时钟信号/CLK<4>到自屏蔽触发器304的第二输入端C。

每个与门的3个第二输入端一一对应连接其对应的自屏蔽触发器外的3个其他自屏蔽触发器的第二输出端也就是说，与门401的3个第二输入端一一对应连接自屏蔽触发器302的第二输出端/>自屏蔽触发器303的第二输出端/>和自屏蔽触发器304的第二输出端/>与门402的3个第二输入端一一对应连接自屏蔽触发器301的第二输出端/>自屏蔽触发器303的第二输出端/>和自屏蔽触发器304的第二输出端/>与门403的3个第二输入端一一对应连接自屏蔽触发器301的第二输出端/>自屏蔽触发器302的第二输出端/>和自屏蔽触发器304的第二输出端/>与门404的3个第二输入端一一对应连接自屏蔽触发器301的第二输出端/>自屏蔽触发器302的第二输出端/>和自屏蔽触发器303的第二输出端/>

本公开实施例中，结合图5和图6，将图6示出的初始命令信号CMD、初始时钟信号CLK<1>、CLK<2>、CLK<3>和CLK<4>，对应输入图5所示电路。

在初始命令信号CMD未被触发而寄存的情况下，自屏蔽触发器301、302、303和304的第一输出端Q输出的CMD_1、CMD_2、CMD_3和CMD_4均为低电平(CMD_2、CMD_3和CMD_4在图6中未示出)，则与门401、402、403和404中的每个，其3个第二输入端均接收到高电平。在该情况下，与门401、402、403和404不会产生屏蔽效果，中间时钟信号/CLK<1>和初始时钟信号CLK<1>波形相同，中间时钟信号/CLK<2>和初始时钟信号CLK<2>波形相同，中间时钟信号/CLK<3>和初始时钟信号CLK<3>波形相同，中间时钟信号/CLK<4>和初始时钟信号CLK<4>波形相同。

在初始命令信号CMD的有效脉冲宽度a中，初始时钟信号CLK<1>最先到达上升沿，即初始时钟信号CLK<1>成为第一初始时钟信号。此时，自屏蔽触发器301受到中间时钟信号/CLK<1>的触发，将初始命令信号CMD寄存，并在其第一输出端Q输出第一中间命令信号CMD_1，同时，将第一中间命令信号CMD_1的反相信号传输到与门402、403和404，即中间时钟信号/CLK<1>成为有效的第一中间时钟信号。由于第一中间命令信号CMD_1的反相信号包括了低电平脉冲，则在该低电平脉冲的持续时间b内，与门402、403和404输出的中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>均保持低电平，也就是说，在持续时间b内，中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>均被屏蔽，即中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>均为无效的第二中间时钟信号。进而，在初始命令信号CMD的有效脉冲宽度a中，中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>不会产生上升沿来触发自屏蔽触发器302、303和304将初始命令信号CMD寄存，自屏蔽触发器302、303和304的第一输出端Q所输出的CMD_2、CMD_3和CMD_4保持低电平而不包括任何脉冲(图6中未示出)。

可以理解的是，第一初始时钟信号触发初始命令信号寄存，得到移位命令信号，进而，未接收第一初始时钟信号的N-1个与门，则根据移位命令信号将第二初始时钟信号屏蔽，从而，避免了N个初始时钟信号同时作用下带来的误差，提高了信号处理的准确度。

在申请的一些实施例中，屏蔽单元包括：N个反相器和N个或非门；N个或非门均为N输入端或非门，每个或非门均包括第一输入端和N-1个第二输入端。N个反相器的输入端一一对应接收N个初始时钟信号，N个反相器的输出端一一对应连接N个或非门的第一输入端，N个或非门的输出端一一对应连接N个自屏蔽触发器的第二输入端。每个或非门的N-1个第二输入端一一对应连接其对应的自屏蔽触发器外的N-1个其他自屏蔽触发器的第一输出端。

以图7为例，屏蔽单元201可以包括：4个反相器411、412、413和414，4个或非门，分别为反相器411、反相器412、反相器413、反相器414、或非门421、或非门422、或非门423和或非门424，这4个或非门均为4输入端或非门，每个或非门均包括第一输入端和3个第二输入端。4个反相器的输入端一一对应接收4个初始时钟信号，也就是说，反相器411的输入端接收初始时钟信号CLK<1>，反相器412的输入端接收初始时钟信号CLK<2>，反相器413的输入端接收初始时钟信号CLK<3>，反相器414的输入端接收初始时钟信号CLK<4>。

4个反相器的输出端一一对应连接4个或非门的第一输入端，也就是说，反相器411的输出端连接或非门421的第一输入端，反相器412的输出端连接或非门422的第一输入端，反相器413的输出端连接或非门423的第一输入端，反相器414的输出端连接或非门424的第一输入端。

4个或非门的输出端一一对应连接4个自屏蔽触发器的第二输入端C，也就是说，或非门421的输出端连接自屏蔽触发器301的第二输入端C，或非门422的输出端连接自屏蔽触发器302的第二输入端C，或非门423的输出端连接自屏蔽触发器303的第二输入端C，或非门424的输出端连接自屏蔽触发器304的第二输入端C，其中，或非门421的输出端传输中间时钟信号/CLK<1>到自屏蔽触发器301的第二输入端C，或非门422的输出端传输中间时钟信号/CLK<2>到自屏蔽触发器302的第二输入端C，或非门423的输出端传输中间时钟信号/CLK<3>到自屏蔽触发器303的第二输入端C，或非门424的输出端传输中间时钟信号/CLK<4>到自屏蔽触发器304的第二输入端C。

每个或非门的3个第二输入端一一对应连接其对应的自屏蔽触发器外的3个其他自屏蔽触发器的第一输出端Q，也就是说，或非门421的3个第二输入端一一对应连接自屏蔽触发器302的第一输出端Q、自屏蔽触发器303的第一输出端Q和自屏蔽触发器304的第一输出端Q；或非门422的3个第二输入端一一对应连接自屏蔽触发器301的第一输出端Q、自屏蔽触发器303的第一输出端Q和自屏蔽触发器304的第一输出端Q；或非门423的3个第二输入端一一对应连接自屏蔽触发器301的第一输出端Q、自屏蔽触发器302的第一输出端Q和自屏蔽触发器304的第一输出端Q；或非门424的3个第二输入端一一对应连接自屏蔽触发器301的第一输出端Q、自屏蔽触发器302的第一输出端Q和自屏蔽触发器303的第一输出端Q。

本公开实施例中，结合图6和图7，将图6示出的初始命令信号CMD、初始时钟信号CLK<1>、CLK<2>、CLK<3>和CLK<4>，对应输入图7所示电路。

在初始命令信号CMD未被触发而寄存的情况下，自屏蔽触发器301、302、303和304的第一输出端Q输出的CMD_1、CMD_2、CMD_3和CMD_4均为低电平(CMD_2、CMD_3和CMD_4在图6中未示出)，则或非门421、422、423和424中的每个，其3个第二输入端均接收到低电平。在该情况下，或非门421、422、423和424不会产生屏蔽效果，中间时钟信号/CLK<1>和初始时钟信号CLK<1>波形相同，中间时钟信号/CLK<2>和初始时钟信号CLK<2>波形相同，中间时钟信号/CLK<3>和初始时钟信号CLK<3>波形相同，中间时钟信号/CLK<4>和初始时钟信号CLK<4>波形相同。

在初始命令信号CMD的有效脉冲宽度a中，初始时钟信号CLK<1>最先到达上升沿，即初始时钟信号CLK<1>成为第一初始时钟信号。此时，自屏蔽触发器301受到中间时钟信号/CLK<1>的触发，将初始命令信号CMD寄存，并在其第一输出端Q输出第一中间命令信号CMD_1，同时，将第一中间命令信号CMD_1传输到或非门422、423和424，即中间时钟信号/CLK<1>成为有效的第一中间时钟信号。由于第一中间命令信号CMD_1包括了高电平脉冲，则在该高电平脉冲的持续时间b内，或非门422、423和424输出的中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>均保持低电平，也就是说，在持续时间b内，中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>均被屏蔽，即中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>均为无效的第二中间时钟信号。进而，在初始命令信号CMD的有效脉冲宽度a中，中间时钟信号/CLK<2>、/CLK<3>和/CLK<4>不会产生上升沿来触发自屏蔽触发器302、303和304将初始命令信号CMD寄存，自屏蔽触发器302、303和304的第一输出端Q所输出的CMD_2、CMD_3和CMD_4保持低电平而不包括任何脉冲(图6中未示出)。

可以理解的是，第一初始时钟信号触发初始命令信号寄存，得到移位命令信号，进而，未通过反相器接收第一初始时钟信号的N-1个或非门，则根据移位命令信号将第二初始时钟信号屏蔽，从而避免了N个初始时钟信号同时作用下带来的误差，提高了信号处理的准确度。

在本公开的一些实施例中，如图8所示，延时模块102包括M级第二寄存单元203，M为大于等于2的整数。每级第二寄存单元203包括N个延时触发器31，N个延时触发器31均为D触发器。第1级第二寄存单元203中的N个延时触发器31，其第一输入端D一一对应连接N个自屏蔽触发器30的第一输出端Q。每级第二寄存单元203中的N个延时触发器31，其第二输入端C一一对应接收N个初始时钟信号CLK<1>、CLK<2>…CLK<N>(即CLK<1:N>)。

本公开实施例中，在M大于等于2的情况下，第i级第二寄存单元203中的N个延时触发器31，其第一输入端D一一对应连接上一级第二寄存单元203中N个延时触发器31的第一输出端Q，i大于1且小于等于M。如图8所示例，第2级第二寄存单元203中的N个延时触发器31，其第一输入端D一一对应连接第1级第二寄存单元203中N个延时触发器31的第一输出端Q；第M级第二寄存单元203中的N个延时触发器31，其第一输入端D一一对应连接第M-1级第二寄存单元203中N个延时触发器31的第一输出端Q。

本公开实施例中，第二寄存单元203的级数M＝(CL-A)/N，其中，CL为最大的延时周期数，A为命令预操作对应的周期数。CL和A均满足集成电路设计标准的要求。

这里，CL和A对应的时钟周期可以是外部时钟的周期，即初始时钟信号的周期的N分之一。命令预操作包括了预写和预读，从而，A＝a1+a2，当初始命令信号为“读命令”时，a1对应的是preamble(预取)的时钟周期，a2对应的是offset(时钟信号的偏差余量)的时钟周期。

本公开实施例中，如图8所示，延时模块102还包括或门32，或门32包括N个输入端。第M级第二寄存单元203中的N个延时触发器31，其第一输出端Q一一对应连接或门32的N个输入端。或门32的输出端作为延时模块102的输出端，输出延时命令信号CMD_SHIFT。

本公开实施例中，结合图8和图9，若初始时钟信号CLK<1>成为第一初始时钟信号，则初始命令信号CMD被寄存为第一中间命令信号CMD_1，从而，第一中间命令信号CMD_1经过M级第二寄存单元203后，被延时为信号CMD_1m，并被输入到或门32，初始命令信号CMD、第一中间命令信号CMD_1和信号CMD_1m的波形如图9所示。同时，第二中间命令信号CMD_2至CMD_N会保持低电平，不包括任何脉冲，从而，在经过M级第二寄存单元203后，第二中间命令信号CMD_2至CMD_N对应的第M级第二寄存单元203中的延时触发器31，其第一输出端Q输出的仍然为低电平，不包括任何脉冲。这样，或门32的一个输入端接收到信号CMD_1m，第二输入端接收到持续的低电平，因此，或门32输出的延时命令信号CMD_SHIFT与信号CMD_1m具有相同的波形，延时命令信号CMD_SHIFT的有效脉冲宽度与初始命令信号CMD的有效脉冲宽度相等。

可以理解的是，自屏蔽模块屏蔽了第二初始时钟信号的作用，仅输出了单一的移位命令信号，进而，延时模块能够进对单一的移位命令信号进行延时，从而，保证了最终得到的延时命令信号的有效脉冲宽度与初始命令信号的有效脉冲宽度相等，提高了信号处理的准确度。

在本公开的一些实施例中，N＝2，N个初始时钟信号为奇偶分频时钟信号，如图10所示，奇偶分频时钟信号包括：奇时钟信号CLK_O和偶时钟信号CLK_E。奇时钟信号CLK_O和偶时钟信号CLK_E频率相同，且相位相反。奇时钟信号CLK_O和偶时钟信号CLK_E是时钟信号CLK的二分频信号，它们的周期是时钟信号CLK的周期的2倍，它们的频率是时钟信号CLK的频率的二分之一。

在本公开的一些实施例中，如图11所示，自屏蔽模块101包括：屏蔽单元201和寄存单元202，其中，寄存单元202包括：第一自屏蔽触发器501和第二自屏蔽触发器502。结合图10和图11，第一自屏蔽触发器501和第二自屏蔽触发器502均为D触发器，第一自屏蔽触发器501的第一输入端D和第二自屏蔽触发器502的第一输入端D均接收初始命令信号CMD；屏蔽单元201分别接收奇时钟信号CLK_O和偶时钟信号CLK_E，并分别连接到第一自屏蔽触发器501的第二输入端C和第二自屏蔽触发器502的第二输入端C。

在本公开的一些实施例中，如图12所示，屏蔽单元101包括：第一与门A1和第二与门A2，第一与门A1和第二与门A2均为两输入端与门。第一与门A1的第一输入端接收偶时钟信号CLK_E，第一与门A1的输出端连接第一自屏蔽触发器501的第二输入端C，第一与门A1的第二输入端连接第二自屏蔽触发器502的第二输出端第一与门A1输出中间时钟信号CLK_E1。第二与门A2的第一输入端接收奇时钟信号CLK_O，第二与门A2的输出端连接第二自屏蔽触发器502的第二输入端C，第二与门A2的第二输入端连接第一自屏蔽触发器501的第二输出端/>第二与门A2输出中间时钟信号CLK_O1。

结合图12和图13，在初始命令信号CMD未被触发而寄存的情况下，第一自屏蔽触发器501的第一输出端Q输出的CMD_E和第二自屏蔽触发器502的第一输出端Q输出的CMD_O均为低电平，则第二与门A2的第二输入端和第一与门A1的第二输入端均接收到高电平。在该情况下，第一与门A1和第二与门A2不会产生屏蔽效果，中间时钟信号CLK_E1和偶时钟信号CLK_E波形相同，中间时钟信号CLK_O1和奇时钟信号CLK_O波形相同。

在初始命令信号CMD的有效脉冲宽度c中，偶时钟信号CLK_E比奇时钟信号CLK_O更先到达上升沿(如图13中虚线箭头所示)，即偶时钟信号CLK_E成为第一初始时钟信号。此时，第一自屏蔽触发器501受到中间时钟信号CLK_E1的触发，将初始命令信号CMD寄存，并在其第一输出端Q输出移位命令信号CMD_E，同时，将移位命令信号CMD_E的反相信号输出到第二与门A2的第二输入端。由于移位命令信号CMD_E的反相信号包括了低电平脉冲，则在该低电平脉冲的持续时间d内，第二与门A2输出的中间时钟信号CLK_O1保持低电平，也就是说，第二与门A2在持续时间d内将奇时钟信号CLK_O屏蔽。进而，中间时钟信号CLK_O1不会产生上升沿来触发第二自屏蔽触发器502将初始命令信号CMD寄存，第二自屏蔽触发器502的第一输出端Q所输出的CMD_O保持低电平而不包括任何脉冲。

相应的，若奇时钟信号CLK_O成为第一初始时钟信号，则第二自屏蔽触发器502受到中间时钟信号CLK_O1的触发，将初始命令信号CMD寄存，而第一自屏蔽触发器501的第一输出端Q所输出的CMD_E保持低电平而不包括任何脉冲。

本公开实施例中，如图14所示，延时模块102可以包括M级第二寄存单元203，M为大于等于2的整数。每级第二寄存单元203包括延时触发器511和512，延时触发器511和512均为D触发器。第1级第二寄存单元203中，延时触发器511的第一输入端D连接自屏蔽触发器501的第一输出端Q，延时触发器512的第一输入端D连接自屏蔽触发器502的第一输出端Q。每级第二寄存单元203中，延时触发器511的第二输入端C接收偶时钟信号CLK_E，延时触发器512的第二输入端C接收奇时钟信号CLK_O。其中，在M大于等于2的情况下，第i级第二寄存单元203中的延时触发器511的第一输入端D连接上一级第二寄存单元203中的延时触发器511的第一输出端Q，第i级第二寄存单元203中的延时触发器512的第一输入端D连接上一级第二寄存单元203中的延时触发器512的第一输出端Q，i大于1且小于等于M。

如图14所示，延时模块102还包括或门52，或门52为二输入端或门。第M级第二寄存单元203中的延时触发器511和512，其第一输出端Q一一对应连接或门52的两个输入端。或门52的输出端作为延时模块102的输出端，输出延时命令信号CMD_SHIFT。

本公开实施例中，结合图14和图15，若偶时钟信号CLK_E成为第一初始时钟信号，则初始命令信号CMD被寄存为移位命令信号CMD_E，从而，移位命令信号CMD_E经过M级第二寄存单元203后，被延时为信号CMD_Em，并被输入到或门52，初始命令信号CMD、移位命令信号CMD_E和信号CMD_Em的波形如图15所示。同时，自屏蔽触发器502输出的信号CMD_O会保持低电平，不包括任何脉冲，从而，在经过M级第二寄存单元203后，第M级第二寄存单元203中的延时触发器512输出的信号CMD_Om仍然为低电平，不包括任何脉冲。这样，或门52的一个输入端接收到信号CMD_Em，另一个输入端接收到持续的低电平，因此，或门52输出的延时命令信号CMD_SHIFT与信号CMD_Em具有相同的波形，延时命令信号CMD_SHIFT的有效脉冲宽度与初始命令信号CMD的有效脉冲宽度相等。

可以理解的是，第一初始时钟信号触发初始命令信号寄存，得到移位命令信号，未接收第一初始时钟信号的与门，则根据移位命令信号将另一个分频时钟信号屏蔽，使得自屏蔽模块仅输出单一的移位命令信号；进而，延时模块能够进对单一的移位命令信号进行延时，从而，避免了奇偶时钟信号同时作用下带来的误差，保证了最终得到的延时命令信号的有效脉冲宽度与初始命令信号的有效脉冲宽度相等，提高了信号处理的准确度。

在本公开的一些实施例中，如图16所示，屏蔽单元101包括：第一反相器N1、第二反相器N2、第一或非门NOR1和第二或非门NOR2；第一或非门NOR1和第二或非门NOR2均为两输入端或非门。第一反相器N1的输入端接收偶时钟信号CLK_E，第一反相器N1的输出端连接第一或非门NOR1的第一输入端。第一或非门NOR1的输出端连接第一自屏蔽触发器501的第二输入端C，第一或非门NOR1的第二输入端连接第二自屏蔽触发器502的第一输出端Q。第二反相器N2的输入端接收奇时钟信号CLK_O，第二反相器N2的输出端连接第二或非门NOR2的第一输入端。第二或非门NOR2的输出端连接第二自屏蔽触发器502的第二输入端C，第二或非门NOR2的第二输入端连接第一自屏蔽触发器501的第一输出端Q。

结合图16和图13，在初始命令信号CMD未被触发而寄存的情况下，第一自屏蔽触发器501的第一输出端Q输出的CMD_E和第二自屏蔽触发器502的第一输出端Q输出的CMD_O均为低电平，即第二或非门NOR2的第二输入端和第一或非门NOR1的第二输入端均接收到低电平。在该情况下，第一或非门NOR1和第二或非门NOR2不会产生屏蔽效果，第一中间时钟信号CLK_E1和偶时钟信号CLK_E波形相同，第二中间时钟信号CLK_O1和奇时钟信号CLK_O波形相同。

在初始命令信号CMD的有效脉冲宽度c中，偶时钟信号CLK_E比奇时钟信号CLK_O更先到达上升沿(如图13中虚线箭头所示)，即偶时钟信号CLK_E成为第一初始时钟信号。此时，第一自屏蔽触发器501受到第一中间时钟信号CLK_E1的触发，将初始命令信号CMD寄存，并在其第一输出端Q输出移位命令信号CMD_E到第二或非门NOR2的第二输入端。由于移位命令信号CMD_E包括了高电平脉冲，则在该高电平脉冲的持续时间d内，第二或非门NOR2输出的第二中间时钟信号CLK_O1保持低电平，也就是说，奇时钟信号CLK_O在持续时间d内被屏蔽。进而，第二中间时钟信号CLK_O1不会产生上升沿来触发第二自屏蔽触发器502将初始命令信号CMD寄存，第二自屏蔽触发器502的第一输出端Q所输出的CMD_O保持低电平而不包括任何脉冲。

相应的，若奇时钟信号CLK_O成为第一初始时钟信号，则第二自屏蔽触发器502受到第二中间时钟信号CLK_O1的触发，将初始命令信号CMD寄存，而第一自屏蔽触发器501的第一输出端Q所输出的CMD_E保持低电平而不包括任何脉冲。

本公开实施例中，如图17所示，延时模块102可以包括M级第二寄存单元203，M为大于等于2的整数。每级第二寄存单元203包括延时触发器511和512，延时触发器511和512均为D触发器。第1级第二寄存单元203中，延时触发器511的第一输入端D连接自屏蔽触发器501的第一输出端Q，延时触发器512的第一输入端D连接自屏蔽触发器502的第一输出端Q。每级第二寄存单元203中，延时触发器511的第二输入端C接收偶时钟信号CLK_E，延时触发器512的第二输入端C接收奇时钟信号CLK_O。其中，在M大于等于2的情况下，第i级第二寄存单元203中的延时触发器511的第一输入端D连接上一级第二寄存单元203中的延时触发器511的第一输出端Q，第i级第二寄存单元203中的延时触发器512的第一输入端D连接上一级第二寄存单元203中的延时触发器512的第一输出端Q，i大于1且小于等于M。

如图17所示，延时模块102还包括或门52，或门52为二输入端或门。第M级第二寄存单元203中的延时触发器511和512，其第一输出端Q一一对应连接或门52的两个输入端。或门52的输出端作为延时模块102的输出端，输出延时命令信号CMD_SHIFT。

本公开实施例中，结合图17和图15，若偶时钟信号CLK_E成为第一初始时钟信号，则初始命令信号CMD被寄存为移位命令信号CMD_E，从而，移位命令信号CMD_E经过M级第二寄存单元203后，被延时为信号CMD_Em，并被输入到或门52，初始命令信号CMD、移位命令信号CMD_E和信号CMD_Em的波形如图15所示。

同时，自屏蔽触发器502输出的信号CMD_O会保持低电平，不包括任何脉冲，从而，在经过M级第二寄存单元203后，第M级第二寄存单元203中的延时触发器512输出的信号CMD_Om仍然为低电平，不包括任何脉冲。

这样，或门52的一个输入端接收到信号CMD_Em，另一个输入端接收到持续的低电平，因此，或门52输出的延时命令信号CMD_SHIFT与信号CMD_Em具有相同的波形，延时命令信号CMD_SHIFT的有效脉冲宽度与初始命令信号CMD的有效脉冲宽度相等。

可以理解的是，第一初始时钟信号触发初始命令信号寄存，得到移位命令信号，未通过反相器接收第一初始时钟信号的或非门，则根据移位命令信号将另一个分频时钟信号屏蔽，使得自屏蔽模块仅输出单一的移位命令信号；进而，延时模块能够进对单一的移位命令信号进行延时，从而，避免了奇偶时钟信号同时作用下带来的误差，保证了最终得到的延时命令信号的有效脉冲宽度与初始命令信号的有效脉冲宽度相等，提高了信号处理的准确度。

在本公开的一些实施例中，初始命令信号为高电平有效，初始命令信号的有效脉冲宽度大于或等于每个初始时钟信号的周期长度。初始命令信号为存储器中的读命令。

本公开实施例中，初始命令信号在通常状态下为低电平，当初始命令信号包含高电平脉冲时产生控制作用。

初始命令信号的有效脉冲宽度大于或等于每个初始时钟信号的周期长度，这样，在初始命令信号的有效脉冲宽度中，每个初始时钟信号能够至少一次到达触发沿，保证了初始命令信号总是能够被本公开实施例提供的延时电路进行寄存和延时。初始命令信号可以为存储器中的读命令，即初始命令信号可以用于控制存储器中数据的读取。

本公开实施例还提供了一种存储器80，如图18所示，存储器80包括了前述实施例提供的延时电路10。图18示出的存储器80可以为动态随机存取存储器DRAM。

在本公开的一些实施例中，如图19所示，存储器80电连接控制模组90，其中，存储器80满足DDR4规格，控制模组90满足DDR5规格。存储器80还包括分频电路81。存储器80从控制模组90接收标准时钟信号，通过分频电路81将标准时钟信号分频为初始时钟信号，并将初始时钟信号传输到延时电路10。

本申请实施例中，存储器80满足DDR4规格，控制模组90满足DDR5规格，而DDR5规格下的时钟信号频率相比DDR4规格下的时钟信号频率提升了一倍。从而，存储器80从控制模组90接收的标准时钟信号符合DDR5规格的要求。而分频电路81将标准时钟信号分频为初始时钟信号后，延时电路10可以在DDR4规格下完成对初始命令信号的延时。也就是说，存储器80可以在DDR4规格下兼容于DDR5规格的外部控制模组90，提高了存储器80的使用范围。

同时，由于DDR5规格下，时钟信号频率过高，会采用分频时钟信号对读命令进行寄存和延时，这样，通过前述实施例提供的延时电路10，可以保证延时前和延时后的读命令，其有效脉冲宽度相等，提高了信号处理的准确度。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种延时电路，其特征在于，包括：

自屏蔽模块，被配置为接收初始命令信号和N个初始时钟信号，根据N个所述初始时钟信号中最先触发所述初始命令信号的第一初始时钟信号，对所述初始命令信号寄存，屏蔽N个所述初始时钟信号中其他N-1个第二初始时钟信号，并输出N个中间命令信号，其中，N为大于等于2的整数；N个所述初始时钟信号的频率相同，且相位不同；

延时模块，与所述自屏蔽模块电连接，被配置为接收N个所述中间命令信号和N个所述初始时钟信号，对N个所述中间命令信号进行延时输出，得到延时命令信号。

2.根据权利要求1所述的延时电路，其特征在于，所述自屏蔽模块包括：

屏蔽单元，被配置为接收N个所述初始时钟信号，并输出N个中间时钟信号；其中，N个所述中间时钟信号包括一个有效的第一中间时钟信号和N-1个无效的第二中间时钟信号；

寄存单元，电连接所述屏蔽单元，被配置为接收所述初始命令信号和N个所述中间时钟信号，根据所述第一中间时钟信号对所述初始命令信号寄存，得到并输出N个所述中间命令信号。

3.根据权利要求2所述的延时电路，其特征在于，所述寄存单元包括：N个自屏蔽触发器；N个所述自屏蔽触发器均为D触发器；N个所述中间命令信号包括一个有效的第一中间命令信号和N-1个无效的第二中间命令信号；

N个所述自屏蔽触发器的第一输入端均接收所述初始命令信号，N个所述自屏蔽触发器的第二输入端均连接所述屏蔽单元的输出端；

N个所述自屏蔽触发器中接收所述第一中间时钟信号的第一自屏蔽触发器，根据所述第一中间时钟信号对所述初始命令信号寄存，在其第一输出端输出所述第一中间命令信号；

N个所述自屏蔽触发器中其他N-1个第二自屏蔽触发器，一一对应接收N-1个所述第二中间时钟信号，在其第一输出端一一对应输出N-1个所述第二中间命令信号。

4.根据权利要求3所述的延时电路，其特征在于，所述屏蔽单元包括：N个与门，所述与门均包括一个第一输入端和N-1个第二输入端；

N个所述与门的第一输入端一一对应接收N个所述初始时钟信号，N个所述与门的输出端一一对应连接N个所述自屏蔽触发器的第二输入端；

每个与门的N-1个第二输入端一一对应连接其对应的自屏蔽触发器外的N-1个其他自屏蔽触发器的第二输出端。

5.根据权利要求3所述的延时电路，其特征在于，所述屏蔽单元包括：N个反相器和N个或非门；所述或非门均包括第一输入端和N-1个第二输入端；

N个所述反相器的输入端一一对应接收N个所述初始时钟信号，N个所述反相器的输出端一一对应连接N个所述或非门的第一输入端，N个所述或非门的输出端一一对应连接N个所述自屏蔽触发器的第二输入端；

每个所述或非门的N-1个第二输入端一一对应连接其对应的自屏蔽触发器外的N-1个其他自屏蔽触发器的第一输出端。

6.根据权利要求3所述的延时电路，其特征在于，所述延时模块包括：M级第二寄存单元，M为大于等于2的整数；每级第二寄存单元包括：N个延时触发器；所述N个延时触发器均为D触发器；

每级第二寄存单元中的N个所述延时触发器，其第二输入端一一对应接收N个所述初始时钟信号；

第1级第二寄存单元中的N个延时触发器，其第一输入端一一对应连接N个所述自屏蔽触发器的第一输出端；

第i级第二寄存单元中的N个延时触发器，其第一输入端一一对应连接上一级第二寄存单元中N个延时触发器的输出端，i大于1且小于等于M。

7.根据权利要求6所述的延时电路，其特征在于，M＝(CL-A)/N，其中，CL为最大的延时周期数，A为命令预操作对应的周期数。

8.根据权利要求6所述的延时电路，其特征在于，所述延时模块还包括：或门，所述或门包括N个输入端；

第M级第二寄存单元中的N个延时触发器，其第一输出端一一对应连接所述或门的N个输入端；所述或门的输出端输出所述延时命令信号。

9.根据权利要求1所述的延时电路，其特征在于，N＝2，所述N个初始时钟信号为奇偶分频时钟信号，所述奇偶分频时钟信号包括：奇时钟信号和偶时钟信号；所述奇时钟信号和所述偶时钟信号频率相同，且相位相反。

10.根据权利要求9所述的延时电路，其特征在于，所述自屏蔽模块包括：屏蔽单元和寄存单元；

所述寄存单元包括：第一自屏蔽触发器和第二自屏蔽触发器；所述第一自屏蔽触发器和所述第二自屏蔽触发器均为D触发器；

所述第一自屏蔽触发器的第一输入端和所述第二自屏蔽触发器的第一输入端均接收所述命令信号。

11.根据权利要求10所述的延时电路，其特征在于，所述屏蔽单元包括：第一与门和第二与门；所述第一与门和所述第二与门均为两输入端与门；

所述第一与门的第一输入端接收所述偶时钟信号，所述第一与门的输出端连接所述第一自屏蔽触发器的第二输入端，所述第一与门的第二输入端连接所述第二自屏蔽触发器的第二输出端；

所述第二与门的第一输入端接收所述奇时钟信号，所述第二与门的输出端连接所述第二自屏蔽触发器的第二输入端，所述第二与门的第二输入端连接所述第一自屏蔽触发器的第二输出端。

12.根据权利要求10所述的延时电路，其特征在于，所述屏蔽单元包括：第一反相器、第二反相器、第一或非门和第二或非门；所述第一或非门和所述第二或非门均为两输入端或非门；

所述第一反相器的输入端接收所述偶时钟信号，所述第一反相器的输出端连接所述第一或非门的第一输入端；

所述第一或非门的输出端连接所述第一自屏蔽触发器的第二输入端，所述第一或非门的第二输入端连接所述第二自屏蔽触发器的第一输出端；

所述第二反相器的输入端接收所述奇时钟信号，所述第二反相器的输出端连接所述第二或非门的第一输入端；

所述第二或非门的输出端连接所述第二自屏蔽触发器的第二输入端，所述第二或非门的第二输入端连接所述第一自屏蔽触发器的第一输出端。

13.一种存储器，其特征在于，所述存储器包括如权利要求1至12任一项所述的延时电路。

14.根据权利要求13所述的存储器，其特征在于，

所述存储器电连接控制模组，其中，所述存储器满足DDR4规格，所述控制模组满足DDR5规格；

所述存储器还包括分频电路；所述存储器从所述控制模组接收标准时钟信号，通过所述分频电路将所述标准时钟信号分频为初始时钟信号，并将所述初始时钟信号传输到所述延时电路。