CN117116179A - 显示面板和显示装置 - Google Patents

显示面板和显示装置 Download PDF

Info

Publication number
CN117116179A
CN117116179A CN202310985563.XA CN202310985563A CN117116179A CN 117116179 A CN117116179 A CN 117116179A CN 202310985563 A CN202310985563 A CN 202310985563A CN 117116179 A CN117116179 A CN 117116179A
Authority
CN
China
Prior art keywords
transistor
node
display panel
module
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310985563.XA
Other languages
English (en)
Inventor
胡铖
赖青俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Tianma Display Technology Co Ltd
Original Assignee
Xiamen Tianma Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Tianma Display Technology Co Ltd filed Critical Xiamen Tianma Display Technology Co Ltd
Priority to CN202310985563.XA priority Critical patent/CN117116179A/zh
Publication of CN117116179A publication Critical patent/CN117116179A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本发明公开了一种显示面板和显示装置，属于显示技术领域，显示面板包括驱动电路，驱动电路包括移位寄存器，移位寄存器的输入模块至少连接于输入信号端、第一时钟信号线和第一节点；控制模块至少连接于第一电压信号线、第二电压信号线、第一节点、第二节点和第三节点，第一节点与第三节点直接连接或者通过第一调节模块连接；输出模块包括第一输出模块和第二输出模块，第一输出模块至少连接于第一电压信号线、第三节点和输出信号端，第二输出模块至少连接于第二电压信号线、第二节点和输出信号端。显示装置包括上述显示面板。本发明的驱动电路可以有效输出控制信号，较好的完成对显示区像素单元的驱动控制效果。

Description

显示面板和显示装置
技术领域
本发明涉及显示技术领域，更具体地，涉及一种显示面板和显示装置。
背景技术
随着科学技术的不断进步，越来越多的具有显示功能的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。显示面板是电子设备实现显示功能的主要部件。
目前，市面上的显示面板通常包括显示区和边框区，显示区一般设置多个像素单元，每个像素单元均包括有像素电路。边框区包括有周边驱动电路，例如栅极驱动电路，用于为显示区的像素单元提供控制信号。各个像素电路分别与边框区域的周边驱动电路电连接，通过周边驱动电路为像素电路提供控制信号，以控制像素电路为发光元件提供驱动电流，使得显示区内的像素单元有序发光。栅极驱动电路的输出直接影响像素单元的显示效果。
因此，边框区的周边驱动电路的设计一直以来都是显示领域的一大研究热点。
发明内容
有鉴于此，本发明提供了一种显示面板和显示装置，通过在边框区设置的周边驱动电路，以有效输出控制信号，较好的完成对显示区像素单元的驱动控制效果。
本发明公开了一种显示面板，包括：驱动电路，驱动电路包括移位寄存器，移位寄存器包括：输入模块，输入模块至少连接于输入信号端、第一时钟信号线和第一节点；控制模块，控制模块至少连接于第一电压信号线、第二电压信号线、第一节点、第二节点和第三节点，第一节点与第三节点直接连接或者通过第一调节模块连接；输出模块，输出模块包括第一输出模块和第二输出模块，第一输出模块至少连接于第一电压信号线、第三节点和输出信号端，第二输出模块至少连接于第二电压信号线、第二节点和输出信号端。
基于同一发明构思，本发明还公开了一种显示装置，该显示装置包括上述显示面板。
与现有技术相比，本发明提供的显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的显示面板可以包括显示区和非显示区，显示面板的非显示区包括驱动电路，驱动电路用于与各个像素单元的像素电路分别电连接，为像素电路提供控制信号使得显示区内的像素单元有序发光，实现显示面板的显示功能。驱动电路包括移位寄存器，移位寄存器至少包括输入模块、控制模块和输出模块，以实现驱动电路的移位控制功能。输入模块将起始移位信号即输入信号传输至各级移位寄存器，然后通过控制模块的控制，使得第一输出模块和第二输出模块分时导通，实现驱动电路的各级移位寄存器的输出信号端的输出信号分别包括低电平信号和高电平信号，进而将输出信号端的输出信号作为控制信号传输至显示区的像素单元的像素电路中，实现对像素电路的驱动控制，进而可以保证显示面板中各像素单元的发光显示效果。并且本发明中移位寄存器的第一节点和第三节点之间可以直接连接，或者也可以通过第一调节模块连接，使得第三节点的信号控制第一输出模块导通时，第三节点的电位不受第一节点的电位影响，尽可能保证第一输出模块在第三节点的信号控制下完全导通，进而可以稳定第一输出模块的导通效果，保证第一输出模块将输出信号稳定的传输至输出信号端。
当然，实施本发明的任一产品不必特定需要同时达到以上所述的所有技术效果。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1是本发明实施例提供的显示面板的一种平面结构示意图；
图2是图1中移位寄存器的一种模块连接示意图；
图3是图1中移位寄存器的另一种模块连接示意图；
图4是图1中移位寄存器的另一种模块连接示意图；
图5是图1中移位寄存器的另一种模块连接示意图；
图6是图4中移位寄存器的电路连接结构示意图；
图7是图5中移位寄存器的电路连接结构示意图；
图8是图5中移位寄存器的另一种电路连接结构示意图；
图9是图5中移位寄存器的另一种电路连接结构示意图；
图10是图8中移位寄存器电路的时序图；
图11是图8中的电路结构在第一时间段的晶体管的导通状态图；
图12是图8中的电路结构在第二时间段的晶体管的导通状态图；
图13是图8中的电路结构在第三时间段的晶体管的导通状态图；
图14是图8中的电路结构在第四时间段的晶体管的导通状态图；
图15是现有技术中第三节点和输出信号端之间未设置第一电容的时序波形图；
图16是图4中移位寄存器的另一种电路连接结构示意图；
图17是图4中移位寄存器的另一种电路连接结构示意图；
图18是图16中的电路结构在第一时间段的晶体管的导通状态图；
图19是图16中的电路结构在第二时间段的晶体管的导通状态图；
图20是图16中的电路结构在第三时间段的晶体管的导通状态图；
图21是图16中的电路结构在第四时间段的晶体管的导通状态图；
图22是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的局部剖面结构示意图；
图23是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的另一种局部剖面结构示意图；
图24是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上时的局部平面结构示意图；
图25是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上时的另一种局部平面结构示意图；
图26是本发明实施例提供的显示面板的另一种平面结构示意图；
图27是图26、图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的局部剖面结构示意图；
图28是图26、图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的另一种局部剖面结构示意图；
图29是图26、图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的另一种局部剖面结构示意图；
图30是本发明实施例提供的显示面板的另一种平面结构示意图；
图31是本发明实施例提供的显示面板的另一种平面结构示意图；
图32是图31中像素单元的一种电连接结构示意图；
图33是图1中移位寄存器的另一种模块连接示意图；
图34是图33中移位寄存器的一种电路连接结构示意图；
图35是图1中移位寄存器的另一种模块连接示意图；
图36是图35中移位寄存器的一种电路连接结构示意图；
图37是图36中移位寄存器电路的时序图；
图38是图36中的电路结构在第一时间段的晶体管的导通状态图；
图39是图36中的电路结构在第二时间段的晶体管的导通状态图；
图40是图36中的电路结构在第三时间段的晶体管的导通状态图；
图41是图36中的电路结构在第四时间段的晶体管的导通状态图；
图42是本发明实施例提供的显示装置的平面结构示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
在不脱离本发明的精神或范围的情况下，在本发明中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本发明意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本发明的修改和变化。需要说明的是，本发明实施例所提供的实施方式，在不矛盾的情况下可以相互组合。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
请结合参考图1、图2和图3，图1是本发明实施例提供的显示面板的一种平面结构示意图，图2是图1中移位寄存器的一种模块连接示意图，图3是图1中移位寄存器的另一种模块连接示意图，本实施例提供的显示面板000，包括：
驱动电路00，驱动电路00包括移位寄存器01，移位寄存器01包括：
输入模块10，输入模块10至少连接于输入信号端STV、第一时钟信号线CK和第一节点N1；
控制模块20，控制模块20至少连接于第一电压信号线VGL、第二电压信号线VGH、第一节点N1、第二节点N2和第三节点N3，第一节点N1与第三节点N3直接连接或者通过第一调节模块301连接；
输出模块40，输出模块40包括第一输出模块401和第二输出模块402，第一输出模块401至少连接于第一电压信号线VGL、第三节点N3和输出信号端OUT，第二输出模块402至少连接于第二电压信号线VGH、第二节点N2和输出信号端OUT。
具体而言，本实施例提供的显示面板000可以包括显示区AA和非显示区NA(即边框区)，显示面板000的非显示区NA包括驱动电路00，驱动电路00可以是栅极驱动电路，显示区AA可以设置有多个像素单元P，各个像素单元P可以包括电连接的像素电路P1和发光元件P2，驱动电路00用于与各个像素单元P的像素电路P1分别电连接，通过驱动电路00为像素电路P1提供控制信号(如控制信号可以是扫描控制信号或者发光控制信号等)，以控制像素电路P1为发光元件P2提供驱动电流，使得显示区AA内的像素单元P有序发光，实现显示面板000的显示功能。可以理解的是，本实施例中的发光元件P2可以为有机发光二极管(OrganicLight-Emitting Diode，OLED)、次毫米发光二极管Mini LED或微发光二极管Micro LED，具体实施时可以根据实际情况选择设置，本实施例对此不作限定。本实施例的图中以框图示意像素电路P1，具体实施时，像素电路P1的电连接结构可参考相关技术中的结构进行理解，本实施例在此不作赘述。
本实施例的驱动电路00包括移位寄存器01，可选的，驱动电路00可以包括多个级联的移位寄存器01，第一级移位寄存器01连接于输入信号端STV，第二级以及后续的移位寄存器01的输入信号端可以理解为输入信号端IN，且第二级以及后续的移位寄存器01的输入信号端IN与上一级移位寄存器的输出信号端OUT连接，以实现驱动电路00的移位控制功能。
可以理解的是，本实施例的图1中以驱动电路00位于显示区AA的一侧(图1中以驱动电路00位于显示区AA的左侧为例)，通过多个级联的移位寄存器01实现为显示区AA的像素单元P提供控制信号，驱动电路00包括的多个级联的移位寄存器01中，第一级移位寄存器可以与第一行像素单元P的像素电路P1电连接，第二级移位寄存器可以与第二行像素单元P的像素电路P1电连接，以此类推，最后一级移位寄存器可以与最后一行像素单元P的像素电路P1电连接。在其他一些可选实施例中，驱动电路00还可以分别位于显示区AA的不同侧(未附图示意)，即通过在显示区AA两侧均设置驱动电路00，实现对显示区AA的像素单元P的双边驱动效果。当驱动电路00分别位于显示区AA的两侧时，显示区AA两侧的第一级移位寄存器可以均与第一行像素单元P的像素电路P1电连接，显示区AA两侧的第二级移位寄存器可以均与第二行像素单元P的像素电路P1电连接，以此类推，显示区AA两侧的最后一级移位寄存器可以均与最后一行像素单元P的像素电路P1电连接。或者驱动电路00分别位于显示区AA的两侧时，可以设置显示区AA一侧的第一级移位寄存器与第一行像素单元P的像素电路P1电连接，显示区AA另一侧的第一级移位寄存器与第二行像素单元P的像素电路P1电连接，显示区AA一侧的第二级移位寄存器与第三行像素单元P的像素电路P1电连接，显示区AA另一侧的第二级移位寄存器与第四行像素单元P的像素电路P1电连接，以此类推，实现显示区AA不同侧的驱动电路以左右交替的方式实现对显示区AA的像素单元P的驱动效果。本实施例在此不作赘述，具体可参考相关技术中栅极驱动电路的设置方式进行理解。
本实施例的驱动电路00设置为包括多个级联的移位寄存器01时，移位寄存器01至少包括输入模块10、控制模块20和输出模块30，模块连接结构可以为：输入模块10至少连接于输入信号端STV、第一时钟信号线CK和第一节点N1，可选的，输入模块10至少接收输入信号端STV提供的输入信号和第一时钟信号线CK提供的第一时钟信号，而控制第一节点N1的信号；输入模块10的控制端连接第一时钟信号线CK，输入模块10的第一端和第二端分别连接输入信号端STV和第一节点N1，输入模块10可以在第一时钟信号线CK提供的第一时钟信号控制下导通或者截止，以通过第一时钟信号线CK提供的第一时钟信号的控制，将输入模块10的第一端的输入信号端STV提供的输入信号传输至输入模块10的第二端，控制第一节点N1的电位信号。可以理解的是，第一级移位寄存器01的输入模块10至少连接于输入信号端STV，其他级移位寄存器01的输入模块10至少连接于输入信号端IN，其他级移位寄存器01的输入信号端IN与上一级移位寄存器的输出信号端OUT连接，以实现驱动电路00的移位控制功能。
控制模块20至少连接于第一电压信号线VGL、第二电压信号线VGH、第一节点N1、第二节点N2和第三节点N3，可选的，控制模块20至少接收第一电压信号线VGL提供的第一电压信号、第二电压信号线VGH提供的第二电压信号、第一节点N1和第三节点N3的信号，而控制第二节点N2的信号；如图2所示，第一节点N1与第三节点N3可以直接连接，控制模块20的控制端可以连接第一节点N1(即第三节点N3)，控制模块20的两个第一端可以分别连接第一电压信号线VGL和第二电压信号线VGH，控制模块20的第二端可以连接第二节点N2，此时，控制模块20可以在第一节点N1(即第三节点N3)的信号控制下导通或者截止，以在控制模块20导通时，将控制模块20的第一端连接的第一电压信号线VGL提供的第一电压信号、第二电压信号线VGH提供的第二电压信号，分时传输至控制模块20的第二端，控制第二节点N2的电位信号。
或者如图3所示，第一节点N1与第三节点N3也可以通过第一调节模块301连接，第一调节模块301可以为一个常通的模块，即第一调节模块301的两端保持导通，控制模块20的两个控制端可以分别连接第一节点N1和第三节点N3。控制模块20的两个第一端可以分别连接第一电压信号线VGL和第二电压信号线VGH，控制模块20的第二端可以连接第二节点N2，此时，控制模块20可以在第一节点N1的信号控制下导通或者截止，以在控制模块20导通时，将控制模块20的第一端连接的第二电压信号线VGH提供的第二电压信号传输至控制模块20的第二端，控制第二节点N2的电位信号；控制模块20也可以在第三节点N3的信号控制下导通或者截止，以在控制模块20导通时，将控制模块20的另一个第一端连接的第一电压信号线VGL提供的第一电压信号传输至控制模块20的第二端，控制第二节点N2的电位信号。此时第二节点N2的电位信号可以是第一电压信号或者第二电压信号。
输出模块40包括第一输出模块401和第二输出模块402，第一输出模块401至少连接于第一电压信号线VGL、第三节点N3和输出信号端OUT，可选的，第一输出模块401至少接收第一电压信号线VGL提供的第一电压信号和第三节点N3的信号，而控制输出信号端OUT的输出信号，第一输出模块401可以在第三节点N3的信号控制下导通或者截止，以通过第一电压信号线VGL提供的第一电压信号控制输出信号端OUT的电位信号为第一电压信号。第二输出模块402至少连接于第二电压信号线VGH、第二节点N2和输出信号端OUT，可选的，第二输出模块402至少接收第二电压信号线VGH提供的第二电压信号和第二节点N2的信号，而控制输出信号端OUT的输出信号。第二输出模块402可以在第二节点N2的信号控制下导通或者截止，以通过第二电压信号线VGH提供的第二电压信号控制输出信号端OUT的电位信号为第二电压信号。
本实施例中第一电压信号线VGL提供的第一电压信号和第二电压信号线VGH提供的第二电压信号可以为高低不同的电位信号，可选的，第一电压信号线VGL提供的第一电压信号可以为低电平信号，第二电压信号线VGH提供的第二电压信号可以为高电平信号。第一输出模块401可以在第三节点N3的信号控制下导通或者截止，以在第一输出模块401导通时，通过第一电压信号线VGL提供的第一电压信号控制输出信号端OUT的电位信号为低电平的第一电压信号，第二输出模块402可以在第二节点N2的信号控制下导通或者截止，以在第二输出模块402导通时，通过第二电压信号线VGH提供的第二电压信号控制输出信号端OUT的电位信号为高电平的第二电压信号。
本实施例输入模块10将起始移位信号即输入信号传输至各级移位寄存器01，然后通过控制模块20的控制，使得第一输出模块401和第二输出模块402分时导通，实现驱动电路00的各级移位寄存器01的输出信号端OUT的输出信号分别包括低电平信号和高电平信号，进而将输出信号端OUT的输出信号作为控制信号传输至显示区AA的像素单元P的像素电路P1中，实现对像素电路P1的驱动控制，进而可以保证显示面板000中各像素单元P的发光显示效果。
可选的，如图3所示，本实施例中的第一调节模块301的控制端可以连接第一电压信号线VGL，第一调节模块301的第一端和第二端分别连接第一节点N1和第三节点N3，第一电压信号线VGL提供的第一电压信号可以控制第一调节模块301的第一端和第二端保持导通，第一节点N1和第三节点N3通过第一调节模块301连接，使得第三节点N3的信号控制第一输出模块401导通时，第三节点N3的电位不受第一节点N1的电位影响，尽可能保证第一输出模块401在第三节点N3的信号控制下完全导通，进而可以稳定第一输出模块401的导通效果，保证第一输出模块401将输出信号传输至输出信号端OUT。
可以理解的是，本实施例的图中仅是以框图示意驱动电路00中移位寄存器01的各个模块结构，具体实施时，可根据实际需求设置移位寄存器01的各个模块中包括晶体管和电容等电连接结构，本实施例在此不作限定，具体可参考后续实施例的说明进行理解。
需要说明的是，本实施例的图中仅是示例性画出显示面板000的结构，具体实施时，显示面板000的结构包括但不仅限于此，还可以包括其他能够实现显示功能的结构，可参考相关技术中有机发光二极管显示面板的结构进行理解，本实施例在此不作赘述。
在一些可选实施例中，请结合参考图1-图3和图4，图4是图1中移位寄存器的另一种模块连接示意图，本实施例中，显示面板000的驱动电路00包括多个级联的移位寄存器01，各个移位寄存器01的控制模块20包括第一控制模块201和第二控制模块202；
第一控制模块201至少连接于第一电压信号线VGL、第二节点N2和第三节点N3；
第二控制模块202至少连接于第二电压信号线VGH、第一节点N1和第二节点N2。
本实施例解释说明了控制模块20包括第一控制模块201和第二控制模块202，第一控制模块201的第一端可以为控制模块20的两个第一端中的一个，第二控制模块202的第一端可以为控制模块20的两个第一端中的另一个，第一控制模块201至少连接于第一电压信号线VGL、第二节点N2和第三节点N3，可选的，第一控制模块201至少接收第一电压信号线VGL提供的第一电压信号和第三节点N3的信号，而控制第二节点N2的信号；第一控制模块201的控制端连接第三节点N3，第一控制模块201的第一端连接第一电压信号线VGL，第一控制模块201的第二端连接第二节点N2，在第三节点N3的信号控制下，第一控制模块201的第一端和第二端之间导通，第一电压信号线VGL提供的第一电压信号可以传输至第二节点N2，控制第二节点N2的电位为第一电压信号。第二控制模块202至少连接于第二电压信号线VGH、第一节点N1和第二节点N2，可选的，第二控制模块202至少接收第二电压信号线VGH提供的第二电压信号和第一节点N1的信号，而控制第二节点N2的信号，第二控制模块202的控制端连接第一节点N1，第二控制模块202的第一端连接第二电压信号线VGH，第二控制模块202的第二端连接第二节点N2，在第一节点N1的信号控制下，第二控制模块202的第一端和第二端之间导通，第二电压信号线VGH提供的第二电压信号可以传输至第二节点N2，控制第二节点N2的电位为第二电压信号。
可以理解的是，本实施例中的第一控制模块201的控制端连接于第三节点N3，可以使得第一控制模块201的第一端和第二端之间的导通与否(即第一电压信号线VGL提供的第一电压信号是否传输至第二节点N2)由第三节点N3的信号控制。第二控制模块202的控制端连接于第一节点N1，可以使得第二控制模块202的第一端和第二端之间的导通与否(即第二电压信号线VGH提供的第二电压信号是否传输至第二节点N2)由第一节点N1的信号控制。
可选的，如图4所示，本实施例进一步设置第三节点N3的信号控制第一控制模块201开启时，第一节点N1的信号控制第二控制模块202关断；或者，第三节点N3的信号控制第一控制模块201关断时，第一节点N1的信号控制第二控制模块202开启。即第三节点N3的信号控制第一控制模块201的第一端和第二端导通，第一电压信号线VGL提供的第一电压信号可以传输至第二节点N2时，第一节点N1的信号控制第二控制模块202关断，第二控制模块202的第一端和第二端之间不导通，第二电压信号线VGH提供的第二电压信号不能传输至第二节点N2，此时第三节点N3的信号控制第一输出模块401的第一端和第二端不导通，第一电压信号线VGL提供的第一电压信号不能传输至输出信号端OUT，从而可以通过第三节点N3的信号控制第一控制模块201的第一端和第二端导通，第一电压信号线VGL提供的低电平信号的第一电压信号可以传输至第二节点N2，第二输出模块402的第一端和第二端之间导通，第二电压信号线VGH提供的高电平的第二电压信号能够传输至输出信号端OUT，使得此时移位寄存器01的输出信号端OUT的输出信号为高电平的第二电压信号。而当第三节点N3的信号控制第一控制模块201的第一端和第二端关断不导通时，第一电压信号线VGL提供的第一电压信号不能传输至第二节点N2，第一节点N1的信号控制第二控制模块202的第一端和第二端之间导通，第二电压信号线VGH提供的第二电压信号可以传输至第二节点N2，从而可以通过第一节点N1的信号控制第二控制模块202的第一端和第二端导通，第二电压信号线VGH提供的高电平信号的第二电压信号可以传输至第二节点N2，使得第二输出模块402的第一端和第二端之间不导通，第二电压信号线VGH提供的高电平的第二电压信号不能够传输至输出信号端OUT，而此时第三节点N3的信号控制第一控制模块201关断，第一控制模块201的第一端和第二端不导通时，第三节点N3的信号可以控制第一输出模块401的第一端和第二端之间导通，第一电压信号线VGL提供的低电平的第一电压信号能够传输至输出信号端OUT，使得此时移位寄存器01的输出信号端OUT的输出信号为低电平的第一电压信号。
本实施例通过第一控制模块201和第二控制模块202不同时导通的设置，使得在第一控制模块201导通、第二控制模块202关断时，输出信号端OUT的输出信号为高电平的第二电压信号，而在第一控制模块201关断、第二控制模块202导通时，输出信号端OUT的输出信号为低电平的第一电压信号，从而以结构简单的第一控制模块201和第二控制模块202，即可实现驱动电路00的各级移位寄存器01的输出信号端OUT的输出信号分别包括低电平信号和高电平信号，进而将输出信号端OUT的输出信号作为控制信号传输至显示区AA的像素单元P的像素电路P1中，实现对像素电路P1的驱动控制，进而可以保证显示面板000中各像素单元P的发光显示效果。
可以理解的是，本实施例的图4以第一节点N1和第三节点N3通过第一调节模块301连接为例进行说明，具体实施时，第一节点N1和第三节点N3直接连接(如图5所示，图5是图1中移位寄存器的另一种模块连接示意图)时，控制模块20也可以是包括第一控制模块201和第二控制模块202的结构，仅需满足本实施例中的第一控制模块201和第二控制模块202不同时导通即可。
可选的，如图1、图4、图5、图6和图7所示，图6是图4中移位寄存器的电路连接结构示意图，图7是图5中移位寄存器的电路连接结构示意图(图6中第一节点N1和第三节点N3通过第一调节模块301连接，图7中第一节点N1和第三节点N3直接连接)，本实施例中，第一控制模块201包括第一晶体管M1，第二控制模块202包括第二晶体管M2；
第一晶体管M1的第一端(可以为第一晶体管M1的漏极)连接于第一电压信号线VGL，第一晶体管M1的第二端(可以为第一晶体管M1的源极)连接于第二节点N2，第一晶体管M1的控制端(可以为第一晶体管M1的栅极)连接于第三节点N3；或者，
第二晶体管M2的第一端(可以为第二晶体管M2的源极)连接于第二电压信号线VGH，第二晶体管M2的第二端(可以为第二晶体管M2的漏极)连接于第二节点N2，第二晶体管M2的控制端(可以为第二晶体管M2的栅极)连接于第一节点N1；或者，
第一晶体管M1的第一端(可以为第一晶体管M1的漏极)连接于第一电压信号线VGL，第一晶体管M1的第二端(可以为第一晶体管M1的源极)连接于第二节点N2，第一晶体管M1的控制端(可以为第一晶体管M1的栅极)连接于第三节点N3；且第二晶体管M2的第一端(可以为第二晶体管M2的源极)连接于第二电压信号线VGH，第二晶体管M2的第二端(可以为第二晶体管M2的漏极)连接于第二节点N2，第二晶体管M2的控制端(可以为第二晶体管M2的栅极)连接于第一节点N1。
本实施例解释说明了控制模块20仅包括两个晶体管，分别为第一控制模块201包括第一晶体管M1，第二控制模块202包括第二晶体管M2，使得移位寄存器01的电路中控制模块20包括的晶体管的数量大大减少，进而当将本实施例的包括多个级联的此移位寄存器01的驱动电路00制作于显示面板000的非显示区NA时，由于控制模块20包括的晶体管的数量大大减少，使得驱动电路00包括的晶体管的总数量大大减少，进而可以大大降低驱动电路00在非显示区NA占据的空间，有利于进一步缩小边框宽度，实现显示面板000的更窄边框效果。
本实施例中的控制模块20工作时，第三节点N3的信号控制第一晶体管M1开启时，第一节点N1的信号控制第二晶体管M2关断；或者，第三节点N3的信号控制第一晶体管M1关断时，第一节点N1的信号控制第二晶体管M2开启，从而可以使得第一晶体管M1和第二晶体管M2不同时导通，而是分时导通，在输出信号端OUT需要输出高电位的第二电压信号时，可以设置第一晶体管M1导通，第二晶体管M2截止，此时第一电压信号因第一晶体管M1的导通传输至第二节点N2，第二节点N2的信号控制第二输出模块420导通，第二电压信号通过第二输出模块420传输至输出信号端OUT。在输出信号端OUT需要输出低电位的第一电压信号时，可以设置第二晶体管M2导通，第一晶体管M1截止，此时第二电压信号通过第二晶体管M2的导通传输至第二节点N2，第二节点N2的信号控制第二输出模块420关断，第三节点N3的信号虽然控制第一晶体管M1截止，但是第三节点N3的信号可以控制第一输出模块401导通，第一电压信号通过第一输出模块401传输至输出信号端OUT。
本实施例的控制模块20包括的两个晶体管的电路结构，可以实现驱动电路00的各级移位寄存器01的输出信号端OUT的输出信号分别包括低电平信号和高电平信号，进而将输出信号端OUT的输出信号作为控制信号传输至显示区AA的像素单元P的像素电路P1中，实现对像素电路P1的驱动控制的同时，还可以使得控制模块20的晶体管数量大大减少，以保证显示面板000的更窄边框效果。
可选的，如图1、图5、图7和图8、图9所示，图8是图5中移位寄存器的另一种电路连接结构示意图，图9是图5中移位寄存器的另一种电路连接结构示意图，本实施例中，第一控制模块201包括第一晶体管M1，第二控制模块202包括第二晶体管M2，第一输出模块401包括第三晶体管M3，第二输出模块402包括第四晶体管M4；输入模块10可以包括第五晶体管M5，第一节点N1和第三节点N3可以直接连接。
本实施例中的第一晶体管M1与第二晶体管M2的沟道区的类型不同，即第一晶体管M1为N型沟道晶体管，第二晶体管M2为P型沟道晶体管(如图8所示)；或者，第一晶体管M1为P型沟道晶体管，第二晶体管M2为N型沟道晶体管(如图9所示)。此时，移位寄存器01中的其他晶体管如第三晶体管M3、第四晶体管M4、第五晶体管M5可以与第二晶体管M2的类型相同。
本实施例提供的移位寄存器01的电路结构中，第一晶体管M1的第一端(可以为第一晶体管M1的漏极)连接于第一电压信号线VGL，第一晶体管M1的第二端(可以为第一晶体管M1的源极)连接于第二节点N2，第一晶体管M1的控制端(可以为第一晶体管M1的栅极)连接于第三节点N3。第二晶体管M2的第一端(可以为第二晶体管M2的源极)连接于第二电压信号线VGH，第二晶体管M2的第二端(可以为第二晶体管M2的漏极)连接于第二节点N2，第二晶体管M2的控制端连接于第一节点N1。第三晶体管M3的第一端(可以为第三晶体管M3的漏极)连接于第一电压信号线VGL，第三晶体管M3的第二端(可以为第三晶体管M3的源极)连接于输出信号端OUT，第三晶体管M3的控制端(可以为第三晶体管M3的栅极)连接于第三节点N3。第四晶体管M4的第一端连接于第二电压信号线VGH(可以为第四晶体管M4的源极)，第四晶体管M4的第二端(可以为第四晶体管M4的漏极)连接于输出信号端OUT，第四晶体管M4的控制端(可以为第四晶体管M4的栅极)连接于第二节点N2。第五晶体管M5的第一端(可以为第五晶体管M5的源极)连接于输入信号端STV，第五晶体管M5的第二端(可以为第五晶体管M5的漏极)连接于第一节点N1，第五晶体管M5的控制端(可以为第五晶体管M5的栅极)连接于第一时钟信号线CK。
进一步可选的，第一输出模块401包括第一锁存模块4011，第一锁存模块4011连接于第三节点N3和输出信号端OUT之间；第一锁存模块4011包括第一电容C1，第一电容C1的第一极板连接于第三节点N3，第一电容C1的第二极板连接于输出信号端OUT；和/或，第二输出模块402包括第二锁存模块4021，第二锁存模块4021连接于第二节点N2和第二电压信号线VGH之间；第二锁存模块4021包括第二电容C2，第二电容C2的第一极板连接于第二节点N2，第二电容C2的第二极板连接于第二电压信号线VGH。本实施例的包括第一电容C1的第一锁存模块4011和包括第二电容C2的第二锁存模块4021可以起到锁存电压、稳定电位的作用。
可选的，请结合参考图8和图10，图10是图8中移位寄存器电路的时序图，以图8所示的移位寄存器01的电路结构为例，移位寄存器01工作时：
第一时间段t1，如图10和图11所示，图11是图8中的电路结构在第一时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，输入信号端STV的输入信号为低电平，第一时钟信号线CK提供的第一时钟信号为低电平，则第五晶体管M5导通，第一节点N1和第三节点N3均为低电平信号，第二晶体管M2导通、第三晶体管M3导通、第一晶体管M1截止，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4截止，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为低电平信号。
第二时间段t2，如图10和图12所示，图12是图8中的电路结构在第二时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为高电平，则第五晶体管M5截止，第一节点N1和第三节点N3因第一电容C1的锁存电压作用仍然保持为低电平信号，第二晶体管M2仍然导通、第三晶体管M3仍然导通、第一晶体管M1仍然截止，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4保持截止，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号仍然为低电平信号。第二电容C2可以稳定第二节点N2的电位为高电平信号，保证第四晶体管M4持续截止，避免高电平的第二电压信号传输至输出信号端OUT对输出的低电平信号产生影响。
第三时间段t3，如图10和图13所示，图13是图8中的电路结构在第三时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为低电平，则第五晶体管M5导通，第一节点N1和第三节点N3均为高电平信号，第二晶体管M2截止、第三晶体管M3截止、第一晶体管M1导通，第一电压信号线VGL传输的低电平的第一电压信号传输至第二节点N2，第四晶体管M4导通，第二电压信号线VGH传输的高电平的第二电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为高电平信号。
第四时间段t4，如图10和图14所示，图14是图8中的电路结构在第四时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为高电平，则第五晶体管M5截止，第一节点N1和第三节点N3因第一电容C1的锁存电压作用仍然保持为高电平信号，第二晶体管M2保持截止、第三晶体管M3保持截止、第一晶体管M1保持导通，第一电压信号线VGL传输的低电平的第一电压信号传输至第二节点N2，第四晶体管M4导通，第二电压信号线VGH传输的高电平的第二电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号仍然为高电平信号。
第五时间段t5，如图10和图11所示，图8中电路结构在第五时间段的晶体管的导通状态图可参考图11，输入信号端STV的输入信号为低电平，第一时钟信号线CK提供的第一时钟信号为低电平，则第五晶体管M5导通，输入信号端STV的输入信号写入第一节点N1，第一节点N1和第三节点N3均为低电平信号，第二晶体管M2导通、第三晶体管M3导通、第一晶体管M1截止，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4截止，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为低电平信号。
现有技术中，若第三节点N3和输出信号端OUT之间未设置第一电容C1，则当输入信号端STV的输入信号从高电平跳到低电平，且第一时钟信号线CK提供的第一时钟信号为低电平时，第三节点N3会被写低到VVGL+|Vth|，其中Vth为第三晶体管M3的阈值电压，VVGL为第一电压信号线VGL传输的低电平的第一电压信号的电压，第三晶体管M3进入饱和工作区，第三晶体管M3被打开，输出信号端OUT被写低，当被写低到VN3+|Vth|(即VVGL+2|Vth|)时，第三晶体管M3工作状态会从饱和区变为截止区(P型晶体管进入截止区的条件是Vg-Vs＞Vth，当输出信号端OUT的电位即第三晶体管M3的源极电位Vs被写低到VVGL+2|Vth|，此时第三晶体管M3的栅极电位Vg-Vs＞Vth，第三晶体管M3进入截止区)，所以输出信号端OUT的电位不能继续被写低，输出信号端OUT的电位很可能维持在VVGL+2|Vth|，造成输出信号端OUT的输出信号的波形拖尾即台阶，进而造成移位寄存器01的输出信号不稳定。如图15中示意的第五时间段t5’(图15是现有技术中第三节点和输出信号端之间未设置第一电容的时序波形图)，若第三节点N3和输出信号端OUT之间未设置第一电容C1，则当输入信号端STV的输入信号从高电平跳到低电平，且第一时钟信号线CK提供的第一时钟信号为低电平时，输出信号端OUT的输出信号的波形存在拖尾。
为了解决该问题，本实施例的电路结构在第三节点N3和输出信号端OUT之间设置第一电容C1，当输入信号端STV的输入信号从高电平跳到低电平，且第一时钟信号线CK提供的第一时钟信号为低电平时，输出信号端OUT的输出信号的电位被拉低，由于第一电容C1的耦合作用，输出信号端OUT的输出信号的电位变低，则第一电容C1可以对第三节点N3向负电位方向耦合，使第三节点N3的电位被耦合后低于VVGL-|Vth|，使得随着输出信号端OUT的输出信号的电位被拉低，第三晶体管M3不能满足进入截止区的条件，进而保证第三晶体管M3的导通稳定性，则在第五时间段t5，第一电压信号线VGL的第一电压信号直接通过第三晶体管M3稳定传输至输出信号端OUT，输出信号端OUT的输出信号的电位可以直接被拉低至低电平的第一电压信号，进而可以避免输入信号端STV的输入信号从高电平跳到低电平，且第一时钟信号线CK提供的第一时钟信号为低电平时，输出信号端OUT的输出信号的波形拖尾问题(如图10所示的第五时间段t5内输出信号端OUT的输出信号的波形直接被拉低，不存在拖尾问题)，使得移位寄存器01的输出信号更加稳定，进而有利于进一步保证显示面板000的显示效果。
本实施例提供的移位寄存器01的电路结构，不仅可以在保证移位寄存器01的移位寄存功能，为显示区AA的像素电路P1提供控制信号的同时，还可以简化电路，使得驱动电路00中晶体管的数量尽可能减少，更加有利于窄边框的设计，并且通过第一锁存模块的第一电容C1的设计，使得移位寄存器01的输出信号更加稳定，改善输出信号的拖尾问题，进而有利于进一步保证显示面板000的显示效果。
可选的，如图1、图4、图6和图16、图17所示，图16是图4中移位寄存器的另一种电路连接结构示意图，图17是图4中移位寄存器的另一种电路连接结构示意图，本实施例中，第一控制模块201包括第一晶体管M1，第二控制模块202包括第二晶体管M2，第一输出模块401包括第三晶体管M3，第二输出模块402包括第四晶体管M4；输入模块10可以包括第五晶体管M5，第一节点N1和第三节点N3可以通过第一调节模块301连接。第一调节模块301可以包括第七晶体管M7。第一节点N1与第三节点N3通过第一调节模块301连接，第一调节模块301至少连接于第一节点N1、第三节点N3和第一电压信号线VGL。第一调节模块301至少接收第一节点N1的信号和第一电压信号线VGL提供的第一电压信号，而控制第三节点N3的信号。
本实施例中的第一晶体管M1与第二晶体管M2的沟道区的类型不同，即第一晶体管M1为N型沟道晶体管，第二晶体管M2为P型沟道晶体管(如图16所示)；或者，第一晶体管M1为P型沟道晶体管，第二晶体管M2为N型沟道晶体管(如图17所示)。此时，移位寄存器01中的其他晶体管如第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7可以与第二晶体管M2的类型相同。
本实施例提供的移位寄存器01的电路结构中，第七晶体管M7的第一端(可以为第七晶体管M7的源极)连接于第一节点N1，第七晶体管M7的第二端(可以为第七晶体管M7的漏极)连接于第三节点N3，第七晶体管M7的控制端(可以为第七晶体管M7的栅极)连接于第一电压信号线VGL。第七晶体管M7至少接收第一节点N1的信号和第一电压信号线VGL提供的第一电压信号，而控制第三节点N3的信号。
可选的，请结合参考图16和图10，图16中移位寄存器电路的时序图可继续参考图10，以图16所示的移位寄存器01的电路结构为例，移位寄存器01工作时：
第一时间段t1，如图10、图16和图18所示，图18是图16中的电路结构在第一时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为低电平，第一时钟信号线CK提供的第一时钟信号为低电平，则第五晶体管M5导通，第一节点N1和第三节点N3均为低电平信号，第二晶体管M2导通、第三晶体管M3导通、第一晶体管M1截止，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4截止，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为低电平信号。
第二时间段t2，如图10、图16和图19所示，图19是图16中的电路结构在第二时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为高电平，则第五晶体管M5截止，第三节点N3因第一电容C1的锁存电压作用仍然保持为低电平信号，第一节点N1因第七晶体管M7的导通作用仍然保持为低电平信号，第二晶体管M2仍然导通、第三晶体管M3仍然导通、第一晶体管M1仍然截止，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4保持截止，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号仍然为低电平信号。第二电容C2稳定第二节点N2的电位为高电平信号，保证第四晶体管M4持续截止，避免高电平的第二电压信号传输至输出信号端OUT对输出的低电平信号产生影响。并且本实施例中第七晶体管M7的设置，可以使得第三节点N3的电位尽可能低，由于第一节点N1的电位最低可能也就达到第一电压信号，但是为了保证第三晶体管M3的完全导通，需要第三节点N3的电位被拉低至比第三晶体管M3漏极的第一电压信号的值低得多，因此，本实施例设置第一调节模块301的第七晶体管M7，使得第三节点N3的低电位不受第一节点N1电位的影响，可以将第三节点N3的低电位尽可能拉低，进而保证第三晶体管M3的导通效果，使得第三晶体管M3充分打开，输出信号端OUT的输出信号保持为低电平信号的第一电压信号。
第三时间段t3，如图10、图16和图20所示，图20是图16中的电路结构在第三时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为低电平，则第五晶体管M5导通，第一节点N1和第三节点N3均为高电平信号，第二晶体管M2截止、第三晶体管M3截止、第一晶体管M1导通，第一电压信号线VGL传输的低电平的第一电压信号传输至第二节点N2，第四晶体管M4导通，第二电压信号线VGH传输的高电平的第二电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为高电平信号。
第四时间段t4，如图10、图16和图21所示，图21是图16中的电路结构在第四时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为高电平，则第五晶体管M5截止，第一节点N1和第三节点N3因第一电容C1的锁存电压作用仍然保持为高电平信号，第二晶体管M2保持截止、第三晶体管M3保持截止、第一晶体管M1保持导通，第一电压信号线VGL传输的低电平的第一电压信号传输至第二节点N2，第四晶体管M4导通，第二电压信号线VGH传输的高电平的第二电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号仍然为高电平信号。
第五时间段t5，如图10和图18所示，图16中电路结构在第五时间段的晶体管的导通状态图可参考图18，第七晶体管M7在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为低电平，第一时钟信号线CK提供的第一时钟信号为低电平，则第五晶体管M5导通，输入信号端STV的输入信号写入第三节点N3，第一节点N1和第三节点N3均为低电平信号，第二晶体管M2导通、第三晶体管M3导通、第一晶体管M1截止，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4截止，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为低电平信号。
本实施例的电路结构在第三节点N3和输出信号端OUT之间设置第一电容C1，当输入信号端STV的输入信号从高电平跳到低电平，且第一时钟信号线CK提供的第一时钟信号为低电平时，输出信号端OUT的输出信号的电位被拉低，由于第一电容C1的耦合作用，输出信号端OUT的输出信号的电位变低，则第一电容C1可以对第三节点N3向负电位方向耦合，使第三节点N3的电位低于VVGL-|Vth|，第三晶体管M3不能满足进入截止区的条件，进而保证第三晶体管M3的导通稳定性，则在第五时间段t5，第一电压信号线VGL的第一电压信号直接通过第三晶体管M3稳定传输至输出信号端OUT，输出信号端OUT的输出信号的电位直接被拉低至低电平的第一电压信号，进而可以避免输入信号端STV的输入信号从高电平跳到低电平，且第一时钟信号线CK提供的第一时钟信号为低电平时，输出信号端OUT的输出信号的波形拖尾问题(如图10所示的第五时间段t5内输出信号端OUT的输出信号的波形直接被拉低，不存在拖尾问题)，使得移位寄存器01的输出信号更加稳定，进而有利于进一步保证显示面板000的显示效果。
本实施例提供的移位寄存器01的电路结构，不仅可以在保证移位寄存器01的移位寄存功能，为显示区AA的像素电路提供控制信号的同时，还可以简化电路，使得驱动电路00中晶体管的数量尽可能减少，更加有利于窄边框的设计，还可以通过第一锁存模块的第一电容C1的设计，使得移位寄存器01的输出信号更加稳定，进而有利于进一步保证显示面板000的显示效果。
可选的，为了使得本实施例中第一晶体管M1和第二晶体管M2不同时导通，在输出信号端OUT需要输出高电位的第二电压信号时，可以设置第一晶体管M1导通，第二晶体管M2截止。在输出信号端OUT需要输出低电位的第一电压信号时，可以设置第二晶体管M2导通，第一晶体管M1截止，控制模块20包括类型不同的第一晶体管M1和第二晶体管M2的电路结构，可以实现驱动电路00的各级移位寄存器01的输出信号端OUT的输出信号分别包括低电平信号和高电平信号，进而将输出信号端OUT的输出信号作为控制信号传输至显示区AA的像素单元P的像素电路P1中，实现对像素电路P1的驱动控制的同时，还可以使得控制模块20的晶体管数量大大减少，以保证显示面板000的更窄边框效果。
本实施例设置第一晶体管M1和第二晶体管M2的类型不同，除了第一晶体管M1和第二晶体管M2分别为N型和P型不同的晶体管，还可以选择第一晶体管M1的有源层包含硅，第二晶体管M2的有源层包含氧化物半导体；或者，第一晶体管M1的有源层包含氧化物半导体，第二晶体管M2的有源层包含硅，即设置第一晶体管M1的有源层的材料和第二晶体管M2的有源层的材料不同。
第一晶体管M1和第二晶体管M2中的其中一者的有源层包含硅，另一者的有源层包含氧化物半导体，即第一晶体管M1和第二晶体管M2中的其中一者为硅晶体管，硅可以是用低温方法来沉积的多晶硅，即LTPS(Low Temperature Poly-silicon)或低温多晶硅，第一晶体管M1和第二晶体管M2中的另一者为氧化物半导体晶体管，氧化物半导体材料如非晶态的氧化铟镓锌，即IGZO(Indium Gallium Zinc Oxide)。由于移位寄存器01的电路结构中其他晶体管的类型与第二晶体管M2的类型相同，因此本实施例可以设置第一晶体管M1为N型IGZO晶体管，第二晶体管M2和电路结构中其他晶体管均为P型的LTPS晶体管，从而可以将电路结构中大部分晶体管均设置为制作较为容易的硅晶体管，有利于提高制程效率。并且电路结构中大部分晶体管均设置为制作较为容易的硅晶体管，由于硅晶体管相对于氧化物半导体晶体管而言，载流子迁移速率较快，且硅晶体管对于外界环境中的氢元素、水氧等没有氧化物半导体晶体管敏感，因此可以很好的保证整体电路结构的信号传输稳定性。本实施例利用硅晶体管和氧化物半导体晶体管各自的特点和优势，在保证晶体管稳定性和正常工作的同时，还有利于提升显示面板000的显示品质，使显示效果更优越，使产品更具有竞争优势。
在一些可选实施例中，请结合参考图1、图8、图16和图22，图22是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的局部剖面结构示意图，本实施例中，显示面板000包括衬底基板001，驱动电路00形成于衬底基板001上；
第一晶体管M1包括第一栅极M1G1、第一有源层M1N、第一源极M1S和第二漏极M1D；
第二晶体管M2包括第二栅极M2G1、第二有源层M2P、第二源极M2S和第二漏极M2D；
第一有源层M1N包含硅，第二有源层M2P包含氧化物半导体(即第一晶体管M1可以为N型的硅晶体管，第二晶体管M2可以为P型的氧化物半导体晶体管)；或者，第一有源层M1N包含氧化物半导体，第二有源层M2P包含硅(即第一晶体管M1可以为N型的氧化物半导体晶体管，第二晶体管M2可以为P型的硅晶体管)。本实施例的图22中以第一晶体管M1可以为N型的氧化物半导体晶体管，第二晶体管M2可以为P型的硅晶体管为例进行示例说明。当第一有源层M1N和第二有源层M2P的材料不同时，第一有源层M1N和第二有源层M2P位于不同膜层。第一有源层M1N可以位于第二有源层M2P远离衬底基板001的一侧。
可选的，请结合参考图1、图8、图16和图23，图23是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的另一种局部剖面结构示意图，本实施例中，显示面板000包括衬底基板001，驱动电路00形成于衬底基板001上；
第一晶体管M1还包括第三栅极M1G2，第一栅极M1G1与第三栅极M1G2分别位于第一有源层M1N的两侧，第一有源层M1N包含氧化物半导体；或者，
第二晶体管M2还包括第四栅极M2G2，第二栅极M2G1与第四栅极M2G2分别位于第二有源层M2P的两侧，第二有源层M2P包含氧化物半导体。
本实施例解释说明了显示面板000的驱动电路00中，控制模块20包括的第一晶体管M1和第二晶体管M2中的至少一者为N型晶体管，另一者为P型晶体管，但是第一晶体管M1的第一有源层M1N包含氧化物半导体，第二晶体管M2的第二有源层M2P包含氧化物半导体，即第一晶体管M1和第二晶体管M2均为氧化物半导体晶体管。此时第一晶体管M1和第二晶体管M2可以均为双栅晶体管，第一晶体管M1还包括第三栅极M1G2，沿垂直于衬底基板001所在平面的方向Z，第一栅极M1G1与第三栅极M1G2分别位于第一有源层M1N的两侧；第二晶体管M2还包括第四栅极M2G2，沿垂直于衬底基板001所在平面的方向Z，第二栅极M2G1与第四栅极M2G2分别位于第二有源层M2P的两侧。
本实施例设置第一晶体管M1和第二晶体管M2均为双栅结构的氧化物半导体晶体管，氧化物半导体的有源层可以为铟镓锌氧化物，双栅结构的氧化物半导体晶体管的两个栅极的电势产生的感应电荷可以延伸至其铟镓锌氧化物的有源层，铟镓锌氧化物的有源层在其厚度方向上的整个区域(由于双栅晶体管的两个栅极在其有源部的上下表面均存在交叠)，可以使得双栅结构的第一晶体管M1和第二晶体管M2中载离子浓度增加，从而有效提高了第一晶体管M1和第二晶体管M2的载流子迁移率，有利于提高第一晶体管M1和第二晶体管M2的驱动能力。第一晶体管M1包括第一栅极M1G1和第三栅极M1G2，可选的，第三栅极M1G2可以位于第一有源层M1N靠近衬底基板001的一侧。第二晶体管M2包括第二栅极M2G1和第四栅极M2G2，可选的，第四栅极M2G2可以位于第二有源层M2P靠近衬底基板001的一侧。第一晶体管M1的第一栅极M1G1为第一晶体管M1的主栅极，第三栅极M1G2为第一晶体管M1的辅栅极，第一晶体管M1的第一栅极M1G1可以连接第三节点N3，通过第三节点N3的信号控制第一晶体管M1的导通和截止，第一晶体管M1的第三栅极M1G2可以连接固定电位，起到提升氧化物半导体晶体管稳定性的作用，还可以起到保护第一有源层M1N的作用。同理第二晶体管M2的第二栅极M2G1为第二晶体管M2的主栅极，第四栅极M2G2为第二晶体管M2的辅栅极，第二晶体管M2的第二栅极M2G1可以连接第一节点N1，通过第一节点N1的信号控制第二晶体管M2的导通和截止，第二晶体管M2的第四栅极M2G2可以连接固定电位，起到提升氧化物半导体晶体管稳定性的作用，还可以起到保护第二有源层M2P的作用。
可以理解的是，本实施例仅是对于控制模块20包括的第一晶体管M1和第二晶体管M2进行了材料和结构的说明，在其他一些可选实施例中，驱动电路00中包括的除第一晶体管M1和第二晶体管M2以外的晶体管，也可以参考上述结构和材料设置，本实施例在此不作赘述，仅需能够满足实现移位寄存器01电路结构输出控制信号对显示区AA的像素电路进行驱动控制即可。
在一些可选实施例中，请结合参考图1、图8、图16和图24，图24是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上时的局部平面结构示意图(可以理解的是，为了清楚示意本实施例的结构，图24中进行了透明度填充)，本实施例中，位于非显示区NA的驱动电路00的多级移位寄存器01沿第一方向Y延伸；第一晶体管M1与第二晶体管M2沿第二方向X排列，第一方向Y与第二方向X相交。可选的，本实施例的图中以第一方向Y和第二方向X相互垂直为例进行示例说明。本实施例的第二方向X可以理解为显示区AA中与像素电路P1电连接的扫描控制线或者发光控制线中的一者的延伸方向。
本实施例的移位寄存器01的电路结构中包括类型不同的第一晶体管M1和第二晶体管M2时，可以设置第一晶体管M1与第二晶体管M2沿第二方向X排列，与多级移位寄存器01的排列方向不同，从而可以缩小各个移位寄存器01的电路结构在第一方向Y上占用的空间。
可选的，请结合参考图1、图8、图16和图25，图25是图8和图16中的第一晶体管和第二晶体管制作于衬底基板上时的另一种局部平面结构示意图(可以理解的是，为了清楚示意本实施例的结构，图25中进行了透明度填充)，本实施例中，位于非显示区NA的驱动电路00的多级移位寄存器01沿第一方向Y延伸；
第一晶体管M1与第二晶体管M2沿第一方向Y排列。
本实施例解释说明了显示面板000的非显示区NA设置驱动电路00，驱动电路00中的移位寄存器01的电路结构中包括类型不同的第一晶体管M1和第二晶体管M2时，无论第一晶体管M1的第一有源层M1N和第二晶体管M2的第二有源层M2P的材料是否相同，可以设置同一个移位寄存器01的电路结构中，第一晶体管M1与第二晶体管M2沿多级移位寄存器01的排列方向即第一方向Y排列，从而可以尽可能多的减少移位寄存器01的电路结构制作于衬底基板001上时占用的第二方向X上的空间，进而有利于缩小非显示区NA在第二方向X上的宽度，实现更窄边框设计。
在一些可选实施例中，请参考图8、图16、图26和图27，图26是本发明实施例提供的显示面板的另一种平面结构示意图，图26中移位寄存器的电路结构可以参考图8和图16所示，图27是图26、图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的局部剖面结构示意图，本实施例提供的显示面板000包括衬底基板001，驱动电路00形成于衬底基板001上；
显示面板000还包括初始输入信号线LSTV和/或电源信号线LV，初始输入信号线LSTV用于为驱动电路00提供初始输入信号，即初始输入信号线LSTV可以与第一级移位寄存器01的输入信号端STV连接，和/或，电源信号线LV用于为显示面板000的发光元件P2提供电源信号；
初始输入信号线LSTV、第一时钟信号线CK、第一电压信号线VGL、第二电压信号线VGH、电源信号线LV中的至少一者为预设信号线LY，预设信号线LY位于驱动电路00的晶体管所在的膜层背离衬底基板001的一侧。如图27所示，驱动电路00中第二晶体管M2的第二源极M2S与第二电压信号线VGH连接，第二电压信号线VGH可以作为预设信号线LY，预设信号线LY(第二电压信号线VGH)位于驱动电路00的晶体管所在的膜层背离衬底基板001的一侧。
本实施例解释说明了显示面板000的膜层结构可以包括衬底基板001，衬底基板001可以作为承载基板，用于制作显示面板000的其他结构。衬底基板001上至少可以包括晶体管阵列层002，晶体管阵列层002可以用于制作驱动电路00中的晶体管等结构。
本实施例的显示面板000中还设置有初始输入信号线LSTV和/或电源信号线LV，其中初始输入信号线LSTV用于为驱动电路00提供初始输入信号，即初始输入信号线LSTV可以与第一级移位寄存器01的输入信号端STV连接，以为驱动电路00提供起始移位信号。电源信号线LV可以理解为显示面板000的非显示区NA的电源总线，用于为显示面板000的显示区AA的像素单元P的发光元件P2提供电源信号。
本实施例设置驱动电路00连接的初始输入信号线LSTV、第一时钟信号线CK、第一电压信号线VGL、第二电压信号线VGH，像素单元P中发光元件P2电连接的电源信号线LV等位于非显示区NA的信号线中的至少一者命名为预设信号线LY，并且沿垂直于衬底基板001所在平面的方向Z，预设信号线LY位于驱动电路00的晶体管所在的膜层(即晶体管阵列层002)背离衬底基板001的一侧，使得预设信号线LY所在的膜层为晶体管阵列层002之外的其他导电膜层，避免非显示区NA的预设信号线LY采用晶体管阵列层002的膜层制作，进而可以避免非显示区NA的预设信号线LY占用非显示区NA在第二方向X上的宽度，进而有利于进一步缩小边框。
可以理解的是，本实施例对于晶体管阵列层002即驱动电路00中的晶体管等结构所在的膜层不作具体限定，晶体管阵列层002可以包括多个导电层、多个绝缘层和有源层等，用于制作晶体管的栅极、源漏极、有源部等结构。
可选的，请参考图8、图16、图26和图28，图28是图26、图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的另一种局部剖面结构示意图，本实施例中，在垂直于衬底基板001所在平面的方向Z上，预设信号线LY与第一晶体管M1和第二晶体管M2中的至少一者相交叠。进一步可选的，第一晶体管M1和第二晶体管M2中的N型沟道晶体管为预设晶体管TY；在垂直于衬底基板001所在平面的方向上，预设信号线LY与N型沟道晶体管的预设晶体管TY相交叠。如图28中以第一晶体管M1为N型沟道晶体管，则在垂直于衬底基板001所在平面的方向上，预设信号线LY与N型沟道晶体管的预设晶体管TY相交叠。预设信号线LY可以为驱动电路00连接的初始输入信号线LSTV、第一时钟信号线CK、第一电压信号线VGL、第二电压信号线VGH，像素单元P中发光元件P2电连接的电源信号线LV等位于非显示区NA的信号线中的至少一者，本实施例对此不作限定。
本实施例解释说明了当驱动电路00中控制模块20包括类型不同的第一晶体管M1和第二晶体管M2时，第一晶体管M1和第二晶体管M2中的至少一者为N型氧化物半导体晶体管，即第一晶体管M1和第二晶体管M2中的至少一者的有源层为氧化物半导体。由于N型氧化物半导体晶体管对于外界环境中的氢元素、水氧等比较敏感敏感，本实施例设置在垂直于衬底基板001所在平面的方向Z上，预设信号线LY与第一晶体管M1和第二晶体管M2中的至少一者相交叠，使得预设信号线LY起到对第一晶体管M1和第二晶体管M2中的至少一者为N型氧化物半导体晶体管的屏蔽效果，不仅可以缩小边框，还可以起到对N型沟道晶体管的预设晶体管TY的保护效果。
可选的，请参考图8、图16、图26和图29，图29是图26、图8和图16中的第一晶体管和第二晶体管制作于衬底基板上的另一种局部剖面结构示意图，本实施例中，驱动电路00的多级移位寄存器01沿第一方向Y延伸排列；
预设信号线LY沿第二方向X的宽度为W1，预设晶体管TY沿第二方向X的宽度为W2，第一方向Y与第二方向X相交，本实施例的图中以第一方向Y和第二方向X相互垂直为例进行示例说明；其中，预设信号线LY沿第二方向X的宽度W1大于预设晶体管TY沿第二方向X的宽度W2，从而可以使得预设信号线LY沿第二方向X的宽度W1尽可能款宽，有利于降低其本身电阻的同时，还可以提升预设信号线LY对预设晶体管TY的屏蔽保护作用。
进一步可选的，请结合参考图8、图16、图29和图30，图30是本发明实施例提供的显示面板的另一种平面结构示意图，本实施例中，预设信号线LY可以为在第二方向X上的宽度不完全相同的走线，如在空间允许范围内，预设信号线LY在第二方向X上的宽度可以尽可能宽，在空间受限的区域，预设信号线LY在第二方向X上的宽度可以减小，以避开其他导电结构。本实施例设置至少在第二方向X上，预设信号线LY完全覆盖预设晶体管TY，从而使得至少在预设晶体管TY所在区域，预设信号线LY的宽度W1要尽可能宽一些，以完全覆盖预设晶体管TY，保证对N型沟道晶体管的预设晶体管TY的保护效果的同时，还可以通过尽可能加宽的预设信号线LY，降低预设信号线LY本身的电阻，有利于信号传输的稳定性。
在一些可选实施例中，请结合参考图8、图16、图31和图32，图31是本发明实施例提供的显示面板的另一种平面结构示意图，图32是图31中像素单元的一种电连接结构示意图，可以理解的是，本实施例的图32中以像素单元P的像素电路P1的连接结构仅是举例，具体实施时，像素电路P1的电连接结构包括但不仅限于此。显示面板000的像素单元P包括：像素电路P1，像素电路P1包括驱动模块P11、复位模块P12、发光控制模块P13和补偿模块P14，可选的，像素电路P1还可以包括阳极初始化模块P16和数据写入模块P17，在其他一些可选实施例中，像素电路P1还可以包括偏置模块(未附图示意)。其中，复位模块P12连接于驱动模块P11的控制端，用于为驱动模块P11提供复位信号REF；发光控制模块P13可以包括第一发光控制模块P131和第二发光控制模块P132，第一发光控制模块P131连接于第一电源信号线PVDD与驱动模块P11的第一端之间，第二发光控制模块P132连接于驱动模块P11的第二端与显示面板000的发光元件P2之间；补偿模块P14连接于驱动模块P11的第二端与驱动模块P11的控制端之间；其中，复位模块P12和补偿模块P14中包括的晶体管可以为N型氧化物半导体晶体管，其余模块的晶体管可以为P型硅晶体管，本实施例对于该像素电路P1的工作原理不作赘述，具体可参考相关技术中显示面板000的工作原理进行理解。
本实施例设置像素电路P1包括预设模块PY，预设模块为复位模块P12、发光控制模块P13和补偿模块P14中的至少一者，即非显示区NA的驱动电路00用于为预设模块PY提供控制信号，预设模块为复位模块P12、发光控制模块P13和补偿模块P14中的至少一者时，驱动电路00用于为预设模块PY(如复位模块P12、补偿模块P14)提供扫描控制信号(如图32中复位模块P12的控制端连接的扫描控制信号SCAN1、补偿模块P14的控制端连接的扫描控制信号SCAN2)或者为预设模块PY(如发光控制模块P13)提供发光控制信号(如图32中发光控制模块P13的控制端连接的发光控制信号EM)，驱动电路00提供给控制像素电路P1所需的驱动信号，控制像素电路P1中的预设模块PY的导通和关断，像素电路P1控制发光元件P2发光。
可以理解的是，在显示面板000的空间允许范围内，还可以设置预设模块PY为阳极初始化模块P16、数据写入模块P17或者偏置模块中的任一者(如图32中阳极初始化模块P16的控制端连接的扫描控制信号SCAN4、数据写入模块P17的控制端连接的扫描控制信号SCAN3)，本实施例对于预设模块PY不作具体限定，仅需能够满足驱动电路00可以为显示区AA的像素电路P1提供所需的驱动控制信号，使得像素电路P1控制发光元件P2发光，实现显示面板000的显示功能即可。
本实施例中，像素单元P接收第一电源信号Vpvdd和第二电源信号Vpvee，第一电源信号Vpvdd的电压值大于第二电源信号Vpvee的电压值；第一电源信号线PVDD提供第一电源信号Vpvdd，第二电源信号线PVEE提供第二电源信号Vpvee。位于非显示区NA的电源信号线LV用于传输第二电源信号Vpvee，第一电源信号Vpvdd可以为阳极电压信号，第二电源信号Vpvee可以为阴极电压信号。即位于非显示区NA且与预设晶体管TY相交叠的预设信号线LY可以为第二电源信号线PVEE，具体的非显示区NA的第二电源信号线PVEE为第二电源总线，传输第二电源信号Vpvee的第二电源总线一般做在边框区域的非显示区NA，而非显示区NA一般还设置驱动电路00，为了充分节省边框面积，可以设置非显示区NA的作为第二电源总线的第二电源信号线PVEE的至少部分区域与驱动电路00交叠，如此设置可以节省面板边框，实现窄边框显示。
本实施例提供的显示面板000，通过驱动电路00为像素电路P1提供驱动信号，通过像素电路P1为显示面板000的发光元件P2提供驱动电流；通过第一电源信号线PVDD连接至像素电路P1，像素电路P1连接至发光元件P2的阳极，给发光元件P2的阳极传输第一电源信号Vpvdd，第二电源信号线PVEE连接至发光元件P2的阴极，给发光元件P2的阴极传输第二电源信号Vpvee，以驱动发光元件P2发光；通过将位于非显示区NA的第二电源信号线PVEE作为预设信号线LY，设置第二电源信号线PVEE与驱动电路00至少部分交叠，能够有效减小边框区的占用面积，从而减小显示面板000的边框宽度。
在一些可选实施例中，请结合参考图1、图33和图34、图35和图36，图33是图1中移位寄存器的另一种模块连接示意图，图34是图33中移位寄存器的一种电路连接结构示意图，图35是图1中移位寄存器的另一种模块连接示意图，图36是图35中移位寄存器的一种电路连接结构示意图，图33和图34中的第一节点N1和第三节点N3直接连接，图35和图36中的第一节点N1和第三节点N3通过第一调节模块301连接。
如图1、图33和图35所示，移位寄存器01还包括第二调节模块302；第二调节模块302至少连接于第五节点N5和第三节点N3，第二调节模块302还连接于第二电压信号线VGH、第二时钟信号线XCK和第二节点N2。第二时钟信号线XCK提供的第二时钟信号与第一时钟信号线CK提供的第一时钟信号相反。第二调节模块302用于在第二电压信号线VGH、第二时钟信号线XCK和第二节点N2、第五节点N5的信号控制下，进一步优化第三节点M3的电位，使得第三节点N3的电位能够保证第一输出模块401充分导通，第一电压信号能够直接传输至输出信号端OUT，避免第一输出模块401导通不充分，造成输出信号端OUT的输出信号不直接变为第一电压信号的拖尾问题，进而有利于优化输出信号端OUT的输出信号的稳定性。
具体的，
如图33和图34所示，输入模块10包括第五晶体管M5和第六晶体管M6；第五晶体管M5的第一端连接于输入信号端STV，第五晶体管M5的第二端连接于第一节点N1，第五晶体管M5的控制端连接于第一时钟信号线CK。第六晶体管M6的第一端连接于输入信号端STV，第六晶体管M6的第二端连接于第四节点N4，第六晶体管M6的控制端连接于第一时钟信号线CK。输入模块10的第五晶体管M5和第六晶体管M6形成由相同的第一时钟信号线CK控制的并列结构，从而可以使得输入模块10传输至第一节点N1的电位更加稳定，有利于提高整个移位寄存器电路的驱动稳定性。
第二调节模块302包括第九晶体管M9、第十晶体管M10、第十一晶体管M11和第三电容C3；第九晶体管M9的第一端和控制端连接于第五节点N5(第四节点N4和第五节点N5直接连接)，第九晶体管M9的第二端连接于第三节点N3。第十晶体管M10的第一端连接于第二时钟信号线XCK，第十晶体管M10的第二端连接于第六节点N6，第十晶体管M10的控制端连接于第五节点N5(即第四节点N4)；第十一晶体管M11的第一端连接于第二电压信号线VGH，第十一晶体管M11的第二端连接于第六节点N6，第十一晶体管M11的控制端连接于第二节点N2；第三电容C3的第一极板连接于第五节点N5(即第四节点N4)，第三电容C3的第二极板连接于第六节点N6。
如图35和图36所示，输入模块10包括第五晶体管M5和第六晶体管M6；第五晶体管M5的第一端连接于输入信号端STV，第五晶体管M5的第二端连接于第一节点N1，第五晶体管M5的控制端连接于第一时钟信号线CK。第六晶体管M6的第一端连接于输入信号端STV，第六晶体管M6的第二端连接于第四节点N4，第六晶体管M6的控制端连接于第一时钟信号线CK。输入模块10的第五晶体管M5和第六晶体管M6形成由相同的第一时钟信号线CK控制的并列结构，从而可以使得输入模块10传输至第一节点N1和第四节点N4的电位更加稳定，有利于提高整个移位寄存器电路的驱动稳定性。
第一调节模块301包括第七晶体管M7和第八晶体管M8，第七晶体管M7的第一端(可以为第七晶体管M7的源极)连接于第一节点N1，第七晶体管M7的第二端(可以为第七晶体管M7的漏极)连接于第三节点N3，第七晶体管M7的控制端(可以为第七晶体管M7的栅极)连接于第一电压信号线VGL。第七晶体管M7至少接收第一节点N1的信号和第一电压信号线VGL提供的第一电压信号，而控制第三节点N3的信号。第八晶体管M8的第一端连接于第四节点N4，第八晶体管M8的第二端连接于第五节点N5，第八晶体管M8的控制端连接于第一电压信号线VGL。第八晶体管M8至少接收第四节点N4的信号和第一电压信号线VGL提供的第一电压信号，而控制第五节点N5的信号。第一调节模块301的第七晶体管M7和第八晶体管M8形成由相同的第一电压信号线VGL控制的并列结构，从而可以使得第一调节模块301传输至第三节点N3和第五节点N5的电位更加稳定，有利于提高整个移位寄存器电路的驱动稳定性。
第二调节模块302包括第九晶体管M9、第十晶体管M10、第十一晶体管M11和第三电容C3；第九晶体管M9的第一端和控制端连接于第五节点N5(第四节点N4和第五节点N5通过第八晶体管M8连接)，第九晶体管M9的第二端连接于第三节点N3。第十晶体管M10的第一端连接于第二时钟信号线XCK，第十晶体管M10的第二端连接于第六节点N6，第十晶体管M10的控制端连接于第五节点N5；第十一晶体管M11的第一端连接于第二电压信号线VGH，第十一晶体管M11的第二端连接于第六节点N6，第十一晶体管M11的控制端连接于第二节点N2；第三电容C3的第一极板连接于第五节点N5，第三电容C3的第二极板连接于第六节点N6。
本实施例设置第二调节模块302，当第二时钟信号线XCK提供的第二时钟信号为低电平信号，第五节点N5控制第十晶体管M10的第一端和第二端导通，第六节点N6即第三电容C3的第二极为低电平信号，则第三电容C3的第一极(第五节点N5)板被耦合为低电平信号，第五节点N5的信号控制第九晶体管M9的第一端和第二端导通，控制拉低第三节点N3的电位。因此本实施例中第二调节模块302包括的晶体管和第三电容C3的连接结构，可以进一步优化第三节点N3的电位，使得第三节点N3的电位尽可能低，进而保证第三晶体管M3的充分打开，低电平的第一电压信号可以直接从输出信号端OUT输出，改善拖尾现象。
可选的，请结合参考图36和图37，图37是图36中移位寄存器电路的时序图，以图36所示的移位寄存器01的电路结构为例，移位寄存器01工作时：
第一时间段t1，如图37和图38所示，图38是图36中的电路结构在第一时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7和第八晶体管M8在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为低电平，第一时钟信号线CK提供的第一时钟信号为低电平，第二时钟信号线XCK提供的第二时钟信号为高电平，则第五晶体管M5和第六晶体管M6导通，第一节点N1和第四节点N4均为低电平，第三节点N3和第五节点N5均为低电平，第二晶体管M2导通、第三晶体管M3导通、第一晶体管M1截止，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4截止，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为低电平信号。此时由于第二节点N2为高电平，则第十一晶体管M11截止，第五节点N5受第四节点N4影响先为低电位，第十晶体管M10导通，当高电平的第二时钟信号通过第十晶体管M10传输至第六节点N6，通过第三电容C3的耦合作用，第五节点N5的电位被拉高，第九晶体管M9截止，第三节点N3的电位不会受到第五节点N5电位的影响，使得第三节点N3的电位保持为低电位，第三晶体管M3保持导通，使得输出信号端OUT的输出信号持续为低电平信号。
第二时间段t2，如图37和图39所示，图38是图36中的电路结构在
第二时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7和第八晶体管M8在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为高电平，第二时钟信号线XCK提供的第二时钟信号为低电平，则第五晶体管M5和第六晶体管M6截止，第一节点N1和第四节点N4因第七晶体管M7和第八晶体管M8的导通作用仍然保持为低电平信号，第二晶体管M2导通、第一晶体管M1截止，第三节点N3为低电平，第三晶体管M3继续导通，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为低电平信号。由于第二晶体管M2继续导通，第二电压信号线VGH传输的高电平的第二电压信号传输至第二节点N2，第四晶体管M4仍然截止，并且第二电容C2可以稳定第二节点N2的电位为高电平信号，保证第四晶体管M4持续截止，避免高电平的第二电压信号传输至输出信号端OUT对输出的低电平信号产生影响。此时由于第二节点N2为高电平，则第十一晶体管M11仍然截止，第五节点N5受第四节点N4影响先为低电位，第十晶体管M10导通，当低电平的第二时钟信号通过第十晶体管M10传输至第六节点N6，通过第三电容C3的耦合作用，第五节点N5的电位被拉低，第九晶体管M9导通，第三节点N3的电位受到第五节点N5低电平的第二时钟信号影响，使得第三节点N3的电位保持为低电位，第三晶体管M3保持导通，使得输出信号端OUT的输出信号持续为低电平信号。并且本实施例中第七晶体管M7和第八晶体管M8的设置，可以使得第三节点N3的电位尽可能低，使得第三节点N3的低电位不受第一节点N1电位的影响，可以将第三节点N3的低电位尽可能拉低，进而保证第三晶体管M3的导通效果，使得第三晶体管M3充分打开，输出信号端OUT的输出信号保持为低电平信号的第一电压信号。
第三时间段t3，如图37和图40所示，图40是图36中的电路结构在第三时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7和第八晶体管M8在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为低电平，第二时钟信号线XCK提供的第二时钟信号为高电平，则第五晶体管M5和第六晶体管M6导通，第一节点N1和第四节点N4因输入信号为高电平的控制，第一节点N1和第四节点N4为高电平信号，第二晶体管M2截止、第一晶体管M1导通，第三节点N3和第五节点N5为高电平，第三晶体管M3截止，第一电压信号线VGL传输的低电平的第一电压信号不能传输至输出信号端OUT。由于第一晶体管M1导通，使得第一电压信号线VGL的低电平的第一电压信号传输至第二节点N2，第二节点N2为低电平，第四晶体管M4导通，第二电压信号线VGH传输的高电平的第二电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为高电平信号。此时由于第五节点N5为高电平，则第九晶体管M9和第十晶体管M10截止，第二节点N2为低电平，则第十一晶体管M11导通，第二电压信号线VGH传输的高电平的第二电压信号传输至第六节点N4，通过第三电容C3的耦合，第五节点N5保持为高电位，第九晶体管M9持续截止，第三节点N3保证为高电位信号，第三晶体管M3持续截止，使得输出信号端OUT的输出的高电平信号不受第一电压信号的影响。
第四时间段t4，如图37和图41所示，图41是图36中的电路结构在第四时间段的晶体管的导通状态图(图中在晶体管上示意“×”表示该晶体管不导通，不示意任何标记表示该晶体管导通)，第七晶体管M7和第八晶体管M8在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为高电平，第一时钟信号线CK提供的第一时钟信号为高电平，第二时钟信号线XCK提供的第二时钟信号为低电平，则第五晶体管M5和第六晶体管M6截止，第一节点N1和第四节点N4因第七晶体管M7和第八晶体管M8的导通，继续为高电平信号，第二晶体管M2截止、第一晶体管M1导通，第三节点N3因第一电容C1的锁存电压作用仍然保持为高电平信号，第三节点N3和第五节点N5为高电平，第三晶体管M3截止，第一电压信号线VGL传输的低电平的第一电压信号不能传输至输出信号端OUT。由于第一晶体管M1导通，使得第一电压信号线VGL的低电平的第一电压信号传输至第二节点N2，第二节点N2为低电平，第四晶体管M4导通，第二电压信号线VGH传输的高电平的第二电压信号传输至输出信号端OUT，使得输出信号端OUT的输出信号为高电平信号。
第五时间段t5，如图37和图38所示，图36中的电路结构在第五时间段的晶体管的导通状态图可参考图38，第七晶体管M7和第八晶体管M8在第一电压信号线VGL提供的第一电压信号下保持导通。输入信号端STV的输入信号为低电平，第一时钟信号线CK提供的第一时钟信号为低电平，第二时钟信号线XCK提供的第二时钟信号为高电平，则第五晶体管M5和第六晶体管M6导通，第一节点N1和第四节点N4为低电平信号，第二晶体管M2导通、第一晶体管M1截止，第三节点N3和第五节点N5为低电平，第三晶体管M3导通，第一电压信号线VGL传输的低电平的第一电压信号传输至输出信号端OUT。由于第二晶体管M2导通，使得第二电压信号线VGH的高电平的第二电压信号传输至第二节点N2，第二节点N2为高电平，第四晶体管M4截止，第二电压信号线VGH传输的高电平的第二电压信号不能传输至输出信号端OUT。
此时由于第二节点N2为高电平，则第十一晶体管M11截止，第五节点N5受第四节点N4影响先为低电位，第十晶体管M10导通，当高电平的第二时钟信号通过第十晶体管M10传输至第六节点N6，通过第三电容C3的耦合作用，第五节点N5的电位被拉高，第九晶体管M9截止，第三节点N3的电位不会受到第五节点N5电位的影响，使得第三节点N3的电位保持为低电位，第三晶体管M3保持导通，使得输出信号端OUT的输出信号持续为低电平信号。
如图36和图37所示，本实施例的移位寄存器01的电路结构在第三节点N3和输出信号端OUT之间设置第一电容C1，当在第五时间段t5，输入信号端STV的输入信号从高电平跳到低电平，且第一时钟信号线CK提供的第一时钟信号为低电平，第二时钟信号线XCK提供的第二时钟信号为高电平时，输出信号端OUT的输出信号的电位被拉低，由于第一电容C1的耦合作用，输出信号端OUT的输出信号的电位变低，则第一电容C1可以对第三节点N3向负电位方向耦合，使第三节点N3的电位尽可能多的低于VVGL-|Vth|，进而保证第三晶体管M3的导通稳定性，第一电压信号线VGL的第一电压信号直接通过第三晶体管M3传输至输出信号端OUT，输出信号端OUT的输出信号的电位直接被拉低至低电平的第一电压信号，进而可以避免在第五时间段t5输出信号端OUT的输出信号的波形拖尾问题，使得移位寄存器01的输出信号更加稳定，进而有利于进一步保证显示面板000的显示效果。
本实施例提供的移位寄存器01的电路结构，不仅可以在保证移位寄存器01的移位寄存功能，为显示区AA的像素电路提供控制信号的同时，还可以简化电路，使得驱动电路00中晶体管的数量尽可能减少，更加有利于窄边框的设计，还可以通过第一锁存模块4011的第一电容C1和第二调节模块302中多个晶体管和第三电容C3的设计，使得移位寄存器01的输出信号更加稳定，改善移位寄存器01的输出信号拖尾问题，进而有利于进一步保证显示面板000的显示效果。
在一些可选实施例中，请参考图42，图42是本发明实施例提供的显示装置的平面结构示意图，本实施例提供的显示装置111，包括本发明上述实施例提供的显示面板000。图42实施例仅以手机为例，对显示装置111进行说明，可以理解的是，本发明实施例提供的显示装置111，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置111，本发明对此不作具体限制。本发明实施例提供的显示装置111，具有本发明实施例提供的显示面板000的有益效果，具体可以参考上述各实施例对于显示面板000的具体说明，本实施例在此不再赘述。
通过上述实施例可知，本发明提供的显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的显示面板可以包括显示区和非显示区，显示面板的非显示区包括驱动电路，驱动电路用于与各个像素单元的像素电路分别电连接，为像素电路提供控制信号使得显示区内的像素单元有序发光，实现显示面板的显示功能。驱动电路包括移位寄存器，移位寄存器至少包括输入模块、控制模块和输出模块，以实现驱动电路的移位控制功能。输入模块将起始移位信号即输入信号传输至各级移位寄存器，然后通过控制模块的控制，使得第一输出模块和第二输出模块分时导通，实现驱动电路的各级移位寄存器的输出信号端的输出信号分别包括低电平信号和高电平信号，进而将输出信号端的输出信号作为控制信号传输至显示区的像素单元的像素电路中，实现对像素电路的驱动控制，进而可以保证显示面板中各像素单元的发光显示效果。并且本发明中移位寄存器的第一节点和第三节点之间可以直接连接，或者也可以通过第一调节模块连接，使得第三节点的信号控制第一输出模块导通时，第三节点的电位不受第一节点的电位影响，尽可能保证第一输出模块在第三节点的信号控制下完全导通，进而可以稳定第一输出模块的导通效果，保证第一输出模块将输出信号稳定的传输至输出信号端。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (38)

1.一种显示面板，其特征在于，包括：
驱动电路，所述驱动电路包括移位寄存器，所述移位寄存器包括：
输入模块，所述输入模块至少连接于输入信号端、第一时钟信号线和第一节点；
控制模块，所述控制模块至少连接于第一电压信号线、第二电压信号线、所述第一节点、第二节点和第三节点，所述第一节点与所述第三节点直接连接或者通过第一调节模块连接；
输出模块，所述输出模块包括第一输出模块和第二输出模块，所述第一输出模块至少连接于所述第一电压信号线、所述第三节点和输出信号端，所述第二输出模块至少连接于所述第二电压信号线、所述第二节点和所述输出信号端。
2.根据权利要求1所述的显示面板，其特征在于，
所述输入模块至少接收输入信号和第一时钟信号，而控制所述第一节点的信号；
所述控制模块至少接收第一电压信号、第二电压信号、所述第一节点和所述第三节点的信号，而控制所述第二节点的信号；
所述第一输出模块至少接收第一电压信号和所述第三节点的信号，而控制输出信号，所述第二输出模块至少接收第二电压信号和所述第二节点的信号，而控制输出信号。
3.根据权利要求2所述的显示面板，其特征在于，
所述第一电压信号为低电平信号，所述第二电压信号为高电平信号。
4.根据权利要求1所述的显示面板，其特征在于，
所述控制模块包括第一控制模块和第二控制模块；
所述第一控制模块至少连接于所述第一电压信号线、所述第二节点和所述第三节点；
所述第二控制模块至少连接于所述第二电压信号线、所述第一节点和所述第二节点。
5.根据权利要求4所述的显示面板，其特征在于，
所述第一控制模块至少接收第一电压信号和所述第三节点的信号，而控制所述第二节点的信号；
所述第二控制模块至少接收第二电压信号和所述第一节点的信号，而控制所述第二节点的信号。
6.根据权利要求4所述的显示面板，其特征在于，
所述第一控制模块的控制端连接于所述第三节点，所述第二控制模块的控制端连接于所述第一节点；
所述第三节点的信号控制所述第一控制模块开启时，所述第一节点的信号控制所述第二控制模块关断；或者，
所述第三节点的信号控制所述第一控制模块关断时，所述第一节点的信号控制所述第二控制模块开启。
7.根据权利要求4所述的显示面板，其特征在于，
所述第一控制模块包括第一晶体管，所述第二控制模块包括第二晶体管；
所述第一晶体管的第一端连接于所述第一电压信号线，所述第一晶体管的第二端连接于所述第二节点，所述第一晶体管的控制端连接于所述第三节点；和/或，
所述第二晶体管的第一端连接于所述第二电压信号线，所述第二晶体管的第二端连接于所述第二节点，所述第二晶体管的控制端连接于所述第一节点。
8.根据权利要求7所述的显示面板，其特征在于，
所述第三节点的信号控制所述第一晶体管开启时，所述第一节点的信号控制所述第二晶体管关断；或者，
所述第三节点的信号控制所述第一晶体管关断时，所述第一节点的信号控制所述第二晶体管开启。
9.根据权利要求7所述的显示面板，其特征在于，
所述第一晶体管与所述第二晶体管的沟道区的类型不同。
10.根据权利要求7所述的显示面板，其特征在于，
所述第一晶体管为N型沟道晶体管，所述第二晶体管为P型沟道晶体管；或者，
所述第一晶体管为P型沟道晶体管，所述第二晶体管为N型沟道晶体管。
11.根据权利要求10所述的显示面板，其特征在于，
所述第一晶体管的有源层包含硅，所述第二晶体管的有源层包含氧化物半导体；或者，
所述第一晶体管的有源层包含氧化物半导体，所述第二晶体管的有源层包含硅。
12.根据权利要求11所述的显示面板，其特征在于，
所述第一晶体管包括第一栅极、第一有源层、第一源极和第二漏极；
所述第二晶体管包括第二栅极、第二有源层、第二源极和第二漏极；
所述第一有源层包含硅，所述第二有源层包含氧化物半导体；或者，
所述第一有源层包含氧化物半导体，所述第二有源层包含硅。
13.根据权利要求12所述的显示面板，其特征在于，
所述第一晶体管还包括第三栅极，所述第一栅极与所述第三栅极分别位于所述第一有源层的两侧，所述第一有源层包含氧化物半导体；或者，
所述第二晶体管还包括第四栅极，所述第二栅极与所述第四栅极分别位于所述第二有源层的两侧，所述第二有源层包含氧化物半导体。
14.根据权利要求7所述的显示面板，其特征在于，
所述驱动电路的多级所述移位寄存器沿第一方向延伸；
所述第一晶体管与所述第二晶体管沿所述第一方向排列。
15.根据权利要求7所述的显示面板，其特征在于，
所述驱动电路的多级所述移位寄存器沿第一方向延伸；
所述第一晶体管与所述第二晶体管沿第二方向排列，所述第一方向与所述第二方向相交。
16.根据权利要求7所述的显示面板，其特征在于，
所述显示面板包括衬底基板，所述驱动电路形成于所述衬底基板上；
所述显示面板还包括初始输入信号线和/或电源信号线，所述初始输入信号线用于为所述驱动电路提供初始输入信号，和/或，所述电源信号线用于为所述显示面板的发光元件提供电源信号；
所述初始输入信号线、所述第一时钟信号线、所述第一电压信号线、所述第二电压信号线、所述电源信号线中的至少一者为预设信号线，所述预设信号线位于所述驱动电路的晶体管所在的膜层背离所述衬底基板的一侧。
17.根据权利要求16所述的显示面板，其特征在于，
在垂直于所述衬底基板的方向上，所述预设信号线与所述第一晶体管和所述第二晶体管中的至少一者相交叠。
18.根据权利要求16所述的显示面板，其特征在于，
所述第一晶体管和所述第二晶体管中的N型沟道晶体管为预设晶体管；
在垂直于所述衬底基板的方向上，所述预设信号线与所述预设晶体管相交叠。
19.根据权利要求18所述的显示面板，其特征在于，
所述驱动电路的多级所述移位寄存器沿第一方向延伸；
所述预设信号线沿第二方向的宽度为W1，所述预设晶体管沿所述第二方向的宽度为W2，所述第一方向与所述第二方向相交；其中，
W1＞W2。
20.根据权利要求19所述的显示面板，其特征在于，
至少在所述第二方向上，所述预设信号线完全覆盖所述预设晶体管。
21.根据权利要求16所述的显示面板，其特征在于，
所述显示面板包括像素单元，所述像素单元包括像素电路和发光元件；
所述像素单元接收第一电源信号和第二电源信号，所述第一电源信号的电压值大于所述第二电源信号的电压值；
所述电源信号线用于传输所述第二电源信号。
22.根据权利要求1所述的显示面板，其特征在于，
所述第一节点与所述第三节点直接连接。
23.根据权利要求1所述的显示面板，其特征在于，
所述第一节点与所述第三节点通过所述第一调节模块连接，所述第一调节模块至少连接于所述第一节点、所述第三节点和所述第一电压信号线。
24.根据权利要求23所述的显示面板，其特征在于，
所述第一调节模块至少接收所述第一节点的信号和所述第一电压信号线提供的第一电压信号，而控制所述第三节点的信号。
25.根据权利要求1所述的显示面板，其特征在于，
所述第一输出模块包括第一锁存模块，所述第一锁存模块连接于所述第三节点和所述输出信号端之间；和/或，
所述第二输出模块包括第二锁存模块，所述第二锁存模块连接于所述第二节点和所述第二电压信号线之间。
26.根据权利要求25所述的显示面板，其特征在于，
所述第一锁存模块包括第一电容，所述第一电容的第一极板连接于所述第三节点，所述第一电容的第二极板连接于所述输出信号端；和/或，
所述第二锁存模块包括第二电容，所述第二电容的第一极板连接于所述第二节点，所述第二电容的第二极板连接于所述第二电压信号线。
27.根据权利要求1所述的显示面板，其特征在于，
所述第一输出模块包括第三晶体管，所述第二输出模块包括第四晶体管；
所述第三晶体管的第一端连接于所述第一电压信号线，所述第三晶体管的第二端连接于所述输出信号端，所述第三晶体管的控制端连接于所述第三节点；
所述第四晶体管的第一端连接于所述第二电压信号线，所述第四晶体管的第二端连接于所述输出信号端，所述第四晶体管的控制端连接于所述第二节点。
28.根据权利要求1所述的显示面板，其特征在于，
所述输入模块包括第五晶体管；
所述第五晶体管的第一端连接于所述输入信号端，所述第五晶体管的第二端连接于所述第一节点，所述第五晶体管的控制端连接于所述第一时钟信号线。
29.根据权利要求28所述的显示面板，其特征在于，
所述输入模块包括第六晶体管；
所述第六晶体管的第一端连接于所述输入信号端，所述第六晶体管的第二端连接于第四节点，所述第六晶体管的控制端连接于所述第一时钟信号线。
30.根据权利要求29所述的显示面板，其特征在于，
所述第一节点与所述第三节点通过所述第一调节模块连接；
所述第一调节模块包括第七晶体管；
所述第七晶体管的第一端连接于所述第一节点，所述第七晶体管的第二端连接于所述第三节点，所述第七晶体管的控制端连接于所述第一电压信号线。
31.根据权利要求30所述的显示面板，其特征在于，
所述第一调节模块包括第八晶体管；
所述第八晶体管的第一端连接于所述第四节点，所述第八晶体管的第二端连接于第五节点，所述第八晶体管的控制端连接于所述第一电压信号线。
32.根据权利要求31所述的显示面板，其特征在于，
所述移位寄存器还包括第二调节模块；
所述第二调节模块至少连接于所述第五节点和所述第三节点。
33.根据权利要求32所述的显示面板，其特征在于，
所述第二调节模块包括第九晶体管；
所述第九晶体管的第一端和控制端连接于所述第五节点，所述第九晶体管的第二端连接于所述第三节点。
34.根据权利要求33所述的显示面板，其特征在于，
所述第二调节模块还连接于所述第二电压信号线、第二时钟信号线和所述第二节点。
35.根据权利要求34所述的显示面板，其特征在于，
所述第二调节模块包括第十晶体管、第十一晶体管和第三电容；
所述第十晶体管的第一端连接于所述第二时钟信号线，所述第十晶体管的第二端连接于第六节点，所述第十晶体管的控制端连接于所述第五节点；
所述第十一晶体管的第一端连接于所述第二电压信号线，所述第十一晶体管的第二端连接于所述第六节点，所述第十一晶体管的控制端连接于所述第二节点；
所述第三电容的第一极板连接于所述第五节点，所述第三电容的第二极板连接于所述第六节点。
36.根据权利要求1所述的显示面板，其特征在于，
所述显示面板包括：
像素电路，所述像素电路包括预设模块；
所述驱动电路用于为所述预设模块提供控制信号。
37.根据权利要求36所述的显示面板，其特征在于，
所述像素电路包括驱动模块、复位模块、发光控制模块和补偿模块；
所述复位模块连接于所述驱动模块的控制端，用于为所述驱动模块提供复位信号；
所述发光控制模块连接于第一电源信号线与所述驱动模块的第一端之间，和/或，所述发光控制模块连接于所述驱动模块的第二端与所述显示面板的发光元件之间；
所述补偿模块连接于所述驱动模块的第二端与所述驱动模块的控制端之间；其中，
所述预设模块为所述复位模块、发光控制模块和补偿模块中的至少一者。
38.一种显示装置，其特征在于，包括权利要求1-37任意一项所述的显示面板。
CN202310985563.XA 2023-08-07 2023-08-07 显示面板和显示装置 Pending CN117116179A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310985563.XA CN117116179A (zh) 2023-08-07 2023-08-07 显示面板和显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310985563.XA CN117116179A (zh) 2023-08-07 2023-08-07 显示面板和显示装置

Publications (1)

Publication Number Publication Date
CN117116179A true CN117116179A (zh) 2023-11-24

Family

ID=88810259

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310985563.XA Pending CN117116179A (zh) 2023-08-07 2023-08-07 显示面板和显示装置

Country Status (1)

Country Link
CN (1) CN117116179A (zh)

Similar Documents

Publication Publication Date Title
KR102284402B1 (ko) 시프트 레지스터, 발광 제어 회로, 및 디스플레이 패널
US12002415B2 (en) Display panel and display device
US11361712B2 (en) Pixel circuit, driving method thereof, and display device
US20210335237A1 (en) Pixel Driving Circuit and Method, Display Apparatus
EP3588480B1 (en) Pixel driving circuit and driving method thereof, and layout structure of transistor
US11893937B2 (en) Pixel circuit, driving method thereof, array substrate, display panel, and display device
US11244623B2 (en) Pixel circuit and driving method thereof
US20210201773A1 (en) Pixel circuit and driving method thereof, display device
US11568819B2 (en) Pixel driving circuit and method for driving the same, display panel, and display device
CN112992246A (zh) 发光控制移位寄存器及方法、栅极驱动电路、显示装置
CN115035858A (zh) 像素电路及其驱动方法、显示面板
US20230012488A1 (en) Display substrate and display device
CN115294938B (zh) 一种像素扫描电路、显示面板及显示装置
CN117116179A (zh) 显示面板和显示装置
EP4002336A1 (en) Array substrate, display panel, and drive method for array substrate
CN112863448A (zh) 显示面板和显示装置
WO2020173033A1 (zh) 像素驱动电路及显示面板
WO2020173035A1 (zh) 像素驱动电路及显示面板
US20240087518A1 (en) Display panel and display panel driving method
CN216871964U (zh) 显示面板和显示装置
CN113056783B (zh) 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN115376451A (zh) 像素电路及其驱动方法、阵列基板、显示面板和显示装置
CN116704958A (zh) 移位寄存器单元、栅极驱动电路、驱动方法及显示装置
CN115803884A (zh) 阵列基板和显示装置
JP2014093100A (ja) シフトレジスタ回路および画像表示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination