CN117096173A - 场氧化层及其形成方法 - Google Patents

场氧化层及其形成方法 Download PDF

Info

Publication number
CN117096173A
CN117096173A CN202210520425.XA CN202210520425A CN117096173A CN 117096173 A CN117096173 A CN 117096173A CN 202210520425 A CN202210520425 A CN 202210520425A CN 117096173 A CN117096173 A CN 117096173A
Authority
CN
China
Prior art keywords
etching
oxide layer
field oxide
temperature
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210520425.XA
Other languages
English (en)
Inventor
支高雄
曾伟雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SiEn Qingdao Integrated Circuits Co Ltd
Original Assignee
SiEn Qingdao Integrated Circuits Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SiEn Qingdao Integrated Circuits Co Ltd filed Critical SiEn Qingdao Integrated Circuits Co Ltd
Priority to CN202210520425.XA priority Critical patent/CN117096173A/zh
Publication of CN117096173A publication Critical patent/CN117096173A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Weting (AREA)

Abstract

本发明提供一种场氧化层及其形成方法，所述场氧化层的形成方法包括：提供一半导体结构，所述半导体结构包括半导体衬底及氧化层，所述氧化层形成于所述半导体衬底的上表面；于所述氧化层的上表面形成掩膜层，其中，所述掩膜层中形成有暴露出所述氧化层的开口图形；基于所述开口图形对所述氧化层的至少部分厚度进行湿法刻蚀，以形成场氧化层；其中，湿法刻蚀过程中，至少一次改变刻蚀液的温度。本发明提供的场氧化层及其形成方法，能够得到符合要求的坡度角，提高半导体器件的电学性能，同时可以降低形成的场氧化层结构的形状对后续半导体工艺的影响。

Description

场氧化层及其形成方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种场氧化层及其形成方法。
背景技术
为了提高器件的静态关断状态及导通状态下的击穿电压，同时降低导通电阻，在LDMOS(Lateral Diffused Medal-Oxide-Semiconductor，横向双扩散金属氧化物半导体)晶体管中普遍采用RESURF(Reduce Surface Field，降低表面电场)的结构，以降低表面电场进而提高击穿电压。在RESURF结构中，在制造横向扩散金属氧化物晶体管(LDMOS)时，需要在半导体衬底上形成场氧化层(Field Oxide，FOX，简称场氧)，所述场氧化层用于隔离半导体器件。
所述场氧化层与半导体衬底之间具有坡度角α，该坡度角α对于后续的离子注入工艺有重大的影响，如果该坡度角α过小，会使得形成的器件的抗电击穿能力变弱，并且后续膜层覆盖后会有膜层间应力问题，坡面易断裂，而且制作的LDMOS晶体管的电气特性例如击穿电压存在偏低的问题；如果该坡度角α太大，刻蚀剖面不圆滑，在形成场板时会出现多晶硅残留的问题。
在不同的器件工艺中，对于场氧化层的坡度角有着不同的需求，因此，提供一种可得到符合要求的坡度角的形成方法，是十分必要的。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种场氧化层及其形成方法，用于得到符合要求的坡度角，提高半导体器件的电学性能，同时可以降低形成的场氧化层结构的形状对后续半导体工艺的影响。
为实现上述目的及其他相关目的，本发明提供一种场氧化层的形成方法，所述场氧化层的形成方法包括：
提供一半导体结构，所述半导体结构包括半导体衬底及氧化层，所述氧化层形成于所述半导体衬底的上表面；
于所述氧化层的上表面形成掩膜层，其中，所述掩膜层中形成有暴露出所述氧化层的开口图形；
基于所述开口图形对所述氧化层的至少部分厚度进行湿法刻蚀，以形成场氧化层；其中，湿法刻蚀过程中，至少一次改变刻蚀液的温度。
可选地，所述湿法刻蚀过程包括至少两个刻蚀进行阶段及至少一个刻蚀停止阶段，且任意相邻两个所述刻蚀进行阶段之间均设有一所述刻蚀停止阶段；其中，在所述刻蚀停止阶段执行改变刻蚀液温度的动作。
可选地，所述湿法刻蚀过程包括至少两个刻蚀进行阶段；其中，至少一个刻蚀进行阶段在执行刻蚀动作的同时，还执行改变刻蚀液温度的动作。
可选地，所述至少一个刻蚀进行阶段在升温过程中执行刻蚀动作，和/或，所述至少一个刻蚀进行阶段在降温过程中执行刻蚀动作。
可选地，通过改变刻蚀液的温度来改变刻蚀速率，以此来调整所述场氧化层与所述半导体衬底之间的坡度角；其中，刻蚀液的温度越高，刻蚀速率越大，坡度角越大。
可选地，湿法刻蚀过程中，刻蚀液的温度变化范围介于10℃-80℃之间。
可选地，在进行湿法刻蚀之前，所述场氧化层的形成方法还包括：基于所述开口图形对所述氧化层的部分厚度进行干法刻蚀的步骤。
可选地，所述场氧化层的形成方法还包括：去除所述掩膜层的步骤。
本发明还提供一种场氧化层，采用如前所述的场氧化层的形成方法制备。
可选地，所述场氧化层的坡度角介于25°-75°之间。
如上所述，本发明提供的一种场氧化层及其形成方法，通过控制刻蚀液的温度来调整刻蚀速率，最终控制刻蚀形成的坡度角，使得所述氧化层与所述半导体衬底之间的坡度角的角度范围符合制程需求，提高了器件的击穿电压，从而提高了半导体器件的电气性能。
附图说明
图1显示为本发明所述场氧化层的形成方法的流程图。
图2显示为本发明所述半导体结构的结构示意图。
图3显示为本发明所述场氧化层的形成方法中形成掩膜层后的结构示意图。
图4显示为实施例一所述场氧化层的形成方法中形成的场氧化层的结构示意图。
图5显示为实施例一所述场氧化层的形成方法中去除掩膜层的结构示意图。
图6显示为实施例一所述方法形成的场氧化层的电镜扫描图。
图7显示为实施例二所述场氧化层的形成方法中干法刻蚀形成的结构示意图。
图8显示为实施例二所述场氧化层的形成方法中形成的场氧化层的结构示意图。
图9显示为实施例二所述场氧化层的形成方法中去除掩膜层的结构示意图。
图10显示为实施例二所述方法形成的场氧化层的电镜扫描图。
元件标号说明
100 半导体结构
101 半导体衬底
102 氧化层
103 场氧化层
201 掩膜层
202 开口图形
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
如图1所示，本实施例提供一种场氧化层103的形成方法，所述场氧化层103的形成方法包括：步骤1)、步骤2)及步骤3)。进一步地，所述场氧化层102的形成方法还包括：步骤4)。
步骤1)：如图2所示，提供一半导体结构100，所述半导体结构100包括半导体衬底101及氧化层102，所述氧化层102形成于所述半导体衬底101的上表面。
具体的，所述半导体结构100的形成方法包括：提供一半导体衬底101，于所述半导体衬底101的上表面形成氧化层102；其中，采用常压热氧化(thermal oxide)工艺、化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或者原子层沉积(ALD)工艺形成所述氧化层102。
更具体的，所述半导体衬底101可以为单晶硅衬底、Ge衬底、SiGe衬底、SOI衬底、GOI衬底、Ⅲ-Ⅴ族衬底等；实际应用中，可以依据器件的具体需求，选择合适的半导体材料，在此不作限定。所述氧化层102的材料可以是二氧化硅等，当然其他能够形成场氧层的材料也应当适用。
步骤2)：如图3所示，于所述氧化层102的上表面形成掩膜层201，其中，所述掩膜层201中形成有暴露出所述氧化层102的开口图形202。
具体的，一示例中，所述掩膜层201为光刻胶层；具体形成方法包括：采用涂覆工艺于所述氧化层102的上表面形成光刻胶材料层，对所述光刻胶材料层进行曝光显影，于所述光刻胶材料层中形成暴露出所述氧化层102的开口图形，由此得到所述掩膜层201。
另一示例中，所述掩膜层201为硬掩膜层；具体形成方法包括：于所述氧化层102的上表面形成硬掩膜材料层，并于所述硬掩模材料层的上表面形成图形化的光刻胶层；基于所述图形化的光刻胶层对所述硬掩模材料层进行刻蚀，于所述硬掩膜材料层中形成暴露出所述氧化层102的开口图形；去除所述图形化的光刻胶层，由此得到所述掩膜层201。
步骤3)：如图4所示，基于所述开口图形202对所述氧化层102进行湿法刻蚀，以形成场氧化层103；其中，湿法刻蚀过程中，至少一次改变刻蚀液的温度。
具体的，一示例中，所述湿法刻蚀过程包括至少两个刻蚀进行阶段及至少一个刻蚀停止阶段，且任意相邻两个所述刻蚀进行阶段之间均设有一所述刻蚀停止阶段；其中，在所述刻蚀停止阶段执行改变刻蚀液温度的动作。
本示例中，所述湿法刻蚀过程至少具有两个刻蚀进行阶段，例如存在n个刻蚀进行阶段，依次序分为刻蚀进行阶段S1、刻蚀进行阶段S2……刻蚀进行阶段Sn，其中，在刻蚀进行阶段S1与刻蚀进行阶段S2之间具有一个刻蚀停止阶段T1，在刻蚀进行阶段S2与刻蚀进行阶段S3之间具有一个刻蚀停止阶段T2……在刻蚀进行阶段Sn-1与刻蚀进行阶段Sn之间具有一个刻蚀停止阶段Tn-1；相邻的两个刻蚀进行阶段的刻蚀液温度不同，在前一个刻蚀进行阶段刻蚀完成后，进入刻蚀停止阶段(譬如采取将所述半导体结构从刻蚀液中暂时取出的动作使得刻蚀暂停)，在该阶段将刻蚀液温度调整为后一个刻蚀进行阶段所需温度，温度调整完毕进行后一个刻蚀进行阶段。
需要说明的是，对于相邻的两个刻蚀进行阶段的刻蚀液温度，后一个刻蚀阶段的刻蚀液温度既可以比前一个刻蚀阶段的刻蚀液温度高，也可以比前一个刻蚀阶段的刻蚀液温度低；相应的，在所述刻蚀停止阶段内，可以通过升温的手段调节刻蚀液温度，也可以通过降温的手段调节刻蚀液温度。实际应用中，所述刻蚀液的温度变化范围介于10℃-80℃之间(包括两个端点值)；优选地，所述刻蚀液的温度变化范围介于20℃-60℃之间(包括两个端点值)。
另一示例中，所述湿法刻蚀过程包括至少两个刻蚀进行阶段；其中，至少一个刻蚀进行阶段在执行刻蚀动作的同时，还执行改变刻蚀液温度的动作。
本示例中，所述湿法刻蚀过程至少具有两个刻蚀进行阶段，例如有n个刻蚀进行阶段，依次序分为刻蚀进行阶段S1、刻蚀进行阶段S2……刻蚀进行阶段Sn，其中，每个刻蚀进行阶段之间没有时间间隔，刻蚀为连续进行；在至少一个刻蚀进行阶段内，在刻蚀的同时，改变所述刻蚀液的温度。实际应用中，该刻蚀进行阶段可以只通过升温来调整刻蚀液的温度，也可以只通过降温来调整刻蚀液的温度，更可以通过升温和降温配合来调整刻蚀液的温度；譬如，在刻蚀进行阶段S1内，刻蚀液的温度恒定为20℃，而刻蚀进行阶段S2内，刻蚀液的温度以恒定的升温速率由20℃加温至60℃，接着，在刻蚀进行阶段S3内，刻蚀液的温度以恒定的降温速率由60℃降温至20℃；在刻蚀进行阶段S4内，刻蚀液的温度先以恒定的升温速率由20℃加温至50℃，再以恒定的降温速率由50℃降温至30℃。其中，所述刻蚀液的温度变化范围介于10℃与80℃之间(包括两个端点值)，优选地，介于20℃与60℃之间(包括两个端点值)。
具体的，通过改变刻蚀液的温度来改变刻蚀速率，以此来调整所述场氧化层与所述半导体衬底之间的坡度角；其中，刻蚀液的温度越高，刻蚀速率越大，坡度角越大。
以氧化层的材料为二氧化硅为例，刻蚀二氧化硅层的刻蚀液为缓冲氧化物刻蚀液(BOE，其中，氢氟酸水溶液与氟化铵水溶液体积比为10:1)，缓冲氧化物刻蚀液的温度T与刻蚀速率E之间存在关系式：E＝50.3×T-422.7(单位：埃每分钟，10℃≤T≤80℃)，刻蚀液的温度T越高，刻蚀速率E越大；缓冲氧化物刻蚀液的温度T与形成场氧化层的坡度角α之间存在关系式：α＝0.7×T+18(单位：度，10℃≤T≤80℃)，刻蚀液的温度T越高，坡度角α越大；其中，坡度角的角度范围介于25°-75°之间(包括两个端点值)，优选地，坡度角的角度范围介于32°-60°之间。
步骤4)：如图5所示，去除所述掩膜层201。
作为示例，可以采用湿法刻蚀工艺或灰化工艺去除所述掩膜层201。
下面，以氧化层102的材料为二氧化硅层为例，对本实施例中场氧化层103的形成方法进行举例说明；其中，二氧化硅层的厚度为2微米，整个刻蚀过程分为3个刻蚀进行阶段，依次为：刻蚀进行阶段S1、刻蚀进行阶段S2及刻蚀进行阶段S3，在刻蚀进行阶段S1与刻蚀进行阶段S2之间存在刻蚀停止阶段T1，在刻蚀进行阶段S2与刻蚀进行阶段S3之间存在刻蚀停止阶段T2。
刻蚀进行阶段S1内，刻蚀液温度控制为20℃刻蚀速率为600埃每分钟，历时9min；刻蚀进行阶段S2内，刻蚀液温度控制为40℃，刻蚀速率为1600埃每分钟，历时6min；刻蚀进行阶段S3，刻蚀液温度控制为20℃，刻蚀速率为600埃每分钟，历时8min；并且，在刻蚀停止阶段T1＝15s的时长内，刻蚀液温度由20℃升温至40℃，在刻蚀停止阶段T2＝20s的时长内，刻蚀液温度由40℃降温至20℃；基于如上湿法刻蚀，最终形成的场氧化层103的结构如图5所示，其电镜扫描形貌如图6所示，坡度角为39°。
实施例二
本实施例提供一种场氧化层103的形成方法，其与实施例一的区别在于，在进行步骤3)的湿法刻蚀之前，所述形成方法还包括：基于所述开口图形202对所述氧化层102的部分厚度进行干法刻蚀；其中，步骤3)的湿法刻蚀是对所述氧化层102经干法刻蚀后的剩余厚度进行的(具体如图8至图10所示)。通过干法刻蚀与湿法刻蚀结合，使得最终形成的场氧化层103的坡度角有更大的变化范围。
如图7所示，首先，基于所述开口图形202对所述氧化层102进行干法刻蚀，其中，所述氧化层102为厚度为2μm的二氧化硅层。干法刻蚀所述二氧化硅层1μm；之后采用如实施例一所述的方法刻蚀剩余的1μm二氧化硅层，其过程分为3个刻蚀进行阶段，依次为：刻蚀进行阶段S1、刻蚀进行阶段S2及刻蚀进行阶段S3，在刻蚀进行阶段S1与刻蚀进行阶段S2之间存在刻蚀停止阶段T1，在刻蚀进行阶段S2与刻蚀进行阶段S3之间存在刻蚀停止阶段T2。刻蚀进行阶段S1内，刻蚀液温度控制为30℃刻蚀速率为1100埃每分钟，历时4min；刻蚀进行阶段S2内，刻蚀液温度控制为50℃，刻蚀速率为2100埃每分钟，历时2min；刻蚀进行阶段S3，刻蚀液温度控制为32℃，刻蚀速率为1200埃每分钟，历时2min；并且，在刻蚀停止阶段T1＝15s的时长内，刻蚀液温度由30℃升温至50℃，在刻蚀停止阶段T2＝20s的时长内，刻蚀液温度由50℃降温至32℃；刻蚀完成后的刻蚀沟槽如图8所示，去除掩膜层103后，最终形成的场氧化层103，其结构如图9所示，其电镜扫描形貌如图10所示，坡度角为45°。
实施例三
如图5-图6、图9-图10所示，本实施例提供一种采用如实施例一或实施例二所述形成方法制备的场氧化层103，所述场氧化层103形成于半导体衬底101上表面，所述场氧化层的材料包括二氧化硅、氮氧化硅等；其厚度介于50nm-5μm；其坡度角的角度范围介于25°-75°之间(包括两个端点值)，优选地，坡度角的角度范围介于32°-60°之间(包括两个端点值)；通过采用如前所述的形成方法制备的场氧化层103能够通过控制温度调整刻蚀速率，并进一步控制刻蚀形成的坡度角，使得器件制作时，能够根据器件的实际需要得到符合设计要求的坡度角。
综上所述，本发明提供的一种场氧化层的形成方法，通过控制刻蚀液的温度来调整刻蚀速率，最终控制刻蚀形成的坡度角，使得所述氧化层与所述半导体衬底之间的坡度角的角度范围符合制程需求，提高了器件的击穿电压，从而提高了半导体器件的电气性能。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种场氧化层的形成方法，其特征在于，所述场氧化层的形成方法包括：
提供一半导体结构，所述半导体结构包括半导体衬底及氧化层，所述氧化层形成于所述半导体衬底的上表面；
于所述氧化层的上表面形成掩膜层，其中，所述掩膜层中形成有暴露出所述氧化层的开口图形；
基于所述开口图形对所述氧化层的至少部分厚度进行湿法刻蚀，以形成场氧化层；其中，湿法刻蚀过程中，至少一次改变刻蚀液的温度。
2.根据权利要求1所述的场氧化层的形成方法，其特征在于，所述湿法刻蚀过程包括至少两个刻蚀进行阶段及至少一个刻蚀停止阶段，且任意相邻两个所述刻蚀进行阶段之间均设有一所述刻蚀停止阶段；其中，在所述刻蚀停止阶段执行改变刻蚀液温度的动作。
3.根据权利要求1所述的场氧化层的形成方法，其特征在于，所述湿法刻蚀过程包括至少两个刻蚀进行阶段；其中，至少一个刻蚀进行阶段在执行刻蚀动作的同时，还执行改变刻蚀液温度的动作。
4.根据权利要求3所述的场氧化层的形成方法，其特征在于，所述至少一个刻蚀进行阶段在升温过程中执行刻蚀动作，和/或，所述至少一个刻蚀进行阶段在降温过程中执行刻蚀动作。
5.根据权利要求1-4任一项所述的场氧化层的形成方法，其特征在于，通过改变刻蚀液的温度来改变刻蚀速率，以此来调整所述场氧化层与所述半导体衬底之间的坡度角；其中，刻蚀液的温度越高，刻蚀速率越大，坡度角越大。
6.根据权利要求5所述的场氧化层的形成方法，其特征在于，湿法刻蚀过程中，刻蚀液的温度变化范围介于10℃-80℃之间。
7.根据权利要求1所述的场氧化层的形成方法，其特征在于，在进行湿法刻蚀之前，所述场氧化层的形成方法还包括：基于所述开口图形对所述氧化层的部分厚度进行干法刻蚀的步骤。
8.根据权利要求1所述的场氧化层的形成方法，其特征在于，所述场氧化层的形成方法还包括：去除所述掩膜层的步骤。
9.一种场氧化层，其特征在于，采用如权利要求1-8任一项所述的场氧化层的形成方法制备。
10.根据权利要求9所述的场氧化层，其特征在于，所述场氧化层的坡度角介于25°-75°之间。
CN202210520425.XA 2022-05-12 2022-05-12 场氧化层及其形成方法 Pending CN117096173A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210520425.XA CN117096173A (zh) 2022-05-12 2022-05-12 场氧化层及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210520425.XA CN117096173A (zh) 2022-05-12 2022-05-12 场氧化层及其形成方法

Publications (1)

Publication Number Publication Date
CN117096173A true CN117096173A (zh) 2023-11-21

Family

ID=88782363

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210520425.XA Pending CN117096173A (zh) 2022-05-12 2022-05-12 场氧化层及其形成方法

Country Status (1)

Country Link
CN (1) CN117096173A (zh)

Similar Documents

Publication Publication Date Title
US10103264B2 (en) Channel strain control for nonplanar compound semiconductor devices
TWI616935B (zh) 橫向擴散金氧半導體裝置中之錐形閘極氧化物
US9893161B2 (en) Parasitic capacitance reduction structure for nanowire transistors and method of manufacturing
US5918129A (en) Method of channel doping using diffusion from implanted polysilicon
EP2149908B1 (en) Replacement metal gate transistors with reduced gate oxide leakage
JPH04123439A (ja) 半導体装置の製造方法
CN110517957B (zh) 一种场氧化层及其形成方法
US11289604B2 (en) Method for fabricating a semiconductor device
US7402480B2 (en) Method of fabricating a semiconductor device with multiple gate oxide thicknesses
US6764967B2 (en) Method for forming low thermal budget sacrificial oxides
US11437281B2 (en) Method for manufacturing semiconductor device and semiconductor device thereby formed
CN117096173A (zh) 场氧化层及其形成方法
TWI803960B (zh) 形成半導體元件的方法
US6579766B1 (en) Dual gate oxide process without critical resist and without N2 implant
JPH08186260A (ja) Ｍｏｓトランジスタの製造方法
CN107369648B (zh) 一种双栅氧化层制造方法
US9570315B2 (en) Method of interfacial oxide layer formation in semiconductor device
US11638378B2 (en) Method of fabricating semicondoctor device
CN113053816B (zh) 半导体结构及其形成方法
CN111785640A (zh) 一种调整ldmos晶体管中氧化物场板角度的方法
US20050112824A1 (en) Method of forming gate oxide layers with multiple thicknesses on substrate
TWI271818B (en) Method for fabricating semiconductor device
US20050118802A1 (en) Method for implementing poly pre-doping in deep sub-micron process
CN117133792A (zh) 半导体结构及其制备方法
JPH03109739A (ja) 薄膜半導体装置の製法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination