CN117082924A - 阵列基板及显示面板 - Google Patents

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CN117082924A CN202311222580.4A CN202311222580A CN117082924A CN 117082924 A CN117082924 A CN 117082924A CN 202311222580 A CN202311222580 A CN 202311222580A CN 117082924 A CN117082924 A CN 117082924A
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史峰勃
何艳兵
许骥
张露
吴忠厚
张金方
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Hefei Visionox Technology Co Ltd
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Kunshan Govisionox Optoelectronics Co Ltd
Hefei Visionox Technology Co Ltd
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Abstract

本发明公开了一种阵列基板及显示面板。阵列基板包括：衬底及位于衬底上的驱动电路层，驱动电路层中设置有像素电路和发光控制信号线，像素电路包括驱动晶体管、第一初始化晶体管和第一连接部，第一连接部连接于驱动晶体管的第一极与第一初始化晶体管之间；第一连接部与发光控制信号线在衬底上的正投影存在交叠部分；驱动电路层中设置的屏蔽部在衬底上的正投影与交叠部分存在交叠；屏蔽部所在的膜层位于发光控制信号线所在的膜层与第一连接部所在的膜层之间；和/或，第一连接部所在的膜层和发光控制信号线所在的膜层之间设置有至少一层有机绝缘层，和/或，两者之间的绝缘层厚度大于3微米。本发明的技术方案提升了显示面板的显示均一性。

Description

阵列基板及显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及显示面板。
背景技术
随着显示技术的快速发展，有机发光器件(Organic Light Emitting Display，OLED)的显示产品应用越来越发广泛。
但目前的OLED显示面板的显示均一性有待提升。
发明内容
本发明提供了一种阵列基板及显示面板，以提升显示面板的显示均一性。
根据本发明的一方面，提供了一种阵列基板，阵列基板包括：衬底及位于衬底上的驱动电路层，驱动电路层中设置有像素电路和发光控制信号线，像素电路包括驱动晶体管、第一初始化晶体管和第一连接部，第一连接部连接于驱动晶体管的第一极与第一初始化晶体管之间；第一连接部与发光控制信号线在衬底上的正投影存在交叠部分；
驱动电路层中还设置有屏蔽部，屏蔽部在衬底上的正投影与交叠部分存在交叠；屏蔽部所在的膜层位于发光控制信号线所在的膜层与第一连接部所在的膜层之间；
和/或，第一连接部所在的膜层和发光控制信号线所在的膜层之间设置有至少一层有机绝缘层；
和/或，第一连接部所在的膜层和发光控制信号线所在的膜层之间的绝缘层厚度大于3微米。
可选地，屏蔽部接入直流电位；
可选地，驱动电路层中还设置有第一电源线和/或初始化信号线，屏蔽部与第一电源线或初始化信号线电连接。
可选地，驱动电路层包括层叠设置的第一导电层、第二导电层、第三导电层、第四导电层和第五导电层；
发光控制信号线设置于第一导电层；
像素电路还包括存储电容，存储电容的第一极板设置于第二导电层；
像素电路还包括开关管，开关管与驱动晶体管的栅极连接，开关管的第一栅极设置于第三导电层；
第一连接部设置于第四导电层或第四导电层远离衬底的一侧；
第五导电层设置有第一电源线，第一电源线用于为像素电路提供第一电源电压。
可选地，第一连接部设置于第五导电层；
可选地，第四导电层和第五导电层之间设置有有机绝缘层；
可选地，第一导电层、第二导电层、第三导电层和第四导电层中任意相邻两者之间设置有无机绝缘层。
可选地，交叠部分位于屏蔽部在衬底的正投影内；
可选地，发光控制信号线所在的膜层、屏蔽部所在的膜层、第一连接部所在的膜层沿远离衬底的方向依次层叠设置。
可选地，像素电路还包括第二初始化晶体管；驱动电路层还设置有第一初始化信号线和第二初始化信号线，第一初始化晶体管连接于第一初始化信号线与驱动晶体管的第一极之间，第二初始化晶体管连接于第二初始化信号线和发光器件的第一端之间；
屏蔽部与第一初始化信号线或第二初始化信号线电连接；
可选地，第一初始化晶体管的栅极和第二初始化晶体管的栅极电连接至相同的扫描信号线；
可选地，驱动电路层还包括第三导电层；像素电路还包括开关管；
开关管与驱动晶体管的栅极连接；第三导电层设置有开关管的第一栅极；
可选地，屏蔽部设置于第三导电层；
可选地，第一初始化信号线和/或第二初始化信号线设置于第三导电层；
可选地，第一初始化信号线在衬底上的正投影位于第二初始化信号线衬底上的正投影和屏蔽部衬底上的正投影之间；第一初始化信号线在衬底上的正投影位于第二初始化信号线衬底上的正投影和发光控制信号线衬底上的正投影之间；
可选地，第一初始化信号线、第二初始化信号线和发光控制信号线的延伸方向为第一方向，且沿第二方向排列，第一方向和第二方向相交；
可选地，第二初始化信号线经第二连接部与屏蔽部电连接，第二连接部与第一初始化信号线交叉绝缘设置；
可选地，第二连接部所在的膜层位于第一初始化信号线所在的膜层远离衬底的一侧；
可选地，第一连接部和第二连接部同层设置。
可选地，像素电路还包括存储电容，存储电容的第一极板与第一电源线连接；
第一极板与屏蔽部电连接为一体结构且同层设置；
可选地，驱动电路层还包括第二导电层，第二导电层设置有存储电容的第一极板；
可选地，存储电容的第二极板复用为驱动晶体管的栅极。
可选地，驱动电路层设置有第一电源线，第一电源线包括电连接的第一子线和第二子线；像素电路还包括第一发光控制晶体管，第一发光控制晶体管与第二子线电连接；
第二子线与屏蔽部电连接；
可选地，屏蔽部沿第一方向延伸，第一子线沿第一方向延伸，第二子线的延伸方向和第一方向相交；第一子线和第二子线同层设置；
可选地，第一发光控制晶体管连接于驱动晶体管的第一极和第二子线之间，或者，第一发光控制晶体管连接于驱动晶体管的第二极和第二子线之间；
第一发光控制晶体管的栅极与发光控制信号线电连接；
可选地，驱动电路层还包括第四导电层和第五导电层，屏蔽部设置于第四导电层；第一子线和第二子线设置于第五导电层；第二子线通过过孔与屏蔽部电连接；
可选地，沿第一方向相邻的三个像素电路中，位于中间的像素电路中的屏蔽部与位于一侧的像素电路中的屏蔽部连接；位于中间的像素电路中的第一连接部与位于一侧的像素电路中的第一连接部的距离小于位于中间的像素电路中的第一连接部与位于另一侧的像素电路中的第一连接部的距离；
可选地，沿第一方向相邻的两个像素电路镜像对称设置。
可选地，发光控制信号线包括沿第一方向延伸的主体部和第三方向延伸的延伸部，第一方向与第三方向交叉；
屏蔽部在衬底的正投影至少部分覆盖延伸部在衬底的正投影。
可选地，阵列基板还包括屏蔽层，屏蔽层位于衬底与驱动电路层之间；
第一连接部在衬底上的正投影与发光控制信号线在衬底的正投影之间具有间隙；
屏蔽层在衬底上的正投影与间隙至少部分交叠；
可选地，屏蔽层的至少部分接入直流电位；
可选地，屏蔽层与第一电源线电连接；
可选地，屏蔽层在衬底上的正投影与驱动晶体管的沟道区的有源部的至少部分交叠；
可选地，屏蔽层为静电屏蔽层和/或遮光层。
可选地，驱动电路层中还设置有第一初始化信号线；第一初始化晶体管连接于第一初始化信号线与驱动晶体管的第一极之间，
第一初始化信号线和发光控制信号线的延伸方向为第一方向，且沿第二方向排列；第一初始化信号线在衬底上的正投影和发光控制信号线在衬底上的正投影分离，第一方向和第二方向相交。
可选地，屏蔽部与第一初始化信号线电连接成一体结构且同层设置；屏蔽部连接于第一初始化信号线沿第二方向相对的两侧中的一侧；
可选地，驱动电路层还包括第一有源层、第三导电层、第二有源层和第一导电层，驱动晶体管的有源部位于第二有源层，驱动晶体管的栅极位于第一导电层，第一初始化信号线位于第三导电层或位于第三导电层远离衬底的一侧；
可选地，像素电路还包括阈值补偿晶体管，阈值补偿晶体管连接于驱动晶体管的栅极和第二极之间，或者，像素电路还包括阈值补偿晶体管，阈值补偿晶体管连接于驱动晶体管的栅极和第二极之间，阈值补偿晶体管的有源部位于第一有源层，阈值补偿晶体管的栅极位于第三导电层；
和/或，像素电路还包括第三初始化晶体管，第三初始化晶体管与驱动晶体管的栅极电连接，第三初始化晶体管的有源部位于第一有源层，第三初始化晶体管的栅极位于第三导电层；
可选地，第二有源层包括多晶硅，第一有源层包括金属氧化物。
可选地，像素电路还包括第一发光控制晶体管，第一发光控制晶体管连接于驱动晶体管的第一极和第一电源线之间；第一发光控制晶体管的栅极与发光控制信号线电连接；
和/或，像素电路还包括第二发光控制晶体管，第二发光控制晶体管连接于驱动晶体管的第二极和发光器件的第一端之间；第二发光控制晶体管的栅极与发光控制信号线电连接；
和/或，像素电路还包括数据写入晶体管，数据写入晶体管连接于数据线与驱动晶体管的第一极之间；
和/或，像素电路还包括存储电容，存储电容连接于第一电源线与驱动晶体管的栅极之间。
可选地，像素电路还包括第一发光控制晶体管，第一发光控制晶体管连接于驱动晶体管的第二极和第一电源线之间；第一发光控制晶体管的栅极与发光控制信号线电连接；
和/或，像素电路还包括第二发光控制晶体管，第二发光控制晶体管连接于驱动晶体管的第一极和发光器件的第一端之间；第二发光控制晶体管的栅极与发光控制信号线电连接；
和/或，像素电路还包括数据写入晶体管，数据写入晶体管连接于数据线与驱动晶体管的第二极之间；
和/或，像素电路还包括存储电容，存储电容连接于第一电源线与驱动晶体管的栅极之间。
可选地，第一连接部包括依次连接的第一部分、第二部分和第三部分，第一部分与驱动晶体管的第一极电连接，第三部分与第一初始化晶体管电连接，第一部分和第三部分沿第一方向延伸，第二部分沿第二方向延伸，第一方向和第二方向相交，第二部分与发光控制信号线在衬底上的正投影存在交叠部分；第一部分和第三部分在衬底上的正投影分别位于发光控制信号线在衬底上的正投影沿第二方向相对的两侧；
可选地，第一部分在衬底上的正投影与发光控制信号线在衬底上的正投影之间具有间隙；第三部分在衬底上的正投影与发光控制信号线在衬底上的正投影之间具有间隙。
可选地，第一连接部所在的膜层和发光控制信号线所在的膜层之间设置有多层有机绝缘层；
和/或，有机绝缘层包括有机平坦化层；
和/或，第一连接部所在的膜层和发光控制信号线所在的膜层之间设置有沿衬底的厚度方向层叠设置的至少一层有机绝缘层和至少一层无机绝缘层；
和/或，第一连接部所在的膜层和发光控制信号线所在的膜层之间设置有有机绝缘层，第一连接部所在的膜层和发光控制信号线所在的膜层之间的绝缘层厚度大于2.6微米；
或，第一连接部所在的膜层和发光控制信号线所在的膜层之间仅设置有无机绝缘层，第一连接部所在的膜层和发光控制信号线所在的膜层之间的绝缘层厚度大于3微米。
根据本发明的另一方面，提供了一种显示面板，该显示面板包括本发明任一实施例的阵列基板。
本发明实施例的技术方案，通过设置屏蔽部，屏蔽部在衬底上的正投影与交叠部分存在交叠，屏蔽部所在的膜层位于发光控制信号线所在的膜层与第一连接部所在的膜层之间，从而使得屏蔽部对发光控制信号线上传输的信号形成屏蔽作用，消除或降低发光控制信号线与第一连接部在交叠部分产生的寄生电容对驱动晶体管的第一极电位的耦合程度(例如电位拉低程度)，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，使得寄生电容对不同位置的像素电路的驱动电流的影响程度相同或接近，进而使得同一灰阶下，不同位置的发光器件的显示亮度趋于一致，有利于提升显示面板的显示均一性，提升显示面板的显示效果。通过在第一连接部所在的膜层和发光控制信号线所在的膜层之间设置有至少一层有机绝缘层，增大发光控制信号线和第一连接部正对的距离，并减小交叠部分寄生电容的介电常数，从而减小寄生电容，进而降低寄生电容对发光器件发光亮度的影响，有利于提升显示面板的显示效果。通过将第一连接部所在的膜层和发光控制信号线所在的膜层之间的绝缘层厚度大于3微米，增大发光控制信号线和第一连接部正对的距离，从而减小寄生电容，进而降低寄生电容对发光器件发光亮度的影响，有利于提升显示面板的显示效果。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中一种像素电路的电路结构示意图；
图2是相关技术中一种像素电路的时序图；
图3是相关技术中一种像素电路的版图结构示意图；
图4是本发明实施例提供的一种阵列基板的版图结构示意图；
图5是图4沿a0-a0’方向的剖视图；
图6是本发明实施例提供的一种像素电路的电路结构示意图；
图7是本发明实施例提供的又一种阵列基板的版图结构示意图；
图8是图7沿a1-a2方向的剖视图；
图9是本发明实施例提供的又一种阵列基板的版图结构示意图；
图10是图4沿b1-b2方向的剖视图；
图11是本发明实施例提供的又一种阵列基板的版图结构示意图；
图12是本发明实施例提供的又一种阵列基板的版图结构示意图；
图13是本发明实施例提供的又一种阵列基板的版图结构示意图；
图14是本发明实施例提供的又一种阵列基板的版图结构示意图；
图15是图14沿f1-f2方向的剖视图；
图16是本发明实施例提供的又一种阵列基板的版图结构示意图；
图17是图7沿a1-a2方向的又一剖视图；
图18是本发明实施例提供的又一种阵列基板的版图结构示意图；
图19是图18沿k1-k2方向的剖视图；
图20是本发明实施例提供的阵列基板的第一导电层和第二有源层的版图结构示意图；
图21是本发明实施例提供的阵列基板的第二导电层的版图结构示意图；
图22是本发明实施例提供的阵列基板第三导电层和第一有源层的版图结构示意图；
图23是本发明实施例提供的一种阵列基板的第四导电层的版图结构示意图；
图24是本发明实施例提供的又一种阵列基板的第四导电层的版图结构示意图；
图25是本发明实施例提供的一种阵列基板的第五导电层的版图结构示意图；
图26是本发明实施例提供的阵列基板的第六导电层的版图结构示意图；
图27是本发明实施例提供的阵列基板的屏蔽层的版图结构示意图；
图28是本发明实施例提供的又一种阵列基板的版图结构示意图；
图29是本发明实施例提供的又一种阵列基板的版图结构示意图；
图30是本发明实施例提供的又一种阵列基板的版图结构示意图；
图31是本发明实施例提供的又一种像素电路的电路结构示意图；
图32是本发明实施例提供的又一种阵列基板的版图结构示意图；
图33是本发明实施例提供的一种显示面板的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
图1是相关技术中一种像素电路的电路结构示意图，如图1所示，像素电路包括第一晶体管T1’、第二晶体管T2’、第三晶体管T3’、第四晶体管T4’、第五晶体管T5’、第六晶体管T6’、第七晶体管T7’、第八晶体管T8’和第一电容C1。图2是相关技术中一种像素电路的时序图，如图2所示，像素电路的驱动过程包括初始化阶段t1、阈值补偿和数据写入阶段t2、及发光阶段t3。在初始化阶段t1，第二扫描线Scan2上的第二扫描信号S2为低电平，第二扫描信号S2控制第七晶体管T7’和第八晶体管T8’导通，第三扫描线Scan3上的第三扫描信号S3为高电平，第三扫描信号S3控制第四晶体管T4’导通，第八晶体管T8’将第一复位信号线Vr1上传输的第一复位信号传输至第一晶体管T1’的源极，对第一晶体管T1’的源极进行复位；第七晶体管T7’将第二复位信号线Vr2上传输的第二复位信号传输至发光二极管D1的阳极，对发光二极管D1的阳极进行复位；第四晶体管T4’将第三复位信号线Vr3上传输的第三复位信号传输至第一晶体管T1’的栅极，对第一晶体管T1’的栅极进行复位。在阈值补偿和数据写入阶段t2，第一扫描线Scan1上的第一扫描信号S1为低电平，第一扫描信号S1控制第二晶体管T2’导通，第四扫描线Scan4上的第四扫描信号S4为高电平，第四扫描信号S4控制第三晶体管T3’导通，数据线Data上传输的数据电压经过第二晶体管T2’、第一晶体管T1’和第三晶体管T3’传输至第一晶体管T1’的栅极，并且第三晶体管T3’对第一晶体管T1’的阈值电压进行抓取，实现对第一晶体管T1’的阈值补偿和数据写入。在发光阶段t3，使能线E1上的使能信号E2为低电平时，控制第五晶体管T5’和第六晶体管T6’导通，第五晶体管T5’、第一晶体管T1’和第六晶体管T6’形成驱动电流通路，为发光二极管D1提供驱动电流，使得发光二极管D1发光。
图3是相关技术中一种像素电路的版图结构示意图，如图3所示，第一晶体管T1’的源极与第八晶体管T8’的漏极通过连接部L1电连接。使能线E1与连接部L1之间存在交叠，从而形成寄生电容C2。在像素电路驱动过程的发光阶段，寄生电容C2会对第一晶体管T1’的源极电位造成影响，从而影响第一晶体管T1’的栅极和源极之间的电压差，进而影响第一晶体管T1’的驱动电流，进而影响发光二极管D1的发光效果，使得发光二极管D1无法按照预设亮度发光。并且，一条使能线E1与位于一行的多个像素电路中的第五晶体管T5’和多个第六晶体管T6’连接，使得使能线E1上传输的信号在不同位置的电压降不同，进而使得使能线E1上不同位置的电位可能会有差异，从而导致不同位置的像素电路中寄生电容C2对第一晶体管T1’的耦合电位会有差异。位于不同行的像素电路连接的使能线E1上的使能信号的高电平和低电平的大小，与使能线E1和驱动芯片的距离有关，例如使能线E1和驱动芯片的距离越大，使能线E1上的正性的高电平和负性的低电平的绝对值越小，导致位于不同行的像素电路连接的使能线E1的电位可能会有差异，从而导致不同行的像素电路中寄生电容C2对第一晶体管T1’的耦合电位会有差异。因此，不同位置的像素电路对应的耦合电位的大小会有差异，即不同位置的像素电路中寄生电容C2对第一晶体管T1’源极电位的影响程度不同，导致不同位置的像素电路的寄生电容C2对驱动电流的影响程度不同，进而使得不同位置的像素电路的寄生电容C2对发光二极管D1的发光亮度的影响不同，使得显示面板的显示均一性降低。而且，如图2所示，当目标显示亮度较低时，采用脉冲宽度调制(Pulse widthmodulation，PWM)技术进行调光，即通过控制发光二极管D1的发光时长来控制发光二极管D1的发光亮度。脉冲数越多时，使能线E1上电压波动越大，不同位置的像素电路中寄生电容C2对第一晶体管T1’源极电位的耦合差异越大，即不同位置的像素电路中寄生电容C2对驱动电流的影响差异较大，导致不同位置的发光二极管D1的发光亮度差异较大，进而影响显示面板的显示均一性。
针对上述技术问题，本实施例提供了一种阵列基板。图4是本发明实施例提供的一种阵列基板的版图结构示意图，图5是图4沿a0-a0’方向的剖视图，图6是本发明实施例提供的一种像素电路的电路结构示意图，参考图4至图6，阵列基板包括：衬底110及位于衬底110上的驱动电路层，驱动电路层中设置有像素电路和发光控制信号线EM，像素电路包括驱动晶体管T1、第一初始化晶体管T2和第一连接部101，第一连接部101连接于驱动晶体管T1的第一极与第一初始化晶体管T2之间；第一连接部101与发光控制信号线EM在衬底上的正投影存在交叠部分102；参考图4，驱动电路层中还设置有屏蔽部103，屏蔽部103在衬底110上的正投影与交叠部分102存在交叠；屏蔽部103所在的膜层位于发光控制信号线EM所在的膜层与第一连接部101所在的膜层之间；和/或，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有至少一层有机绝缘层；和/或，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间的绝缘层厚度D大于3微米。
其中，阵列基板可包括多个像素电路，每个像素电路可对应连接显示面板中的一个发光器件OLED。像素电路可以是由薄膜晶体管和电容等器件组成的电路，像素电路用于为发光器件OLED提供驱动电流，以使发光器件OLED响应驱动电流发光。其中，驱动晶体管T1的第一极可以为驱动晶体管T1的源极，也可以为驱动晶体管T1的漏极。可选的，发光控制信号线EM所在的膜层、屏蔽部103所在的膜层、第一连接部101所在的膜层沿衬底的厚度方向Z(例如沿远离衬底的方向)依次层叠设置。屏蔽部103可包括金属材料、氧化铟锡(ITO)等导电材料。
具体地，在一些实施方式中，通过设置屏蔽部103，屏蔽部103位于发光控制信号线EM所在的膜层与第一连接部101所在的膜层之间，屏蔽部103位于发光控制信号线EM与第一连接部101之间，使得屏蔽部103对发光控制信号线EM上的信号形成屏蔽，消除或降低发光控制信号线EM与第一连接部101在交叠部分102产生的寄生电容对驱动晶体管T1的第一极电位的耦合程度(例如电位拉低程度)，不同像素电路中寄生电容对驱动晶体管T1的第一极电位的耦合差异也会减小。如此，使得不同位置的像素电路中的寄生电容对驱动电流的影响程度相同或接近，进而使得同一灰阶下，不同发光器件OLED的显示亮度趋于一致，有利于提升显示面板的显示均一性，提升显示面板的显示效果。
在一些实施方式中，第一连接部101所在的膜层、发光控制信号线EM所在的膜层沿衬底的厚度方向Z层叠设置。通过在第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有至少一层有机绝缘层，第一连接部101与发光控制信号线EM之间设置有至少一层有机绝缘层，至少一层有机绝缘层在衬底上的正投影与交叠部分102存在交叠，使得第一连接部101与发光控制信号线EM之间的介质层厚度较大，第一连接部101与发光控制信号线EM之间正对的距离(沿衬底的厚度方向Z上的距离)较大，可以降低交叠部分102的寄生电容。并且，有机绝缘层可以降低寄生电容的介电常数，从而进一步降低交叠部分102的寄生电容。
在一些实施方式中，在第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有至少一层有机绝缘层后，还可以设置屏蔽部103，从而进一步降低交叠部分102的寄生电容对驱动晶体管T1的第一极的电位的影响，降低寄生电容对驱动晶体管T1的驱动电流的影响，进而降低寄生电容对发光器件OLED的发光亮度的影响，有利于提升显示面板的显示效果。
在一些实施方式中，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间的绝缘层厚度D(沿衬底110的厚度方向Z上的厚度，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间的绝缘层可为单层绝缘层，D可为单层绝缘层的厚度，或，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间的绝缘层可为多层绝缘层，D可为多层绝缘层的厚度之和)大于3微米，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间的绝缘层在衬底上的正投影与交叠部分102存在交叠，使得第一连接部101与发光控制信号线EM之间的介质层厚度较大，大于3微米，相当于第一连接部101和发光控制信号线EM在两者交叠处的正对距离大于3微米，第一连接部101与发光控制信号线EM之间正对的距离(沿衬底的厚度方向Z上的距离)较大，可以降低交叠部分102的寄生电容，例如小于0.85fF，1pF＝1000fF。
本实施例的技术方案，通过设置屏蔽部，屏蔽部在衬底上的正投影与交叠部分存在交叠，屏蔽部所在的膜层位于发光控制信号线所在的膜层与第一连接部所在的膜层之间，从而使得屏蔽部对发光控制信号线上传输的信号形成屏蔽作用，消除或降低发光控制信号线与第一连接部在交叠部分产生的寄生电容对驱动晶体管的第一极电位的耦合程度(电位拉低程度)，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，使得寄生电容对不同位置的像素电路的驱动电流的影响程度相同或接近，进而使得同一灰阶下，不同位置的发光器件的显示亮度趋于一致，有利于提升显示面板的显示均一性，提升显示面板的显示效果。通过在第一连接部所在的膜层和发光控制信号线所在的膜层之间设置有至少一层有机绝缘层，增大发光控制信号线和第一连接部正对的距离，并减小交叠部分寄生电容的介电常数，从而减小寄生电容，进而降低寄生电容对发光器件发光亮度的影响，有利于提升显示面板的显示效果。通过将第一连接部所在的膜层和发光控制信号线所在的膜层之间的绝缘层厚度大于3微米，增大发光控制信号线和第一连接部正对的距离，从而减小寄生电容，进而降低寄生电容对发光器件发光亮度的影响，有利于提升显示面板的显示效果。在上述技术方案的基础上，可选地，屏蔽部103接入直流电位。
具体地，直流电位为固定电位的信号，则发光控制信号线EM的电位变化时，屏蔽部103上不会发生电位的变化，故第一连接部101受发光控制信号线EM的电位变化影响而发生电位变化的变化量降低或为0，从而可以降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度，即降低发光控制信号线EM上变化的电位对驱动晶体管T1的第一极的电位的耦合程度，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，使得不同位置的像素电路中的寄生电容对驱动电流的影响程度相同或接近，进而使得同一灰阶下，不同位置的发光器件OLED的显示亮度趋于一致，有利于进一步提升显示面板的显示均一性。直流电位可以是采用阵列基板上的像素电路、扫描电路等接入的直流电位，相当于屏蔽部可与阵列基板上的像素电路、扫描电路等电连接，接入相同的直流电位，从而无需额外设置电源。直流电位也可以是额外设置电源和信号线得到。
可选地，驱动电路层中还设置有第一电源线和/或初始化信号线，屏蔽部103与第一电源线或初始化信号线电连接。
具体地，第一电源线上传输第一电源电压，第一电源电压可以为高电平电压，也可以为低电平电压。因此，屏蔽部103与第一电源线连接时，屏蔽部103上传输的信号为直流信号，即固定电位的信号，从而降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度。初始化信号线上传输初始化信号，初始化信号为固定电位信号，因此，屏蔽部103与初始化信号线连接时，屏蔽部103上传输的信号为固定电位的信号，也可以降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度。可就近选择与屏蔽部103连接的直流信号线，例如第一电源线或初始化信号线，以降低布线难度。
在上述各技术方案的基础上，下面对第一连接部101所在的膜层和发光控制信号线所在的膜层之间设置有至少一层有机绝缘层时的具体设置方式进行进一步说明，但不作为对本申请的限定。
可选地，驱动电路层包括层叠设置的第一导电层M1、第二导电层M2、第三导电层M3、第四导电层M4和第五导电层M5；可选的，发光控制信号线EM设置于第一导电层M1。
可选的，第一导电层M1、第二导电层M2、第三导电层M3、第四导电层M4和第五导电层M5沿远离衬底的方向依次层叠设置。可选的，第一导电层M1、第二导电层M2、第三导电层M3、第四导电层M4和第五导电层M5可包括金属层、氧化铟锡(ITO)层等中的一种或多种。
可选地，第一连接部101设置于第四导电层M4或第四导电层M4远离衬底110的一侧。可选的，驱动电路层中设置有屏蔽部103时，第一连接部101设置于第四导电层M4或第四导电层M4远离衬底110的一侧。可选的，第一连接部101所在的膜层和发光控制信号线所在的膜层之间设置有至少一层有机绝缘层时，第一连接部101设置于第四导电层M4远离衬底110的一侧。
在一些实施方式中，图7是本发明实施例提供的又一种阵列基板的版图结构示意图，图8是图7沿a1-a2方向的剖视图，可选地，参考图7和图8，可选地，第一连接部101设置于第四导电层M4远离衬底110的一侧。如此，第一连接部101与发光控制信号线EM正对的距离较大，有利于降低第一连接部101与发光控制信号线EM的交叠部分102的寄生电容。并且，将第一连接部101设置于第四导电层M4远离衬底110的一侧，便于设置有机绝缘层，有机绝缘层可以设置在第二导电层M2、第三导电层M3、第四导电层M4和第五导电层M5中的两者之间。也可以在第二导电层M2和第三导电层M3之间、第三导电层M3和第四导电层M4之间、第四导电层M4和第五导电层M5之间均设置有机绝缘层，从而较大程度的降低交叠部分102的寄生电容，有利于降低交叠部分102对应的寄生电容对显示面板显示效果的影响。
需要说明的是，图7和图8中对第一连接部101位于第五导电层M5的情况进行了示意，但并不进行限定。图8中对设置有一层有机绝缘层(第一有机平坦化层PLN1，例如位于第四导电层M4和第五导电层M5之间)的情况进行了示意，大并不进行限定。
可选地，像素电路还包括数据写入晶体管T3，如图8所示，第四导电层M4上设置有数据写入晶体管T3的第一极T31和数据写入晶体管T3的第二极T32，数据写入晶体管T3的栅极T33设置于第一导电层M1。其中，数据写入晶体管T3的第一极T31为数据写入晶体管T3的源极，数据写入晶体管T3的第二极T32为数据写入晶体管T3的漏极。或者，数据写入晶体管T3的第一极T31为数据写入晶体管T3的漏极，数据写入晶体管T3的第二极T32为数据写入晶体管T3的源极。
可选地，参考图6和图8，像素电路包括存储电容Cst，存储电容Cst的第一极板C01设置于第二导电层M2。
可选地，像素电路还包括开关管，开关管与驱动晶体管T1的栅极连接，开关管的第一栅极G1设置于第三导电层M3；第五导电层M5设置有第一电源线VDD，第一电源线VDD用于为像素电路提供第一电源电压。
具体地，开关管可以为N型晶体管，则开关管的漏电流较小，使得驱动晶体管T1的栅极的电位变化较小，有利于维持驱动晶体管T1的栅极的电位，从而使得驱动晶体管T1产生的驱动电流较稳定，进而使得发光器件OLED的发光亮度较稳定。开关管的第一栅极例如为顶栅，开关管的第一栅极设置于第三导电层M3。第三导电层M3可以由纳米氧化铯钨(GATO)材料制备而成。
示例性的，参考图6，开关管包括阈值补偿晶体管T4和/或第三初始化晶体管T5，阈值补偿晶体管T4和第三初始化晶体管T5与驱动晶体管T1的栅极连接，阈值补偿晶体管T4和第三初始化晶体管T5可以为N型晶体管。
可选地，参考图6，发光器件OLED的第一端与像素电路连接，发光器件OLED的第二端连接第二电源线VSS。发光器件OLED的第一端为阳极、发光器件OLED的第二端为阴极；或者，发光器件OLED的第一端为阴极、发光器件OLED的第二端为阳极。
可选地，如图8所示，第三初始化晶体管T5的第一极T51和第三初始化晶体管T5的第二极T52位于第四导电层M4，第三初始化晶体管T5的第一栅极G1(顶栅)位于第三导电层M3。第三初始化晶体管T5可设置有单个栅极或双栅结构。可选地，第三初始化晶体管T5的第二栅极G2(底栅)位于第二导电层M2，第三初始化晶体管T5的第一栅极G1和第二栅极G2连接在一起，接入相同的信号，或绝缘设置，接入不同的信号。第三初始化晶体管T5的第一极T51为第三初始化晶体管T5的源极，第三初始化晶体管T5的第二极T52为第三初始化晶体管T5的漏极；或者，第三初始化晶体管T5的第一极T51为第三初始化晶体管T5的漏极，第三初始化晶体管T5的第二极T52为第三初始化晶体管T5的源极。第三初始化晶体管T5的有源部位于第三初始化晶体管T5的第一栅极G1与第二栅极G2之间。
在一些实施方式中，可选地，如图7和图8所示，第一连接部101设置于第五导电层M5。第四导电层M4和第五导电层M5之间设置有有机绝缘层。可选地，第一导电层M1、第二导电层M2、第三导电层M3和第四导电层M4中任意相邻两者之间设置有无机绝缘层。如此，进一步增大第一连接部101与发光控制信号线EM正对的距离，有利于进一步降低第一连接部101与发光控制信号线EM的交叠部分102的寄生电容。
在上述各技术方案的基础上，可选地，参考图4，交叠部分102位于屏蔽部103在衬底110的正投影内。如此，可以保证屏蔽部103在衬底110上的正投影完全覆盖交叠部分102，达到较好的屏蔽效果。而且屏蔽部103在衬底110的正投影还可以覆盖第一连接部101在衬底110上的正投影与发光控制信号线EM在衬底110的正投影不交叠的部分，可以屏蔽部分第一连接部101与发光控制信号线EM之间的侧向电容，有利于更好的屏蔽寄生电容，进一步降低寄生电容对驱动晶体管T1的第一极的电位的影响。
作为本实施例进一步的实施方案，在上述各实施方案的基础上，下面对屏蔽部的具体设置进行说明，但不作为对本申请的限定。
在一些实施方式中，图9是本发明实施例提供的又一种阵列基板的版图结构示意图，图10是图4沿b1-b2方向的剖视图，可选地，参考图6、图9和图10，像素电路还包括第二初始化晶体管T6；驱动电路层还设置有第一初始化信号线Vref1和第二初始化信号线Vref2，第一初始化晶体管T2连接于第一初始化信号线Vref1与驱动晶体管T1的第一极之间，第二初始化晶体管T6连接于第二初始化信号线Vref2和发光器件OLED的第一端之间；屏蔽部103与第一初始化信号线Vref1或第二初始化信号线Vref2电连接。
其中，图4和图10对屏蔽部103与第一初始化信号线Vref1连接的情况进行了示意。屏蔽部103与第一初始化信号线Vref1(沿第一方向X延伸)可同层设置，可选地，屏蔽部103设置于第三导电层M3。图9对屏蔽部103与第二初始化信号线Vref2连接的情况进行了示意，如图9所述，屏蔽部103通过过孔和位于屏蔽部103远离衬底一侧的导电层(例如第四导电层)中的第二连接部与第二初始化信号线Vref2连接。屏蔽部103与第二初始化信号线Vref2(沿第一方向延伸)可同层设置。可选的，屏蔽部103设置于第三导电层M3。同层设置的多个结构可通过对同一膜层进行图案化处理得到，从而可简化工艺。同层设置的多个结构的材料可相同，可通过同一工艺同时制备得到。不同位置的像素电路的屏蔽部103可连接不同的信号线或相同的信号线。
具体地，上述的初始化信号线包括第一初始化信号线Vref1和第二初始化信号线Vref2。第一初始化信号线Vref1和第二初始化信号线Vref2上传输的信号为直流信号，即固定电位的信号。因此，通过将屏蔽部103与第一初始化信号线Vref1和/或第二初始化信号线Vref2电连接，可以使得屏蔽部103上的电位不会变化，从而降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，进而使得同一灰阶下不同发光器件OLED的发光亮度接近，有利于提升显示面板的显示均一性。屏蔽部103与第一初始化信号线Vref1和/或第二初始化信号线Vref2的距离较近，故方便布线连接。
可选地，第一初始化晶体管T2的栅极和第二初始化晶体管T6的栅极电连接至相同的扫描信号线。如此，可以控制第一初始化晶体管T2和第二初始化晶体管T6同时导通，从而同时对驱动晶体管T1的第一极与发光器件OLED进行初始化，便于进行控制；且减少了扫描信号线的数量，便于走线设计。
可选地，驱动电路层还包括第三导电层M3；像素电路还包括开关管；开关管与驱动晶体管T1的栅极连接；第三导电层M3设置有开关管的第一栅极。
可选地，第一初始化信号线Vref1和/或第二初始化信号线Vref2设置于第三导电层M3。如此，第一连接部101设置于第四导电层M4或者设置于第四导电层M4远离衬底110一侧(例如设置于第五导电层M5)时，屏蔽部103均可将第一连接部101与发光控制信号线EM进行屏蔽，从而降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，有利于减小寄生电容对显示面板显示效果的影响程度。
可选地，如图10所示，驱动晶体管T1的栅极T11和发光控制信号线EM设置于第一导电层M1，存储电容Cst的第一极板C01设置于第二导电层M2；屏蔽部103设置于第三导电层M3；第一连接部101和第一初始化晶体管T2的第一极T21(与驱动晶体管T1的第一极连接的电极)设置于第四导电层M4。如此，便于将屏蔽部103与位于第三导电层M3的第一初始化信号线Vref1连接，使得屏蔽部103接入直流信号，更有效的对第一连接部101与发光控制信号线EM进行屏蔽。
可选地，如图10所示，驱动电路层还包括第一缓冲层B1、第一栅极绝缘层GI1、电容绝缘层CI、第二缓冲层B2、第二栅极绝缘层、第一有机平坦化层PLN1和第二有机平坦化层PLN2。第一缓冲层B1位于衬底110与第一导电层M1之间，第一缓冲层B1具有隔离作用，可以避免后续膜层刻蚀时对衬底110造成损坏，且可以提高第一导电层M1的附着力。第一栅极绝缘层GI1位于第一缓冲层B1与第一导电层M1之间，用于隔离第一导电层M1上的栅极(例如驱动晶体管T1的第一极T11)。电容绝缘层CI位于第一导电层M1和第二导电层M2之间，用于隔离第二导电层M2上的存储电容Cst的第一极板C01，避免第一导电层M1上的信号对第一极板C01上的电位造成干扰。第二缓冲层B2位于第二导电层M2和第三导电层M3之间，第二缓冲层B2具有缓冲、保护和绝缘的作用。第二栅极绝缘层位于第三导电层M3和第一有源层之间，层间绝缘层ILD位于第三导电层M3和第四导电层M4之间，第二栅极绝缘层用于隔离第三导电层M3上的栅极(例如上述的开关管的顶栅)，达到绝缘的效果。第一有机平坦化层PLN1位于第三导电层M3远离衬底110的一侧，第二平坦化层PLN2位于第一有机平坦化层PLN1远离衬底110的一侧。
图11是本发明实施例提供的又一种阵列基板的版图结构示意图，可选地，如图11所示，第一初始化信号线Vref1在衬底110上的正投影位于第二初始化信号线Vref2衬底110上的正投影和屏蔽部103衬底110上的正投影之间；第一初始化信号线Vref1在衬底110上的正投影位于第二初始化信号线Vref2衬底110上的正投影和发光控制信号线EM衬底110上的正投影之间。
可选地，如图11所示，第一初始化信号线Vref1、第二初始化信号线Vref2和发光控制信号线EM的延伸方向(可为延伸趋势或大体延伸方向)为第一方向X，且沿第二方向Y排列，第一方向X和第二方向Y相交。也就是说，第一初始化信号线Vref1与发光控制信号线EM不存在交叠，第二初始化信号线Vref2与发光控制信号线EM不存在交叠。
可选地，如图9和图11所示，第二初始化信号线Vref2经第二连接部104与屏蔽部103电连接，第二连接部104与第一初始化信号线Vref1交叉绝缘设置。可选地，如图11所示，第二连接部104所在的膜层位于第一初始化信号线Vref1所在的膜层远离衬底110的一侧。可选地，如图11所示，第一连接部101和第二连接部104同层设置。如此，便于将第二初始化信号线Vref2与屏蔽部103电连接，且不会将第一初始化信号线Vref1和第二初始化信号线Vref2连接起来，使得第一初始化信号线Vref1和第二初始化信号线Vref2可以根据需求设置不同的初始化信号。
在一些实施方式中，图12是本发明实施例提供的又一种阵列基板的版图结构示意图，可选地，参考图6和图12，像素电路还包括存储电容Cst，存储电容Cst的第一极板C01与第一电源线VDD连接；第一极板C01与屏蔽部103电连接为一体结构且同层设置。
具体地，存储电容Cst的第一极板C01接入直流信号，使得屏蔽部103接入直流信号，即固定电位的信号，可以使得屏蔽部103上的电位不会变化，从而降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，进而使得同一灰阶下不同发光器件OLED的发光亮度接近，有利于提升显示面板的显示均一性。
可选地，参考图12，驱动电路层还包括第二导电层M2，第二导电层M2设置有存储电容Cst的第一极板C01。可选地，存储电容Cst的第二极板复用为驱动晶体管T1的栅极。如此，第一连接部101设置于第四导电层M4或者设置于第四导电层M4远离衬底110一侧(例如设置于第五导电层M5)时，屏蔽部103均可将第一连接部101与发光控制信号线EM进行屏蔽，从而降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，有利于减小寄生电容对显示面板显示效果的影响程度。
在一些实施方式中，图13是本发明实施例提供的又一种阵列基板的版图结构示意图，可选地，参考图13，驱动电路层设置有第一电源线VDD，第一电源线VDD包括电连接的第一子线L1和第二子线L2；像素电路还包括第一发光控制晶体管T7，第一发光控制晶体管T7与第二子线L2电连接；第二子线L2与屏蔽部103电连接；可选地，屏蔽部103沿第一方向延伸，第一子线L1沿第一方向X延伸，第二子线L2的延伸方向和第一方向X相交；第一子线L1和第二子线L2同层设置；可选地，第一发光控制晶体管T7连接于驱动晶体管T1的第一极和第二子线L2之间，第一发光控制晶体管T7的栅极与发光控制信号线EM电连接。如此，使得屏蔽部103可以接入直流电位，便于减小寄生电容对第一晶体管T1的第一极的电位的耦合程度。
可选地，驱动电路层还包括第四导电层M4和第五导电层M5，第一连接部101设置于第五导电层M5，屏蔽部103设置于第四导电层M4。如此，屏蔽部103所在的膜层位于第一连接部101所在的膜层与发光控制信号线EM所在的膜层之间，可以对发光控制信号线EM上传输的信号进行屏蔽，从而降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，有利于减小寄生电容对显示面板显示效果的影响程度。
其中，第一方向X可为阵列基板的行方向，即像素电路阵列排布的行方向。第一子线L1可以与存储电容Cst的第一极板C01电连接。
可选地，如图13所示，第一子线L1和第二子线L2设置于第五导电层M5；第二子线L2通过过孔与屏蔽部103电连接。
具体地，通过将第一电源线VDD的第二子线L2与屏蔽部103电连接，使得屏蔽部103上接入直流信号，从而使得屏蔽部103上不会产生电位的突变，有利于降低发光控制信号线EM对驱动晶体管T1的第一极的电位的耦合程度，不同位置的像素电路中寄生电容对驱动晶体管的第一极电位的耦合差异也会减小，进而使得同一灰阶下不同发光器件OLED的发光亮度接近，有利于进一步提升显示面板的显示均一性。
可选地，如图13所示，沿第一方向X相邻的三个像素电路中，位于中间的像素电路中的屏蔽部103与位于一侧的像素电路中的屏蔽部103连接；位于中间的像素电路中的第一连接部101与位于一侧的像素电路中的第一连接部101的距离(可以是沿第一方向X上的距离)小于位于中间的像素电路中的第一连接部101与位于另一侧的像素电路中的第一连接部101的距离(可以是沿第一方向X上的距离)。换言之，第一方向X上相邻的两个像素电路中的屏蔽部103连接，该相邻的两个像素电路中第一连接部101邻近设置。相当于一个屏蔽部103对应第一方向上相邻的两个像素电路。第一方向X可为行方向。第二方向Y可为列方向。图13示例性的画出2行4列像素电路，其中，位于同一行的4个像素电路中，左侧两个像素电路中的第一连接部101之间的距离，小于中间两个像素电路中的第一连接部101之间的距离。可选的，第一方向上相邻的两个像素电路镜像对称设置。如此，可以减少屏蔽部103的数量，无需一个像素电路对应制备一个屏蔽部103，布线简单方便。
可选地，如图4、图9和图13所示，一个屏蔽部103对应一个像素电路。各像素电路中各自设置屏蔽部103，相邻的两个像素电路中的屏蔽部103间隔设置。
在上述各技术方案的基础上，第一连接部101在衬底上的正投影与发光控制信号线EM在衬底上的正投影的交叠部分102对应的寄生电容为正交电容，第一连接部101与发光控制信号线EM未形成交叠的部分可能产生侧向电容，为了进一步减小寄生电容对驱动晶体管T1的第一极的电位的影响，下面对降低侧向电容的策略进行说明，但不作为对本申请的限定。
可选地，参考图4，发光控制信号线EM包括沿第一方向X延伸的主体部EM1和第三方向H延伸的延伸部EM2，第一方向X与第三方向H交叉；屏蔽部103在衬底110的正投影至少部分覆盖延伸部EM2在衬底110的正投影。
具体地，第三方向H相对第一方向X为斜向，则主体部EM1和延伸部EM2存在夹角，第一连接部101靠近夹角，则容易在夹角处产生侧向电容。通过设置屏蔽部103在衬底110的正投影至少部分覆盖延伸部EM2在衬底110的正投影，可以保证屏蔽部103覆盖主体部EM1与延伸部EM2之间的夹角，从而使得屏蔽部103可以屏蔽发光控制信号线EM上的信号，从而降低夹角处的侧向电容，有利于进一步降低寄生电容对第一连接部101电位的影响，从而降低寄生电容对驱动晶体管T1的第一极的电位的影响，进而降低寄生电容对驱动晶体管T1产生的驱动电流的影响，降低寄生电容对发光器件OLED的发光亮度的影响，有利于进一步提升显示面板的显示效果。
图14是本发明实施例提供的又一种阵列基板的版图结构示意图，图15是图14沿f1-f2方向的剖视图，可选地，参考图14和图15，阵列基板还包括屏蔽层M0，屏蔽层M0位于衬底110与驱动电路层之间；第一连接部101在衬底110上的正投影与发光控制信号线EM在衬底110的正投影之间具有间隙120；屏蔽层M0在衬底110上的正投影与间隙120至少部分交叠。
具体地，第一连接部101和发光控制信号线EM会在间隙120处耦合产生侧向电容。屏蔽层M0在衬底110上的正投影与间隙120至少部分交叠，虽然屏蔽层M0没有位于第一连接部101所在的膜层与发光控制信号线EM所在的膜层之间，但是侧向电容形成的电场线是多个方向的。因此，屏蔽层M0可以屏蔽部分电场线，从而达到减小侧向电容的效果，有利于进一步降低发光控制信号线EM与第一连接部101之间耦合产生的寄生电容，从而降低寄生电容对驱动晶体管T1的第一极的电位的影响。
可选地，屏蔽层M0的至少部分接入直流电位。
可选地，屏蔽层M0与第一电源线VDD电连接。因此，屏蔽层M0接入直流信号，屏蔽层M0上的电位不会产生波动，使得屏蔽层M0可以起到较好的屏蔽作用，有利于降低第一连接部101与发光控制信号线EM之间的侧向电容。并且，通过对屏蔽层M0上施加稳定的电压，能够起到静电屏蔽的作用。屏蔽层M0可包括金属层等。
可选地，屏蔽层M0在衬底110上的正投影与驱动晶体管T1的沟道区的有源部的至少部分交叠。如此，屏蔽部M0可以对驱动晶体管T1起到静电屏蔽的作用，避免静电对驱动晶体管T1的特性造成影响，避免驱动晶体管T1的阈值电压变化，从而保证了驱动晶体管T1的驱动电流的稳定性。并且，可以避免静电荷对驱动晶体管T1的栅极造成损坏，达到保护驱动晶体管T1的效果。
可选地，屏蔽层M0为静电屏蔽层和/或遮光层。
具体地，屏蔽层M0为静电屏蔽层时，可以避免静电对驱动晶体管T1的特性造成影响，避免静电对显示面板的显示效果造成影响。屏蔽层M0为遮光层时，能够降低环境光对驱动晶体管T1的特性造成影响，从而保证了驱动晶体管T1的驱动电流的稳定性，有利于提升显示面板的显示效果。
在上述各技术方案的基础上，可选地，参考图4，驱动电路层中还设置有第一初始化信号线Vref1；第一初始化晶体管T2连接于第一初始化信号线Vref1与驱动晶体管T1的第一极之间，第一初始化信号线Vref1和发光控制信号线EM的延伸方向(或延伸趋势)为第一方向X，且沿第二方向Y排列；第一初始化信号线Vref1在衬底110上的正投影和发光控制信号线EM在衬底110上的正投影分离，相当于不交叠。也就是说，原有的第一初始化信号线Vref1的位置没有改变，没有移动第一初始化信号线Vref1作为屏蔽部103。屏蔽部103与第一初始化信号线Vref1连接时，屏蔽部103与第一初始化信号线Vref 1可以为一个整体，也可以为分立结构连接在一起，此处并不进行限定。
可选地，参考图4，屏蔽部103与第一初始化信号线Vref1电连接成一体结构且同层设置；屏蔽部103连接于第一初始化信号线Vref1沿第二方向Y相对的两侧中的一侧，第一方向X和第二方向Y相交，例如可垂直。换言之，屏蔽部103可以为第一初始化信号线Vref1向第二方向Y相对的两侧中的一侧延伸出去的部分，即向交叠部分102位置延伸的部分，从而保证屏蔽部103在衬底110的正投影与交叠部分102存在交叠，达到较好的屏蔽效果，从而有效降低交叠部分102对应的寄生电容对驱动晶体管T1的第一极的电位的影响程度。
可选地，图16是本发明实施例提供的又一种阵列基板的版图结构示意图，参考图16，驱动电路层还包括第一有源层130、第三导电层M3、第二有源层140和第一导电层M1，驱动晶体管T1的有源部位于第二有源层140，驱动晶体管T1的栅极位于第一导电层M1，第一初始化信号线Vref1位于第三导电层M3或位于第三导电层M3远离衬底110的一侧。
可选的，第二有源层140、第一导电层M1、第一有源层130和第三导电层M3沿远离衬底110的方向依次层叠设置。
可选地，像素电路还包括阈值补偿晶体管T4，阈值补偿晶体管T4连接于驱动晶体管T1的栅极和第二极之间，阈值补偿晶体管T4的有源部位于第一有源层130，阈值补偿晶体管T4的栅极位于第三导电层M3；和/或，像素电路还包括第三初始化晶体管T5，第三初始化晶体管T5与驱动晶体管T1的栅极电连接，第三初始化晶体管T5的有源部位于第一有源层130，第三初始化晶体管T5的栅极位于第三导电层M3。可选地，第二有源层140包括多晶硅，第一有源层130包括金属氧化物。
具体地，第二有源层140包括多晶硅，例如为Psi，驱动晶体管T1可以为P型晶体管，则驱动晶体管T1的有源部位于第二有源层140。驱动晶体管T1的栅极位于第一导电层M1，便于与位于第二有源层140的有源部交叠。阈值补偿晶体管T4和第三初始化晶体管T5可以为N型晶体管，阈值补偿晶体管T4和第三初始化晶体管T5的栅极位于第三导电层M3，便于与位于第一有源层130的有源部交叠。
可选的，屏蔽层M0、第一缓冲层B1、第二有源层140、第一栅极绝缘层GI1、第一导电层M1、电容绝缘层CI、第二导电层M2、第二缓冲层B2、第一有源层130、第二栅极绝缘层GI2、第三导电层M3、层间绝缘层ILD、第四导电层M4、第一有机平坦化层PLN1、第五导电层M5、第二有机平坦化层PLN2和第六导电层M6沿远离衬底110的方向依次层叠设置。
可选地，像素电路还包括第一发光控制晶体管T7，第一发光控制晶体管T7连接于驱动晶体管T1的第一极和第一电源线VDD之间；第一发光控制晶体管T7的栅极与发光控制信号线EM电连接；和/或，像素电路还包括第二发光控制晶体管T8，第二发光控制晶体管T8连接于驱动晶体管T1的第二极和发光器件OLED的第一端之间；第二发光控制晶体管T8的栅极与发光控制信号线EM电连接；和/或，像素电路还包括数据写入晶体管T3，数据写入晶体管T3连接于数据线Data与驱动晶体管T1的第一极之间；和/或，像素电路还包括存储电容Cst，存储电容Cst连接于第一电源线VDD与驱动晶体管T1的栅极之间。
可选地，参考图4和图6，驱动电路层还包括第一扫描信号线SP1，第一扫描信号线SP1与数据写入晶体管T3的栅极电连接，第一扫描信号线SP1用于控制数据写入晶体管T3在数据写入阶段导通，以将数据线Data上的数据电压写入至驱动晶体管T1的第一极。可选地，第一扫描信号线SP1设置于第一导电层M1。
可选地，参考图4和图6，驱动电路层还包括第二扫描信号线SP2，第二扫描信号线SP2与第一初始化晶体管T1和第二初始化晶体管T6的栅极电连接，第二扫描信号线SP2用于控制第一初始化晶体管T1和第二初始化晶体管T6在第一初始化阶段导通，以对驱动晶体管T1的第一极和发光器件OLED进行初始化。可选地，第二扫描信号线SP2设置于第一导电层M1。
可选地，参考图4和图6，驱动电路层还包括第三扫描信号线SN1，第三扫描信号线SN1与第三初始化晶体管T5的栅极电连接，第三扫描信号线SN1用于控制第三初始化晶体管T5在第二初始化阶段导通，以对驱动晶体管T1的栅极进行初始化。可选地，第三扫描信号线SN1设置于第二导电层M2和第三导电层M3，可选地，第二导电层M2上的第三扫描信号线SN1与第三导电层M2上的第三扫描信号线SN1连接在一起，例如可以是在显示面板的显示区靠近边框区的位置连接。
可选地，参考图4和图6，驱动电路层还包括第四扫描信号线SN2，第四扫描信号线SN2与阈值补偿晶体管T4的栅极电连接，第四扫描信号线SN2用于在阈值补偿阶段控制阈值补偿晶体管T4导通，使得阈值补偿晶体管T4对驱动晶体管T1进行阈值补偿。可选地，第四扫描信号线SN2设置于第三导电层M3和第二导电层M2。可选地，第二导电层M2上的第四扫描信号线SN2与第三导电层M2上的第四扫描信号线SN2连接在一起，例如可以是在显示面板的显示区靠近边框区的位置连接。
可选地，参考图9，第一连接部101包括连接的第一部分1011和第二部分1012，第一部分1011与驱动晶体管T1的第一极电连接，第二部分1012与第一初始化晶体管T2电连接，第一部分1011沿第一方向X延伸，第二部分1012沿第二方向Y延伸，第一方向X和第二方向Y相交，第二部分1012与发光控制信号线EM在衬底110上的正投影存在交叠部分102；第一部分1011在衬底110上的正投影分别位于发光控制信号线EM在衬底110上的正投影沿第二方向Y相对的两侧中一侧。如此设置，使得屏蔽部103在屏蔽交叠部分102时，不会与过孔存在交叠，即可以避让过孔，避免过孔对屏蔽部103造成损坏或短路连接。可选地，第一部分1011在衬底110上的正投影与发光控制信号线EM在衬底110上的正投影之间具有间隙120。通过设置屏蔽层M0在衬底110上的正投影与间隙120至少部分交叠，屏蔽层M0可以屏蔽部分电力线，从而达到减小侧向电容的效果。
可选地，参考图14，第一连接部101包括依次连接的第一部分1011、第二部分1012和第三部分1013，第一部分1011与驱动晶体管T1的第一极电连接，第三部分1013与第一初始化晶体管T2电连接，第一部分1011和第三部分1013沿第一方向X延伸，第二部分1012沿第二方向Y延伸，第一方向X和第二方向Y相交，第二部分1012与发光控制信号线EM在衬底110上的正投影存在交叠部分；第一部分1011和第三部分1013在衬底110上的正投影分别位于发光控制信号线EM在衬底110上的正投影沿第二方向Y相对的两侧；可选地，第一部分1011在衬底110上的正投影与发光控制信号线EM在衬底110上的正投影之间具有间隙120；第三部分1013在衬底110上的正投影与发光控制信号线EM在衬底110上的正投影之间具有间隙120。
具体地，为了便于走线设计，将第一连接部101设置为依次连接的第一部分1011、第二部分1012和第三部分1013，例如第一部分1011、第二部分1012和第三部分1013为一体式结构。如此，使得屏蔽部103在屏蔽交叠部分102时，不会与过孔存在交叠，即可以避让过孔，避免过孔对屏蔽部103造成损坏或短路连接。第一部分1011和第三部分1013与发光控制信号线EM的延伸方向(或延伸趋势)相同，第一部分1011在衬底110上的正投影与发光控制信号线EM在衬底110上的正投影之间具有间隙120，第三部分1013在衬底110上的正投影与发光控制信号线EM在衬底110上的正投影之间具有间隙120，在间隙120处容易耦合形成侧向电容。本实施例的技术方案，通过设置屏蔽层M0在衬底110上的正投影与间隙120至少部分交叠，屏蔽层M0可以屏蔽部分电力线，从而达到减小侧向电容的效果。并且，屏蔽部103也可以覆盖间隙120，即屏蔽部103在衬底110上的正投影与间隙120至少部分交叠，从而达到进一步减小侧向电容的效果。
图17是图7沿a1-a2方向的又一剖视图，可选地，参考图17，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有多层有机绝缘层；和/或，有机绝缘层包括有机平坦化层；和/或，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有沿衬底110的厚度方向Z层叠设置的至少一层有机绝缘层和至少一层无机绝缘层。
具体地，通过在第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有多层有机绝缘层，使得第一连接部101与发光控制信号线EM之间的介质层厚度较大，第一连接部101与发光控制信号线EM之间正对的距离较大，可以降低交叠部分102的寄生电容。并且，多层有机绝缘层可以有效降低寄生电容的介电常数，从而进一步降低交叠部分102的寄生电容。如图15所示，有机绝缘层包括第一有机平坦化层PLN1和第三有机平坦化层PLN3，第一有机平坦化层PLN1位于第三导电层M3远离衬底110的一侧，第三有机平坦化层PLN位于第一有机平坦化层PLN1远离衬底110的表面，第二平坦化层PLN2位于第三有机平坦化层PLN远离衬底110的表面。其中，例如第三有机平坦化层PLN3可以为增设的有机平坦化层。如此，使得第一有机平坦化层PLN1和第三有机平坦化层PLN3可以隔离第一连接部101和发光控制信号线EM，有利于降低发光控制信号线EM和第一连接部101的寄生电容，进一步降低寄生电容对驱动晶体管T1的第一极的电位的影响。
通过在第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有沿衬底110的厚度方向Z层叠设置的至少一层有机绝缘层和至少一层无机绝缘层(例如电容绝缘层CI、第二缓冲层B2、第二栅极绝缘层GI2、层间绝缘层ILD中的一者或多者)，一层或多层有机绝缘层在衬底110上的正投影与交叠部分102存在交叠，以及一层或多层无机绝缘层在衬底110上的正投影与交叠部分102存在交叠，进一步增大了第一连接部101与发光控制信号线EM在显示面板的厚度方向Z的距离，有利于进一步降低发光控制信号线EM和第一连接部101的寄生电容。无机绝缘层可包括氧化硅、氮化硅、氮氧化硅等中的一种或多种。有机绝缘层可包括聚酰亚胺、聚丙烯酸酯、聚醚酰亚胺、聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二酯等中的一种或多种。
可选的，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间设置有有机绝缘层，或，至少一层有机绝缘层和至少一层无机绝缘层，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间的绝缘层厚度D大于2.6微米，相当于第一连接部101和发光控制信号线EM在两者交叠处的正对距离大于2.6微米，以降低发光控制信号线EM和第一连接部101的寄生电容，例如小于0.85fF。
可选的，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间仅设置有无机绝缘层，第一连接部101所在的膜层和发光控制信号线EM所在的膜层之间的绝缘层厚度D(对应交叠部分102处的绝缘层)大于3微米，相当于第一连接部101和发光控制信号线EM在两者交叠处的正对距离大于3微米，以降低发光控制信号线EM和第一连接部101的寄生电容，例如小于0.85fF。
在上述各技术方案的基础上，图18是本发明实施例提供的又一种阵列基板的版图结构示意图，图19是图18沿k1-k2方向的剖视图，参考图18和图19，可选地，驱动电路层还包括第六导电层M6，第六导电层M6位于第五导电层M5远离衬底110的一侧，第六导电层M6包括第一电源线VDD和数据线Data。第一电源线VDD为像素电路提供第一电源电压，数据线Data用于为像素电路提供数据电压，以使像素电路根据数据电压和第一电源电压产生驱动电流。
如图19所示，第四导电层M4还包括驱动晶体管T1的第一极(例如为驱动晶体管T1的源极)。
可选地，在一些实施方式中，当第一电源线VDD和数据线Data的走线设置完成后，若第六导电层M6存在放置第一连接部101的空间，则可以将第一连接部101设置于第六导电层M6。如此，可以进一步增大第一连接部101与发光控制信号线EM正对的距离，进一步降低第一连接部101与发光控制信号线EM耦合产生的寄生电容，从而保证驱动晶体管T1的第一极电位的稳定性，进而保证驱动晶体管T1产生的驱动电流的稳定性。第五导电层M5和第六导电层M6之间可设置有机绝缘层。第六导电层M6可包括金属层、氧化铟锡(ITO)层等中的一种或多种。
在第一连接部101设置于第六导电层M6时，屏蔽部103可以设置于第三导电层M3，也可以设置于第四导电层M4，也可以设置于第五导电层M5。在屏蔽部103设置于第五导电层M5时，屏蔽部103可以与第五导电层M5上的第一电源线VDD连接，使得屏蔽部103接入直流电位，便于更好的屏蔽发光控制信号线EM与第一连接部101。
在上述各个技术方案的基础上，下面对阵列基板各个膜层的结构进行具体说明，但不作为对本申请的限定。
图20是本发明实施例提供的阵列基板的第一导电层和第二有源层的版图结构示意图，可选地，参考图20，第一导电层M1包括延伸方向(或延伸趋势)为第一方向X的发光控制信号线EM、第一扫描信号线SP1、第二扫描信号线SP2、第三初始化信号线Vref3，以及存储电容Cst的第二极板C02(即驱动晶体管T1的栅极)。
图21是本发明实施例提供的阵列基板的第二导电层的版图结构示意图，可选地，参考图21，第二导电层M2包括存储电容Cst的第一极板C01、延伸方向(或延伸趋势)为第一方向X的第三扫描信号线SN1和第四扫描信号线SN2。第二导电层M2上的第三扫描信号线SN1与第一有源层130交叠区域，可以形成第三初始化晶体管T5的底栅。第二导电层M2上的第四扫描信号线SN2与第一有源层130交叠区域，可以形成阈值补偿晶体管T4的底栅。
图22是本发明实施例提供的阵列基板第三导电层和第一有源层的版图结构示意图，可选地，参考图22，第三导电层M3包括延伸方向(或延伸趋势)为第一方向X的第一初始化信号线Vref1、第二初始化信号线Vref2、第三扫描信号线SN1和第四扫描信号线SN2。第三导电层M3上的第三扫描信号线SN1与第一有源层130交叠区域，可形成第三初始化晶体管T5的顶栅。第三导电层M3上的第四扫描信号线SN2与第一有源层130交叠区域，可形成阈值补偿晶体管T4的顶栅。
第二导电层M2上的第三扫描信号线SN1与第三导电层M3上的第三扫描信号线SN1电连接，例如通过过孔连接。第二导电层M2上的第四扫描信号线SN2与第三导电层M3上的第四扫描信号线SN2电连接，例如通过过孔连接。如此，使得阈值补偿晶体管T4的底栅和顶栅连接，第三初始化晶体管T5的底栅和顶栅连接。
需要说明的是，图22示出了屏蔽部103在第三导电层M3，并且屏蔽部103与第一初始化信号线Vref1电连接的情况，但并不进行限定。
图23是本发明实施例提供的一种阵列基板的第四导电层的版图结构示意图，可选地，参考图23，第四导电层M4包括第一连接部101、延伸方向(或延伸趋势)为第二方向Y的第一初始化信号线Vref1、第二初始化信号线Vref2和第三初始化信号线Vref3。如图22所示，位于第三导电层M3上的第一初始化信号线Vref1(沿第一方向X延伸)和位于第四导电层M4上的第一初始化信号线Vref1(沿第二方向Y延伸)形成网状结构，从而使得第一初始化信号线Vref1传输至不同位置(不同像素电路中)的第一初始化信号接近，有利于提升显示面板的显示均一性。同理，位于第三导电层M3上的第二初始化信号线Vref2(沿第一方向X延伸)和位于第四导电层M4上的第二初始化信号线Vref2(沿第二方向Y延伸)形成网状结构，位于第一导电层M1上的第三初始化信号线Vref3(沿第一方向X延伸)和位于第四导电层M4上的第三初始化信号线Vref3(沿第二方向Y延伸)形成网状结构，有利于提升显示面板的显示均一性。位于第五导电层M5上的第一电源线(沿第一方向X延伸)和位于第六导电层M6上的第一电源线(沿第二方向Y延伸)形成网状结构。
其中，各信号线可沿其延伸方向(大体延伸方向或延伸趋势)呈直线或折线或曲线或其他不规则形状(例如树枝状等)等方式延伸。
可选的，屏蔽部103可与第三初始化信号线Vref3电连接，以接入直流电位。沿第一方向X延伸的第一初始化信号线Vref1、第二初始化信号线Vref2和第三初始化信号线Vref3中，与同一行像素电路对应的第一初始化信号线Vref1、第二初始化信号线Vref2和第三初始化信号线Vref3中，第三初始化信号线Vref3在衬底110上的正投影位于屏蔽部103在衬底110上的正投影远离第一初始化信号线Vref1和第二初始化信号线Vref2在衬底110上的正投影的一侧，相比于第三初始化信号线Vref3，第一初始化信号线Vref1和第二初始化信号线Vref2更靠近屏蔽部103，故将屏蔽部103与第一初始化信号线Vref1或第二初始化信号线Vref2连接，布线更容易。
图24是本发明实施例提供的又一种阵列基板的第四导电层的版图结构示意图，可选地，参考图24，当第一连接部101设置于第四导电层M4远离衬底110的一侧时，第四导电层M4上未设置第一连接部101。
图25是本发明实施例提供的一种阵列基板的第五导电层的版图结构示意图，可选地，参考图25，第五导电层M5包括延伸方向(或延伸趋势)为第一方向X的第一电源线VDD，第一子线L1相当于主体部，第二子线L2相当于分支部。图25示出了第一连接部101在第五导电层M5的情况，但并不进行限定。
图26是本发明实施例提供的阵列基板的第六导电层的版图结构示意图，可选地，参考图26，第六导电层M6包括延伸方向(或延伸趋势)为第二方向Y的第一电源线VDD和延伸方向(或延伸趋势)为第二方向Y的数据线Data。
可选地，如图26所示，第六导电层M6还包括数据连接线Fa，数据连接线Fa用于连接驱动芯片和数据线Data。通过将数据连接线Fa设置在第六导电层M6，可以减少显示面板边框区(非显示区)的走线，有利于窄边框的实现。
图27是本发明实施例提供的阵列基板的屏蔽层的版图结构示意图，可选地，参考图27，屏蔽层M0在衬底110上的正投影与间隙120至少部分交叠。
图28是本发明实施例提供的又一种阵列基板的版图结构示意图，图28示出了第一连接部101位于第五导电层M5的情况。图29是本发明实施例提供的又一种阵列基板的版图结构示意图，图29示出了第一连接部101位于第四导电层M4，屏蔽部103与存储电容Cst的第一极板C01电连接的情况。图30是本发明实施例提供的又一种阵列基板的版图结构示意图，图30示出了第一连接部101位于第五导电层M5，屏蔽部103位于第四导电层M4的情况。可选地，参考图28至图30，第一初始化信号线Vref1在衬底110的正投影与发光控制信号线EM在衬底110的正投影分离，即不交叠。
可选地，图31是本发明实施例提供的又一种像素电路的电路结构示意图，像素电路还包括第一发光控制晶体管T7，第一发光控制晶体管T7连接于驱动晶体管T1的第二极和第一电源线VDD之间；第一发光控制晶体管T7的栅极与发光控制信号线EM电连接；和/或，像素电路还包括第二发光控制晶体管T8，第二发光控制晶体管T8连接于驱动晶体管T1的第一极和发光器件OLED的第一端之间；第二发光控制晶体管T8的栅极与发光控制信号线EM电连接；和/或，像素电路还包括数据写入晶体管T3，数据写入晶体管T3连接于数据线Data与驱动晶体管T1的第二极之间；和/或，像素电路还包括存储电容Cst，存储电容Cst连接于第一电源线VDD与驱动晶体管T1的栅极之间。可选地，像素电路还包括阈值补偿晶体管T4，阈值补偿晶体管T4连接于驱动晶体管T1的栅极和第一极之间。
图31的电路结构和图6的电路结构的区别在于，第一初始化晶体管T2的接入位置不同，相当于图31中的第一初始化晶体管T2与驱动晶体管T1的漏极连接，图6中的第一初始化晶体管T2与驱动晶体管T1的源极连接。图31的电路结构和图6的电路结构的对应元件的结构和功能等相同或类似，此处不再赘述。图31中驱动晶体管T1的第一极相当于漏极，驱动晶体管T1的第二极相当于源极。图6中驱动晶体管T1的第一极相当于源极，驱动晶体管T1的第二极相当于漏极。
图32是本发明实施例提供的又一种阵列基板的版图结构示意图。图32中的版图结构与图31的电路对应。图6中的电路与图4至图30的版图结构和膜层结构对应。将图6中的电路对应的版图结构和膜层结构中的第一连接部101与驱动晶体管T1连接的一端由与驱动晶体管的源极连接改为与驱动晶体管的漏极连接即可，对应的屏蔽部103等各元件的位置和功能相同或相似，此处不再赘述。像素电路(例如图6中的电路和图31的电路)可采用脉冲宽度调制(Pulse width modulation，PWM)技术进行调光，发光控制信号在一画面刷新周期内的发光阶段可包括多个脉冲。图6中的电路和图31的电路的时序波形图和工作过程，与图1和图2相同或类似，此处不再赘述。
可选地，第一发光控制晶体管T7连接于驱动晶体管T1的第二极和第二子线L2之间。
本实施例还提供了一种显示面板，图33是本发明实施例提供的一种显示面板的结构示意图。如图33所示，该显示面板包括上述任意实施方案提供的阵列基板。显示面板可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框等任何具有显示功能的产品或部件。显示面板包括本发明任意实施例提供的阵列基板，因此具备本发明任意实施例提供阵列基板相同的有益效果，此处不再赘述。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (17)

1.一种阵列基板，其特征在于，包括：衬底及位于所述衬底上的驱动电路层，所述驱动电路层中设置有像素电路和发光控制信号线，所述像素电路包括驱动晶体管、第一初始化晶体管和第一连接部，所述第一连接部连接于所述驱动晶体管的第一极与所述第一初始化晶体管之间；所述第一连接部与所述发光控制信号线在所述衬底上的正投影存在交叠部分；
所述驱动电路层中还设置有屏蔽部，所述屏蔽部在所述衬底上的正投影与所述交叠部分存在交叠；所述屏蔽部所在的膜层位于所述发光控制信号线所在的膜层与所述第一连接部所在的膜层之间；
和/或，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间设置有至少一层有机绝缘层；
和/或，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间的绝缘层厚度大于3微米。
2.根据权利要求1所述的阵列基板，其特征在于，所述屏蔽部接入直流电位；
优选地，所述驱动电路层中还设置有第一电源线和/或初始化信号线，所述屏蔽部与第一电源线或初始化信号线电连接。
3.根据权利要求1所述的阵列基板，其特征在于，
所述驱动电路层包括层叠设置的第一导电层、第二导电层、第三导电层、第四导电层和第五导电层；
所述发光控制信号线设置于所述第一导电层；
所述像素电路还包括存储电容，所述存储电容的第一极板设置于所述第二导电层；
所述像素电路还包括开关管，所述开关管与所述驱动晶体管的栅极连接，所述开关管的第一栅极设置于所述第三导电层；
所述第一连接部设置于所述第四导电层或所述第四导电层远离所述衬底的一侧；
所述第五导电层设置有第一电源线，所述第一电源线用于为所述像素电路提供第一电源电压。
4.根据权利要求3所述的阵列基板，其特征在于，所述第一连接部设置于所述第五导电层；
优选地，所述第四导电层和所述第五导电层之间设置有所述有机绝缘层；
优选地，所述第一导电层、所述第二导电层、所述第三导电层和所述第四导电层中任意相邻两者之间设置有无机绝缘层。
5.根据权利要求1-4任一项所述的阵列基板，其特征在于，
所述交叠部分位于所述屏蔽部在所述衬底的正投影内；
优选地，所述发光控制信号线所在的膜层、所述屏蔽部所在的膜层、所述第一连接部所在的膜层沿远离所述衬底的方向依次层叠设置。
6.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述像素电路还包括第二初始化晶体管；所述驱动电路层还设置有第一初始化信号线和第二初始化信号线，所述第一初始化晶体管连接于所述第一初始化信号线与所述驱动晶体管的第一极之间，所述第二初始化晶体管连接于所述第二初始化信号线和发光器件的第一端之间；
所述屏蔽部与所述第一初始化信号线或所述第二初始化信号线电连接；
优选地，所述第一初始化晶体管的栅极和所述第二初始化晶体管的栅极电连接至相同的扫描信号线；
优选地，所述驱动电路层还包括第三导电层；所述像素电路还包括开关管；
所述开关管与所述驱动晶体管的栅极连接；所述第三导电层设置有所述开关管的第一栅极；
优选地，所述屏蔽部设置于所述第三导电层；
优选地，所述第一初始化信号线和/或所述第二初始化信号线设置于所述第三导电层；
优选地，所述第一初始化信号线在所述衬底上的正投影位于所述第二初始化信号线所述衬底上的正投影和所述屏蔽部所述衬底上的正投影之间；所述第一初始化信号线在所述衬底上的正投影位于所述第二初始化信号线所述衬底上的正投影和所述发光控制信号线所述衬底上的正投影之间；
优选地，所述第一初始化信号线、所述第二初始化信号线和所述发光控制信号线的延伸方向为第一方向，且沿第二方向排列，所述第一方向和所述第二方向相交；
优选地，所述第二初始化信号线经第二连接部与所述屏蔽部电连接，所述第二连接部与所述第一初始化信号线交叉绝缘设置；
优选地，所述第二连接部所在的膜层位于所述第一初始化信号线所在的膜层远离所述衬底的一侧；
优选地，所述第一连接部和所述第二连接部同层设置。
7.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述像素电路还包括存储电容，所述存储电容的第一极板与第一电源线连接；
所述第一极板与所述屏蔽部电连接为一体结构且同层设置；
优选地，所述驱动电路层还包括第二导电层，所述第二导电层设置有所述存储电容的第一极板；
优选地，所述存储电容的第二极板复用为所述驱动晶体管的栅极。
8.根据权利要求1-4任一项所述的阵列基板，其特征在于，
所述驱动电路层设置有第一电源线，所述第一电源线包括电连接的第一子线和第二子线；所述像素电路还包括第一发光控制晶体管，所述第一发光控制晶体管与所述第二子线电连接；
所述第二子线与所述屏蔽部电连接；
优选地，所述屏蔽部沿第一方向延伸，所述第一子线沿第一方向延伸，所述第二子线的延伸方向和所述第一方向相交；所述第一子线和所述第二子线同层设置；
优选地，所述第一发光控制晶体管连接于所述驱动晶体管的第一极和所述第二子线之间，或者，所述第一发光控制晶体管连接于所述驱动晶体管的第二极和所述第二子线之间；
所述第一发光控制晶体管的栅极与所述发光控制信号线电连接；
优选地，所述驱动电路层还包括第四导电层和第五导电层，所述屏蔽部设置于第四导电层；所述第一子线和所述第二子线设置于第五导电层；所述第二子线通过过孔与所述屏蔽部电连接；
优选地，沿第一方向相邻的三个所述像素电路中，位于中间的所述像素电路中的所述屏蔽部与位于一侧的所述像素电路中的所述屏蔽部连接；位于中间的所述像素电路中的所述第一连接部与位于一侧的所述像素电路中的所述第一连接部的距离小于位于中间的所述像素电路中的所述第一连接部与位于另一侧的所述像素电路中的所述第一连接部的距离；
优选地，沿第一方向相邻的两个像素电路镜像对称设置。
9.根据权利要求1所述的阵列基板，其特征在于，所述发光控制信号线包括沿第一方向延伸的主体部和第三方向延伸的延伸部，所述第一方向与所述第三方向交叉；
所述屏蔽部在所述衬底的正投影至少部分覆盖所述延伸部在所述衬底的正投影。
10.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括屏蔽层，所述屏蔽层位于所述衬底与所述驱动电路层之间；
所述第一连接部在所述衬底上的正投影与所述发光控制信号线在所述衬底的正投影之间具有间隙；
所述屏蔽层在所述衬底上的正投影与所述间隙至少部分交叠；
优选地，所述屏蔽层的至少部分接入直流电位；
优选地，所述屏蔽层与第一电源线电连接；
优选地，所述屏蔽层在所述衬底上的正投影与所述驱动晶体管的沟道区的有源部的至少部分交叠；
优选地，所述屏蔽层为静电屏蔽层和/或遮光层。
11.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述驱动电路层中还设置有第一初始化信号线；所述第一初始化晶体管连接于所述第一初始化信号线与所述驱动晶体管的第一极之间，
所述第一初始化信号线和所述发光控制信号线的延伸方向为第一方向，且沿第二方向排列；所述第一初始化信号线在所述衬底上的正投影和所述发光控制信号线在所述衬底上的正投影分离，所述第一方向和所述第二方向相交。
12.根据权利要求11所述的阵列基板，其特征在于，所述屏蔽部与所述第一初始化信号线电连接成一体结构且同层设置；所述屏蔽部连接于所述第一初始化信号线沿第二方向相对的两侧中的一侧；
优选地，所述驱动电路层还包括第一有源层、第三导电层、第二有源层和第一导电层，所述驱动晶体管的有源部位于所述第二有源层，所述驱动晶体管的栅极位于所述第一导电层，所述第一初始化信号线位于所述第三导电层或位于所述第三导电层远离所述衬底的一侧；
优选地，所述像素电路还包括阈值补偿晶体管，所述阈值补偿晶体管连接于所述驱动晶体管的栅极和第二极之间，或者，所述像素电路还包括阈值补偿晶体管，所述阈值补偿晶体管连接于所述驱动晶体管的栅极和第一极之间，所述阈值补偿晶体管的有源部位于所述第一有源层，所述阈值补偿晶体管的栅极位于所述第三导电层；
和/或，所述像素电路还包括第三初始化晶体管，所述第三初始化晶体管与所述驱动晶体管的栅极电连接，所述第三初始化晶体管的有源部位于所述第一有源层，所述第三初始化晶体管的栅极位于所述第三导电层；
优选地，所述第二有源层包括多晶硅，所述第一有源层包括金属氧化物。
13.根据权利要求1所述的阵列基板，其特征在于，所述像素电路还包括第一发光控制晶体管，所述第一发光控制晶体管连接于所述驱动晶体管的第一极和第一电源线之间；所述第一发光控制晶体管的栅极与所述发光控制信号线电连接；
和/或，所述像素电路还包括第二发光控制晶体管，所述第二发光控制晶体管连接于所述驱动晶体管的第二极和发光器件的第一端之间；所述第二发光控制晶体管的栅极与所述发光控制信号线电连接；
和/或，所述像素电路还包括数据写入晶体管，所述数据写入晶体管连接于数据线与所述驱动晶体管的第一极之间；
和/或，所述像素电路还包括存储电容，所述存储电容连接于所述第一电源线与所述驱动晶体管的栅极之间。
14.根据权利要求1所述的阵列基板，其特征在于，所述像素电路还包括第一发光控制晶体管，所述第一发光控制晶体管连接于所述驱动晶体管的第二极和第一电源线之间；所述第一发光控制晶体管的栅极与所述发光控制信号线电连接；
和/或，所述像素电路还包括第二发光控制晶体管，所述第二发光控制晶体管连接于所述驱动晶体管的第一极和发光器件的第一端之间；所述第二发光控制晶体管的栅极与所述发光控制信号线电连接；
和/或，所述像素电路还包括数据写入晶体管，所述数据写入晶体管连接于数据线与所述驱动晶体管的第二极之间；
和/或，所述像素电路还包括存储电容，所述存储电容连接于所述第一电源线与所述驱动晶体管的栅极之间。
15.根据权利要求1或10所述的阵列基板，其特征在于，所述第一连接部包括依次连接的第一部分、第二部分和第三部分，所述第一部分与所述驱动晶体管的第一极电连接，所述第三部分与所述第一初始化晶体管电连接，所述第一部分和所述第三部分沿第一方向延伸，所述第二部分沿第二方向延伸，所述第一方向和所述第二方向相交，所述第二部分与所述发光控制信号线在所述衬底上的正投影存在交叠部分；所述第一部分和所述第三部分在所述衬底上的正投影分别位于所述发光控制信号线在所述衬底上的正投影沿所述第二方向相对的两侧；
优选地，所述第一部分在所述衬底上的正投影与所述发光控制信号线在所述衬底上的正投影之间具有间隙；所述第三部分在所述衬底上的正投影与所述发光控制信号线在所述衬底上的正投影之间具有间隙。
16.根据权利要求1-4任一项所述的阵列基板，其特征在于，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间设置有多层有机绝缘层；
和/或，所述有机绝缘层包括有机平坦化层；
和/或，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间设置有沿所述衬底的厚度方向层叠设置的至少一层有机绝缘层和至少一层无机绝缘层；
和/或，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间设置有有机绝缘层，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间的绝缘层厚度大于2.6微米；
或，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间仅设置有无机绝缘层，所述第一连接部所在的膜层和所述发光控制信号线所在的膜层之间的绝缘层厚度大于3微米。
17.一种显示面板，其特征在于，所述显示面板包括权利要求1-16任一项所述的阵列基板。
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