CN117043959A - 氮化镓功率晶体管 - Google Patents

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Abstract

本发明涉及一种氮化镓功率晶体管(100)，所述氮化镓功率晶体管(100)包括：缓冲层(110)；势垒层(111)，具有顶面(111a)和底面(111b)，所述底面(111b)面向所述缓冲层(110)，其中，所述势垒层(111)的所述底面(111b)置于所述缓冲层(110)上；中间层(113)，介于p型掺杂氮化镓层(112)和金属栅极层(114)之间，其中，所述中间层(113)由III‑V族化合物半导体制成，所述III‑V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合；所述p型掺杂氮化镓层(112)置于所述势垒层(111)的所述顶面(111a)上；所述金属栅极层(114)通过所述中间层(113)电连接至所述p型掺杂氮化镓层(112)，以与所述p型掺杂氮化镓层(112)形成整流金属‑半导体结(115)。

Description

氮化镓功率晶体管
技术领域
本发明涉及面向功率器件应用的氮化镓(Gallium Nitride，GaN)技术领域。具体而言，本发明涉及一种氮化镓功率晶体管，尤其涉及一种具有整流金属-半导体结的GaN功率场效应晶体管(field effect transistor，FET)。本发明尤其涉及一种具有中间层的肖特基pGaN栅极模块。
背景技术
在过去15至20年中，半导体行业一直在大力发展氮化镓技术，以取代传统的硅基场效应晶体管。宽带隙材料的使用为器件级和系统级的性能改进提供了前所未有的可能性。如今，增强型GaN功率FET已经成为现实，几家大型半导体制造商已经在市场上推出产品。绝大多数厂商正在使用的最成熟的GaN器件概念是pGaN常断概念。目前，常断型pGaN功率FET的制造通常遵循两种方法。主要区别在于金属/pGaN界面的制造策略。两种可能的方法为：i)欧姆界面；ii)肖特基界面。在肖特基法中，可以大幅降低DC栅极电流，但存在两个主要缺点：阈值电压不稳定以及栅极可靠性差。
发明内容
本发明的目的在于提供一种不存在上述缺点(即阈值电压不稳定以及栅极可靠性差)的GaN功率晶体管方案，或者至少提供一种阈值电压不稳定和栅极可靠性差问题显著减少的GaN功率晶体管。
通过独立权利要求的特征来实现上述目的。其它实现方式在从属权利要求、说明书和附图中显而易见。
本发明的基本思想是为常断型pGaN晶体管的栅极模块提供一种新结构，所述新结构可以优化整体性能，并且可以解决最先进的pGaN肖特基栅极的主要问题，即阈值电压不稳定性和栅极可靠性。
本发明提出了一种具有中间层方案的稳定pGaN肖特基栅极，其中，专用III-V中间层介于pGaN层和金属栅极之间。根据栅极叠层的详细组成适当地选择所述III-V中间层的厚度和组成时，能够使pGaN肖特基实现稳定工作，同时大幅提高阈值电压稳定性和整体栅极可靠性。
在本发明中，描述了III族元素和V族元素以及III-V族中间层，即由III-V族化合物半导体制成的中间层。III-V族化合物半导体是通过将III族元素(尤其是Al、Ga、In)与V族元素(尤其是N、P、As、Sb)相结合而获得的。将一种或多种III族元素与一种或多种V族元素相结合时，就会产生12种可能的主要组合和更多的子组合；本发明中最重要的组合是GaN、AlGaN、AlN和InAlN。
为了详细描述本发明，将使用下列术语、缩写和符号：
GaN 氮化镓
FET 场效应晶体管
pGaN p型掺杂GaN
AlGaN氮化铝镓
2DEG二维电子气
HV 高压(工作)，例如，>600V
MV 中压(工作)，例如，200-600V
VTH 阈值电压
TDDB 时间相关电介质击穿
在本发明中，描述了制造所述金属/pGaN界面的两种方法：欧姆界面法和肖特基界面法。
在所述欧姆界面法中，金属栅极与pGaN表面之间的界面近乎理想。这会转化为在导通状态下维持所述器件工作的大DC电流，但也使驱动策略复杂化，且在很大程度上增加了驱动损耗。
所述欧姆界面法具有以下优点：(i)pGaN节点整齐地连接至栅极金属端子，因此器件不容易出现VTH不稳定；(ii)可靠性好：当大DC电流流过栅极时，由于热失控导致栅极断裂；(iii)从栅极注入大量空穴改善了动态效应。
然而，所述欧姆界面法存在以下缺点：(i)大量空穴注入缓冲层需要关态栅极负电压；(ii)空穴积累可能导致尾电流；(iii)需要专用驱动方案：电流驱动型栅极驱动器、外部R-C网络；(iv)大DC栅极电流导致驱动损耗，并且将概念的扩展性限制为高压(400V至600V)和大RDSON(>30mOhm)。
在所述肖特基界面法中，反向偏置肖特基二极管与pn-pGaN/AlGaN二极管串联插入。这可以大幅降低DC栅极电流。
所述肖特基界面法具有以下优点：(i)通过反向偏置肖特基二极管将pGaN节点与栅极端子分开；(ii)以VTH不稳定性为代价获得低DC栅极电流；(iii)由于注入缓冲层的空穴数量较少，低DC电流意味着更难进行动态效应优化；(iv)栅极模块通过TDDB机制(类似于Si-MOS器件中的氧化物)断开；(v)动态效应、栅极可靠性和VTH稳定性之间难以相互作用。
然而，所述肖特基界面法存在以下缺点：(i)所述方法允许采用自对准栅极概念，从而产生最佳品质因数(figure of merit，FOM)(低CGS和CGD)；(ii)基本上没有DC栅极电流；(iii)所述方法允许使用标准驱动方案，例如：电压驱动法，无外部RC网络；(iv)所述概念可用于HV和MV工作；(v)所述概念使器件能够扩展到非常低的RDSON。
根据第一方面，本发明涉及一种氮化镓功率晶体管，所述氮化镓功率晶体管包括：缓冲层；势垒层，具有顶面和底面，所述底面面向所述缓冲层，其中，所述势垒层的所述底面置于所述缓冲层上；中间层，介于p型掺杂氮化镓层和金属栅极层之间，其中，所述中间层由III-V族化合物半导体制成，所述III-V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合；所述p型掺杂氮化镓层置于所述势垒层的所述顶面上；所述金属栅极层用于通过所述中间层电连接所述p型掺杂氮化镓层，以与所述p型掺杂氮化镓层形成整流金属-半导体结。
此类具有整流金属-半导体结和中间层的GaN功率晶体管提供了一种新的肖特基pGaN栅极模块概念，适用于增强型GaN功率晶体管，它具有以下优点：常断工作模式；阈值电压稳定、抑制动态不稳定性(这是传统pGaN肖特基栅极法的特点)；由于金属/pGaN界面处和pGaN块中的峰值电场因中间层而显著减小，因此提高了栅极可靠性。
在所述GaN功率晶体管的一种示例性实现方式中，所述氮化镓功率晶体管的栅极区由所述p型掺杂氮化镓层与所述势垒层在所述势垒层的所述顶面的接触区形成。
这具有以下优点：在蚀刻过程中可以选择性地精确限定所述接触区。另一个优点是可以精确地实现制造工艺，并且能够制造具有高栅极可靠性的GaN功率晶体管。
在所述GaN功率晶体管的一种示例性实现方式中，所述至少一种III族元素包括下列化学元素中的一种：铝、镓和铟。在所述GaN功率晶体管的一种示例性实现方式中，所述至少一种V族元素包括下列化学元素中的一种：氮、磷、砷和锑。
这具有以下优点：通过将这些III族元素(尤其是Al、Ga、In)与V族元素(尤其是N、P、As、Sb)相结合所获得的III-V族化合物半导体可以实现更宽带隙的半导体。例如，砷化镓(gallium arsenide，GaAs)的电子迁移率比硅高六倍，这使得工作速度更快。更宽的带隙使功率器件能够在更高的温度下工作，并使低功率器件在室温下的热噪声更低。
在所述GaN功率晶体管的一种示例性实现方式中，所述金属栅极层用于通过所述中间层电连接所述p型掺杂氮化镓层，以与所述p型掺杂氮化镓层形成肖特基势垒。
这具有以下优点：通过经由所述中间层电连接所述p型掺杂氮化镓层以与所述p型掺杂氮化镓层形成肖特基势垒，所述功率晶体管的整体性能得到优化，同时表现出阈值电压稳定性和栅极可靠性。通过适当地选择所述III-V中间层的厚度和组成，所述功率晶体管可以在pGaN肖特基稳定工作模式下工作，并且阈值电压稳定性和整体栅极可靠性大幅提高。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层包括氮化铝镓。
氮化铝镓具有以下优点：可在较大范围(即从约3.4eV至约6.2eV)内调整其带隙。由于其迁移率，AlGaN可以高效地应用于AlGaN/GaN高电子迁移率晶体管。AlGaN可以有利地与氮化镓或氮化铝一起使用，以形成异质结。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层包括氮化铝。
氮化铝具有以下优点：在惰性气氛中，在高温下保持稳定，在2200℃左右熔化。氮化铝在高达980℃的氢气和二氧化碳气氛中保持稳定。氮化铝可以有利地与氮化铝镓一起使用，以形成异质结。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层包括氮化铟铝。
使用氮化铟铝具有以下优点：氮化铟镓铝通常通过脉冲激光沉积和分子束外延等外延法制备。向氮化镓中添加铟以形成发光层，可以发射紫外光和可见光。氮化铟铝可以有利地与氮化铝镓一起使用，以形成具有高电子迁移率的异质结。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层的厚度在大约5nm至40nm的范围内。
这具有以下优点：金属与中间层界面处的场强降低，从而使所述晶体管的阈值电压保持稳定。
所述中间层的示例性厚度如下：5nm、10nm、15nm、20nm、25nm、30nm、35nm和40nm或5nm至40nm之间的任何其它值。也可以使用其它值。
在所述GaN功率晶体管的一种示例性实现方式中，所述III-V族化合物半导体中所述III族元素的含量在大约5％至50％之间。
这具有以下优点：可以抑制或至少显著减少金属与中间层界面处电场峰值的形成。
所述III-V族化合物半导体中III族元素的示例性含量为5％、10％、15％、20％、25％、30％、35％、40％、45％、50％或5％至50％之间的任何其它百分比。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层的厚度为5nm，所述III-V族化合物半导体中所述III族元素的含量为5％。
这些值显著降低了金属-半导体界面处的电场强度，尤其是金属与中间层界面处的电场强度。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层的厚度为20nm，所述III-V族化合物半导体中所述III族元素的含量为5％。
结果表明，这些值还显著降低了金属-半导体界面处的电场强度，尤其是金属与中间层界面处的电场强度。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层的厚度为20nm，所述III-V族化合物半导体中所述III族元素的含量为50％。
结果表明，这些值还显著降低了金属-半导体界面处的电场强度，尤其是金属与中间层界面处的电场强度。
在所述GaN功率晶体管的一种示例性实现方式中，所述金属栅极层具有顶面和底面；所述中间层具有顶面和底面；所述p型掺杂氮化镓层具有顶面和底面；其中，所述金属栅极层的所述底面置于所述中间层的所述顶面上；所述中间层的所述底面置于所述p型掺杂氮化镓层的所述顶面上。
此类夹层式结构具有以下优点：可以高效构建整流金属-半导体结，所述整流金属-半导体结可以在低场强下使用，具有稳定的性能和可靠的栅极。
在所述GaN功率晶体管的一种示例性实现方式中，所述金属栅极层覆盖所述中间层的所述顶面的至少一部分。
这具有灵活设计的优点。所述金属栅极层可以完全覆盖所述中间层的顶面，也可以仅覆盖所述中间层的中心区域，例如在中心周围形成对称结构，甚至在中心周围形成非对称结构。
在所述GaN功率晶体管的一种示例性实现方式中，所述金属栅极层同时置于所述中间层的所述顶面和所述p型掺杂氮化镓层的所述顶面上。
这具有灵活设计的优点。所述金属栅极层可以完全覆盖所述中间层的所述顶面和每个侧面，或者所述金属栅极层可以仅覆盖所述中间层的部分顶面和部分侧面。
在所述GaN功率晶体管的一种示例性实现方式中，所述中间层具有一个或多个侧面，所述侧面连接所述中间层的所述顶面与所述中间层的所述底面；所述金属栅极层覆盖所述中间层的所述顶面以及所述中间层的所述侧面中的至少一个侧面。
这具有灵活设计的优点。所述金属栅极层可以覆盖所述中间层的所述顶面以及所述中间层的一个(或两个、三个、四个)侧面。
在所述GaN功率晶体管的一种示例性实现方式中，所述p型掺杂氮化镓层112的p型掺杂浓度可以小于5e19cm-3，尤其是小于1e19cm-3。
此类GaN功率晶体管提供了比当前可用的肖特基pGaN栅极法更稳定的设计，所述肖特基pGaN栅极法依赖pGaN层的高p型掺杂浓度(>1e19cm-3)，并且具有pGaN层的典型厚度，通常在60nm至250nm之间。
在所述GaN功率晶体管的一种示例性实现方式中，所述GaN功率晶体管用于在常断工作模式下工作。因此，所述GaN功率晶体管支持在较高阈值电压稳定性和较高栅极可靠性下的常规工作方法。
在所述GaN功率晶体管的一种示例性实现方式中，所述缓冲层包括氮化镓层或氮化铝镓层。
包括GaN或AlGaN的缓冲层提高了所述晶体管的电子迁移率。所述缓冲层进一步降低所述晶体管中的反向漏电流，并提高所述晶体管的开关比。
在所述GaN功率晶体管的一种示例性实现方式中，所述势垒层包括氮化铝镓层。
具有此类势垒层的晶体管表现出改进的RF特性和DC性能。
根据第二方面，本发明涉及一种用于氮化镓功率晶体管的金属-半导体结，所述金属-半导体结包括：中间层，介于p型掺杂氮化镓层和金属栅极层之间，其中，所述中间层由III-V族化合物半导体制成，所述III-V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合；所述金属栅极层用于通过所述中间层电连接所述p型掺杂氮化镓层，以与所述p型掺杂氮化镓层形成整流金属-半导体结。
GaN功率晶体管的此类金属-半导体结具有以下优点：常断工作模式；阈值电压稳定、抑制动态不稳定性(这是传统pGaN肖特基栅极法的特点)；由于金属/pGaN界面处和pGaN块中的峰值电场因中间层而显著减小，因此提高了栅极可靠性。
在所述金属-半导体结的一种示例性实现方式中，所述至少一种III族元素包括下列化学元素中的一种：铝、镓和铟。在所述金属-半导体结的一种示例性实现方式中，所述至少一种V族元素包括下列化学元素中的一种：氮、磷、砷和锑。
这具有以下优点：通过将这些III族元素(尤其是Al、Ga、In)与V族元素(尤其是N、P、As、Sb)相结合所获得的III-V族化合物半导体可以实现更宽带隙的半导体。例如，砷化镓(gallium arsenide，GaAs)的电子迁移率比硅高六倍，这使得工作速度更快。更宽的带隙使功率器件能够在更高的温度下工作，并使低功率器件在室温下的热噪声更低。
在所述金属-半导体结的一种示例性实现方式中，所述金属栅极层用于通过所述中间层电连接所述p型掺杂氮化镓层，以与所述p型掺杂氮化镓层形成肖特基势垒。
这具有以下优点：通过经由所述中间层电连接所述p型掺杂氮化镓层以与所述p型掺杂氮化镓层形成肖特基势垒，所述金属-半导体结的整体性能得到优化，同时表现出阈值电压稳定性和栅极可靠性。通过适当地选择所述III-V中间层的厚度和组成，所述金属-半导体结可以在pGaN肖特基稳定工作模式下工作，并且阈值电压稳定性和整体栅极可靠性大幅提高。
在所述金属-半导体结的一种示例性实现方式中，所述整流金属-半导体结包括反向偏置肖特基二极管，用于将所述p型掺杂氮化镓层与所述金属栅极层分开。
这具有以下优点：通过反向偏置肖特基二极管将pGaN节点与栅极端子分开；获得了低DC栅极电流，但由于中间层设计，没有或至少降低了VTH不稳定性；提高了栅极可靠性和VTH稳定性。
附图说明
本发明的其它实施例将结合以下附图进行描述，其中：
图1示出了第一示例提供的具有肖特基势垒的GaN功率晶体管100的设计；
图2示出了第二示例提供的具有肖特基势垒的GaN功率晶体管200的设计；
图3示出了本发明示例提供的具有肖特基势垒的GaN功率晶体管的栅极模块的等效电路设计300；
图4示出了本发明示例提供的GaN功率晶体管针对不同设计参数沿金属-半导体界面的电场分布400的示例；
图5示出了本发明示例提供的pGaN肖特基栅极的阈值电压稳定性随应力时间变化的示例性性能模拟500；
图6示出了本发明示例提供的GaN功率晶体管的金属-半导体结600的设计。
具体实施方式
在以下详细描述中，参考构成本说明书一部分的附图，其中通过图示示出可以实施的本发明的特定方面。可以理解的是，在不脱离本发明范围的情况下，可以利用其它方面，并可以做出结构上或逻辑上的改变。因此，以下详细描述不作为限制意义，并且本发明的范围由所附权利要求限定。
可以理解的是，与所描述的方法有关的注释对于与用于执行方法对应的设备或系统也同样适用，反之亦然。例如，如果描述了特定的方法步骤，则对应的设备可以包括执行所描述的方法步骤的单元，即使在附图中没有明确描述或示出这样的单元。此外，应理解，除非另外明确说明，否则本文中描述的各种示例性方面的特征可以相互组合。
本文描述的半导体器件和系统可以在无线通信方案中实现，特别是基于5G的通信方案。所述半导体器件可以用于生产集成电路和/或功率半导体，并且可以根据各种技术进行制造。例如，所述半导体器件可以用于逻辑集成电路、模拟集成电路、混合信号集成电路、光学电路、存储电路和/或集成无源器件。
本发明中所描述的肖特基势垒是在金属-半导体结处形成的电子势垒。肖特基势垒具有整流特性，适合作为二极管使用。肖特基势垒的一个主要特性是肖特基势垒高度。所述肖特基势垒高度取决于金属和半导体的组合。并非所有金属-半导体结都形成整流肖特基势垒；在没有整流的情况下双向传导电流的金属-半导体结(可能是因为其肖特基势垒太低)被称为欧姆接触。
图1示出了第一示例提供的具有肖特基势垒的GaN功率晶体管100的设计。
所述氮化镓功率晶体管100包括：缓冲层110；势垒层111，具有顶面111a和底面111b，所述底面111b面向所述缓冲层110。所述势垒层111的所述底面111b置于所述缓冲层110上。
所述氮化镓功率晶体管100包括：中间层113，介于p型掺杂氮化镓层112和金属栅极层114之间。所述中间层113由III-V族化合物半导体制成，所述III-V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合。
所述p型掺杂氮化镓层112置于所述势垒层111的所述顶面111a上。所述金属栅极层114用于通过所述中间层113电连接所述p型掺杂氮化镓层112，以与所述p型掺杂氮化镓层112形成整流金属-半导体结115。
在一个示例中，所述氮化镓功率晶体管100的栅极区120由所述p型掺杂氮化镓层112与所述势垒层111在所述势垒层111的所述顶面111a的接触区形成，如图1所示。
所述至少一种III族元素可以包括下列化学元素中的一种：铝、镓和铟。所述至少一种V族元素可以包括下列化学元素中的一种：氮、磷、砷和锑。
所述金属栅极层114可以用于通过所述中间层113电连接所述p型掺杂氮化镓层112，以与所述p型掺杂氮化镓层112形成肖特基势垒115。
可以提供所述中间层113的不同设计。在一个示例中，所述中间层113包括氮化铝镓。在一个示例中，所述中间层113包括氮化铝。在一个示例中，所述中间层113包括氮化铟铝。
在一个示例中，所述中间层113的厚度可以在大约5nm至40nm的范围内。在一个示例中，所述III-V族化合物半导体中所述III族元素的含量可以在大约5％至50％之间。在一个示例中，所述中间层113的厚度可以为5nm，所述III-V族化合物半导体中所述III族元素的含量可以为5％。在一个示例中，所述中间层113的厚度可以为20nm，所述III-V族化合物半导体中所述III族元素的含量可以为5％。在一个示例中，所述中间层113的厚度可以为20nm，所述III-V族化合物半导体中所述III族元素的含量可以为50％。然而，也可以采用其它值。
从图1中可以看出，所述金属栅极层114具有顶面114a和底面114b，所述中间层113具有顶面113a和底面113b，所述p型掺杂氮化镓层112具有顶面112a和底面112b。所述金属栅极层114的所述底面114b置于所述中间层113的所述顶面113a上。所述中间层113的所述底面113b置于所述p型掺杂氮化镓层112的所述顶面112a上。
在图1所示的一个示例中，所述金属栅极层114覆盖所述中间层113的所述顶面113a的至少一部分。在一个示例中，所述金属栅极层114可以完全覆盖所述中间层113的所述顶面113a。
在图1所示的示例中，所述金属栅极层114仅置于所述中间层113的所述顶面113a上，而不置于所述p型掺杂氮化镓层112上。所述金属栅极层114未覆盖所述中间层113的顶面113a或所述侧面113c中的任一侧面。
在一个示例中，所述缓冲层110可以包括氮化镓层或氮化铝镓层。
在一个示例中，所述势垒层111可以包括氮化铝镓层。
在所述晶体管100的一个示例中，所述缓冲层110可以形成于至少一个过渡层(图1中未示出)上，所述过渡层可以形成于硅基板上。
所述晶体管100还包括源极金属层和漏极金属层(图1中未示出)。此类源极(S)金属层和漏极(D)金属层可以形成于所述势垒层111的侧面。源极金属层和漏极金属层可以通过所述势垒层111与所述pGaN层112、所述中间层113和所述金属栅极层114分开。在一个示例中，源极金属层和漏极金属层可以延伸到与所述势垒层111相同的高度。
具有肖特基势垒的所述GaN功率晶体管100(包括上述中间层113)具有以下优点：常断工作模式；阈值电压稳定、抑制动态不稳定性(这是传统pGaN肖特基栅极法的特点)；由于金属/pGaN界面处和pGaN块中的峰值电场显著减小，因此提高了栅极可靠性。
所述GaN功率晶体管100的设计准则可以概括如下：1)在所述金属层与所述pGaN层之间插入III-V中间层；2)AlGaN中间层：a)厚度在5nm至40nm之间；b)Al含量在5％至40％之间；3)所述中间层的替代材料可以是：AlN、InAlN、AlGaN；可以实现不同的实施例。
图1还示出了新提出的稳定可靠的pGaN肖特基器件栅极叠层的示意性图示。在这种新提出的方法中，所述III-V层113介于所述pGaN层112和所述栅极金属114之间。如果适当地选择所述中间层113的厚度和组成，可以提高传统pGaN肖特基法的阈值电压稳定性。此外，由于金属/半导体界面处的耗尽区拓宽，存在所述中间层113可以显著减小电场，从而大幅提高整体栅极可靠性。所述III-V中间层113的示例性组成为：a)AlGaN层，其Al含量范围为5％至40％；b)AlN层；c)InAlN层。
图2示出了第二示例提供的具有肖特基势垒的GaN功率晶体管200的设计。
所述GaN功率晶体管200可以采用与上文结合图1描述的晶体管100的类似设计。
即，所述氮化镓功率晶体管200包括：缓冲层110；势垒层111，具有顶面111a和底面111b，所述底面111b面向所述缓冲层110。所述势垒层111的所述底面111b置于所述缓冲层110上。
所述氮化镓功率晶体管100包括：中间层113，介于p型掺杂氮化镓层112和金属栅极层114之间。所述中间层113由III-V族化合物半导体制成，所述III-V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合。
所述p型掺杂氮化镓层112置于所述势垒层111的所述顶面111a上。所述金属栅极层114用于通过所述中间层113电连接所述p型掺杂氮化镓层112，以与所述p型掺杂氮化镓层112形成整流金属-半导体结115。
在一个示例中，所述氮化镓功率晶体管200的栅极区120由所述p型掺杂氮化镓层112与所述势垒层111在所述势垒层111的所述顶面111a的接触区形成，如图2所示。
如上所述，所述至少一种III族元素可以包括下列化学元素中的一种：铝、镓和铟。所述至少一种V族元素可以包括下列化学元素中的一种：氮、磷、砷和锑。
如上所述，所述金属栅极层114可以用于通过所述中间层113电连接所述p型掺杂氮化镓层112，以与所述p型掺杂氮化镓层112形成肖特基势垒115。
如上所述，可以提供所述中间层113的不同设计。在一个示例中，所述中间层113包括氮化铝镓。在一个示例中，所述中间层113包括氮化铝。在一个示例中，所述中间层113包括氮化铟铝。
如上文结合图1所述，所述中间层113的厚度可以在大约5nm至40nm的范围内。在一个示例中，所述III-V族化合物半导体中所述III族元素的含量可以在大约5％至50％之间。在一个示例中，所述中间层113的厚度可以为5nm，所述III-V族化合物半导体中所述III族元素的含量可以为5％。在一个示例中，所述中间层113的厚度可以为20nm，所述III-V族化合物半导体中所述III族元素的含量可以为5％。在一个示例中，所述中间层113的厚度可以为20nm，所述III-V族化合物半导体中所述III族元素的含量可以为50％。然而，也可以采用其它值。
从图2中可以看出，所述金属栅极层114具有顶面114a和底面114b，所述中间层113具有顶面113a和底面113b，所述p型掺杂氮化镓层112具有顶面112a和底面112b。所述金属栅极层114的所述底面114b置于所述中间层113的所述顶面113a上。所述中间层113的所述底面113b置于所述p型掺杂氮化镓层112的所述顶面112a上。
在图2中，所述金属栅极层114的所述底面114b置于所述中间层113的所述顶面113a上；所述中间层113的所述底面113b置于所述p型掺杂氮化镓层112的所述顶面112a上。
如图2所示，所述金属栅极层114可以覆盖所述中间层113的所述顶面113a的至少一部分，也可以完全覆盖所述中间层113的所述顶面113a。
如图2所示，所述金属栅极层114可以同时置于所述中间层113的所述顶面113a和所述p型掺杂氮化镓层112的所述顶面112a上。
在图2所示的示例中，所述中间层113具有一个或多个侧面113c，所述侧面113c连接所述中间层113的所述顶面113a与所述中间层113的所述底面113b。所述金属栅极层114可以覆盖所述中间层113的所述顶面113a以及所述中间层113的所述侧面113c中的至少一个侧面。在图2所示的示例中，所述金属栅极层114覆盖所述中间层113的所述顶面113a和所述中间层113的所有侧面113c。
所述缓冲层110可以包括氮化镓层或氮化铝镓层。所述势垒层111可以包括氮化铝镓层。
如上文结合图1所述，所述缓冲层110可以形成于至少一个过渡层(图2中未示出)上，所述过渡层可以形成于硅基板上。
所述晶体管200还包括源极金属层和漏极金属层(图2中未示出)。如上文结合图1所述，此类源极(S)金属层和漏极(D)金属层可以形成于所述势垒层111的侧面。源极金属层和漏极金属层可以通过所述势垒层111与所述pGaN层112、所述中间层113和所述金属栅极层114分开。在一个示例中，源极金属层和漏极金属层可以延伸到与所述势垒层111相同的高度。
图3示出了本发明提供的具有肖特基势垒的GaN功率晶体管的栅极模块的等效电路设计300。
在图3所示的肖特基法中，反向偏置肖特基二极管302与pn-pGaN/AlGaN二极管301串联插入，如驱动方案300b所示。这可以大幅降低DC栅极电流。等效电路300a中示出了具有并联电容CW 304的所述反向偏置肖特基二极管302与具有并联电容Cp 303的所述pn-pGaN/AlGaN二极管301串联连接。
在肖特基法中观察到阈值电压不稳定(正电压和负电压)，这可能会使所述器件更容易产生虚假的导通效应(对于负VTH漂移)或降低所述器件的通态电阻(对于正VTH漂移)。例如，在施加到所述栅极的正应力电压的情况下，可以观察到pGaN肖特基栅极的阈值电压动态行为。
对于所述肖特基法，还观察到较弱的栅极鲁棒性，以及与传统硅基功率器件中栅极电介质击穿类似的时间相关电介质击穿(time dependent dielectric breakdown，TDDB)行为。已经提出几种理论来解释栅极失效机制，并且已确定其中一个可能的根本原因是所述反向偏置肖特基二极管耗尽区内的碰撞电离效应，所述效应是由从所述AlGaN势垒注入所述pGaN层中的电子触发的。在施加到所述栅极的正电压下对所述pGaN层内的电场分布测试表明，最大电场位于所述金属/pGaN界面处。
目前，大多数肖特基栅极pGaN法都依赖pGaN层中非常高的p型掺杂浓度(>5e19cm-3)。所述pGaN层的典型厚度通常在60nm至250nm之间。所述p型掺杂浓度可以通过常规SIM轮廓测量来提取。
研究表明，空穴耗尽和积累(时间相关和几何相关)会导致阈值电压不稳定。此外，在所述pGaN层中使用非常高的掺杂浓度导致所述金属/pGaN界面处的耗尽区非常窄。这种方法的主要缺点是窄耗尽区内的电场达到非常高的数值(～5-10MV/cm)，并且严重影响整体栅极可靠性。据信，所述耗尽区的高电场会导致从2DEG注入所述pGaN层的电子急剧加速。这些加速的电子可能通过碰撞电离效应和大量高能载流子的存在来促进载流子倍增，这被认为会在所述金属/pGaN界面处造成损坏(渗流路径)，最终影响整体栅极可靠性。
在过去几年中，为了提高pGaN栅极模块的栅极可靠性并减轻pGaN肖特基栅极的阈值电压不稳定性，已进行多次尝试。例如，已观察到静态DC栅极电流与整体栅极可靠性之间的直接关系。遗憾的是，由于所述pGaN层中存在大量浮置空穴(这些浮置空穴可注入AlGaN势垒和/或与从2DEG注入pGaN层的电子重新组合，而无需通过所述金属栅极进行补充)，所述静态栅极电流的降低转化为更高的阈值电压不稳定性。
基于上述原因，本发明针对如何克服pGaN肖特基栅极模块的上述缺点提出了一种方案，这些缺点包括：正负阈值电压不稳定性大；栅极可靠性差。
本发明提供的方案是为常断型pGaN晶体管的栅极模块提供一种新结构，所述新结构可以优化整体性能，并且可以解决最先进的pGaN肖特基栅极的主要问题，即阈值电压不稳定性和栅极可靠性。本发明提出了一种具有中间层方案的稳定pGaN肖特基栅极，其中，专用III-V中间层介于pGaN层和金属栅极之间。根据栅极叠层的详细组成适当地选择所述III-V中间层的厚度和组成时，能够使pGaN肖特基实现稳定工作，同时大幅提高阈值电压稳定性和整体栅极可靠性。
图4示出了本发明提供的GaN功率晶体管针对不同设计参数沿金属-半导体界面的电场分布400的示例。具体地，示出了pGaN肖特基栅极叠层在正栅极应力下沿A-A’剖切线(如图1所示)的1D电场分布。考虑了以下四种不同的栅极叠层配置：
(i)曲线图401：传统pGaN肖特基界面；
(ii)曲线图402：根据第一种设计参数配置的中间层；
(iii)曲线图403：根据第二种设计参数配置的中间层；
(iv)曲线图404：根据第三种设计参数配置的中间层。
沿所述A-A’剖切线的所述金属-半导体界面被分为三个部分。第一部分114示出了图1所示金属栅极层114的延伸。第二部分113示出了图1所示中间层113的延伸。第三部分112示出了图1所示金属栅极层114的延伸。
从图4所示的电场分布400中可以看出，与传统pGaN肖特基栅极叠层401相比，通过插入III-V中间层(曲线图402、403、404)，可以实现电场的大幅减少。可以观察到，通过根据不同的设计参数配置插入III-V中间层113，所述金属/半导体界面处的电场峰值降低更加明显。
还可以观察到，当应用特定的设计参数配置时(见曲线图404)，由于所述中间层/所述pGaN层的界面处存在极化电荷，因此形成了电子反转层，并且突然出现另一个电场峰值，所述电场峰值位于所述中间层113/所述pGaN层112的界面处。基于这些考虑，可以选择所述中间层113的厚度和组成，以避免所考虑的后一种情况。
图5示出了本发明提供的pGaN肖特基栅极的阈值电压稳定性随应力时间变化的示例性性能模拟500。图5特别示出了pGaN肖特基栅极的模拟动态阈值电压随施加到栅极并且用于不同中间层配置的应力时间的变化。以无中间层的传统pGaN肖特基栅极为例进行比较。
即，图5示出了在施加到栅极叠层的正栅极应力的情况下，所考虑的不同应力时间下的模拟阈值电压动态变化。同样，考虑了图4所示的四种不同的栅极叠层配置：
(i)曲线图501：传统pGaN肖特基界面；
(ii)曲线图502：根据第一种设计参数配置的中间层；
(iii)曲线图503：根据第二种设计参数配置的中间层；
(iv)曲线图504：根据第三种设计参数配置的中间层。
可以观察到，在传统pGaN肖特基栅极(曲线图501)的情况下，所述器件的阈值电压出现了正变化和负变化。这些VTH不稳定性在很大程度上已通过发表在文献中的大量实验和模拟进行证实。图5还示出，在存在中间层113的情况下(例如，根据图1和2)，如果使用特定的设计参数配置，例如对于情况(ii)，则对动态阈值电压不稳定性的影响和改善是微不足道的，如曲线图502所示。另一方面，使用其它设计参数配置时(例如，在情况(iii)和情况(iv)中)，可以实现对VTH不稳定性的显著改善，如曲线图503和曲线图504所示。可以观察到，本发明所述的III-V中间层113即使在应力时间较长的情况下，也能实现稳定的阈值电压VTH。
总之，图5所示pGaN肖特基栅极的阈值电压稳定性的性能模拟500的结果显示，所述III-V族中间层113的详细组成可以通过以下方式选择：即可以同时大幅降低所述金属/半导体界面处的电场峰值，并抑制影响传统pGaN肖特基栅极法的动态阈值电压不稳定性。
图6示出了本发明提供的GaN功率晶体管的金属-半导体结600的设计。
所述金属-半导体结600包括：中间层113，介于p型掺杂氮化镓层112和金属栅极层114之间，例如根据图1和图2所示的结构115。所述中间层113由III-V族化合物半导体制成，所述III-V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合。所述金属栅极层114用于通过所述中间层113电连接所述p型掺杂氮化镓层112，以与所述p型掺杂氮化镓层112形成整流金属-半导体结115。
在一个示例中，所述至少一种III族元素可以包括下列化学元素中的一种：铝、镓和铟。在一个示例中，所述至少一种V族元素可以包括下列化学元素中的一种：氮、磷、砷和锑。
所述金属栅极层114可以用于通过所述中间层113电连接所述p型掺杂氮化镓层112，以与所述p型掺杂氮化镓层112形成肖特基势垒115。
所述整流金属-半导体结115可以包括：反向偏置肖特基二极管302，用于将所述p型掺杂氮化镓层112与所述金属栅极层114分开，例如根据图3a和图3b所示的设计300。
尽管本发明的特定特征或方面可能已经仅结合几种实现方式中的一种进行公开，但此类特征或方面可以和其它实现方式中的一个或多个特征或方面相结合，只要对于任何给定或特定的应用是有需要或有利。而且，在一定程度上，术语“包括”、“有”、“具有”或这些词的其它变形在详细的说明书或权利要求书中使用，这类术语和所述术语“包含”是类似的，都是表示包括的含义。同样，术语“示例性地”、“例如”仅表示为示例，而不是最好或最优的。可以使用术语“耦合”和“连接”及其派生词。应理解，这些术语可以用于指示两个元件彼此协作或交互，而不管它们是直接物理接触还是电接触，或者它们彼此不直接接触。
尽管本文中已说明和描述特定方面，但所属领域的技术人员应了解，多种替代和/或等效实现方式可在不脱离本发明的范围的情况下所示和描述的特定方面。该申请旨在覆盖本文论述的特定方面的任何修改或变化。
尽管以上权利要求书中的元件是利用对应的标签按照特定顺序列举的，除非对权利要求的阐述另有暗示用于实现部分或所有这些元件的特定顺序，否则这些元件不必限于以所述特定顺序来实现。
通过以上启示，对于本领域技术人员来说，许多替代产品、修改及变体是显而易见的。当然，本领域技术人员很容易认识到，除本文所述的应用之外，本发明还有许多应用。虽然已参考一个或多个特定实施例描述了本发明，但本领域技术人员将认识到，在不偏离本发明的范围的前提下，仍可对本发明作出许多改变。因此，应理解，只要是在所附权利要求书及其等效文句的范围内，可以用不同于本文具体描述的方式来实现本发明。

Claims (24)

1.一种氮化镓功率晶体管(100)，其特征在于，所述氮化镓功率晶体管(100)包括：
缓冲层(110)；
势垒层(111)，具有顶面(111a)和底面(111b)，所述底面(111b)面向所述缓冲层(110)，其中，所述势垒层(111)的所述底面(111b)置于所述缓冲层(110)上；
中间层(113)，介于p型掺杂氮化镓层(112)和金属栅极层(114)之间，其中，所述中间层(113)由III-V族化合物半导体制成，所述III-V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合；
所述p型掺杂氮化镓层(112)置于所述势垒层(111)的所述顶面(111a)上；
所述金属栅极层(114)用于通过所述中间层(113)电连接所述p型掺杂氮化镓层(112)，以与所述p型掺杂氮化镓层(112)形成整流金属-半导体结(115)。
2.根据权利要求1所述的氮化镓功率晶体管(100)，其特征在于，
所述氮化镓功率晶体管(100)的栅极区(120)由所述p型掺杂氮化镓层(112)与所述势垒层(111)在所述势垒层(111)的所述顶面(111a)的接触区形成。
3.根据权利要求1或2所述的氮化镓功率晶体管(100)，其特征在于，
所述至少一种III族元素包括下列化学元素中的一种：铝、镓和铟。
4.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述至少一种V族元素包括下列化学元素中的一种：氮、磷、砷和锑。
5.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述金属栅极层(114)用于通过所述中间层(113)电连接所述p型掺杂氮化镓层(112)，以与所述p型掺杂氮化镓层(112)形成肖特基势垒(115)。
6.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)包括氮化铝镓。
7.根据权利要求1至5中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)包括氮化铝。
8.根据权利要求1至5中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)包括氮化铟铝。
9.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)的厚度在大约5nm至40nm的范围内。
10.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述III-V族化合物半导体中所述III族元素的含量在大约5％至50％之间。
11.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)的厚度为5nm，所述III-V族化合物半导体中所述III族元素的含量为5％。
12.根据权利要求1至10中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)的厚度为20nm，所述III-V族化合物半导体中所述III族元素的含量为5％。
13.根据权利要求1至10中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)的厚度为20nm，所述III-V族化合物半导体中所述III族元素的含量为50％。
14.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述金属栅极层(114)具有顶面(114a)和底面(114b)；
所述中间层(113)具有顶面(113a)和底面(113b)；
所述p型掺杂氮化镓层(112)具有顶面(112a)和底面(112b)；
其中，所述金属栅极层(114)的所述底面(114b)置于所述中间层(113)的所述顶面(113a)上；
所述中间层(113)的所述底面(113b)置于所述p型掺杂氮化镓层(112)的所述顶面(112a)上。
15.根据权利要求14所述的氮化镓功率晶体管(100)，其特征在于，
所述金属栅极层(114)覆盖所述中间层(113)的所述顶面(113a)的至少一部分。
16.根据权利要求14或15所述的氮化镓功率晶体管(100)，其特征在于，
所述金属栅极层(114)同时置于所述中间层(113)的所述顶面(113a)和所述p型掺杂氮化镓层(112)的所述顶面(112a)上。
17.根据权利要求9所述的氮化镓功率晶体管(100)，其特征在于，
所述中间层(113)具有一个或多个侧面(113c)，所述侧面(113c)连接所述中间层(113)的所述顶面(113a)与所述中间层(113)的所述底面(113b)；
所述金属栅极层(114)覆盖所述中间层(113)的所述顶面(113a)以及所述中间层(113)的所述侧面(113c)中的至少一个侧面。
18.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述缓冲层(110)包括氮化镓层或氮化铝镓层。
19.根据上述权利要求中任一项所述的氮化镓功率晶体管(100)，其特征在于，
所述势垒层(111)包括氮化铝镓层。
20.一种用于氮化镓功率晶体管(100)的金属-半导体结(600)，其特征在于，所述金属-半导体结(600)包括：
中间层(113)，介于p型掺杂氮化镓层(112)和金属栅极层(114)之间，其中，所述中间层(113)由III-V族化合物半导体制成，所述III-V族化合物半导体包括至少一种III族元素与至少一种V族元素的组合；
所述金属栅极层(114)用于通过所述中间层(113)电连接所述p型掺杂氮化镓层(112)，以与所述p型掺杂氮化镓层(112)形成整流金属-半导体结(115)。
21.根据权利要求20所述的金属-半导体结(600)，其特征在于，
所述至少一种III族元素包括下列化学元素中的一种：铝、镓和铟。
22.根据权利要求20或21所述的金属-半导体结(600)，其特征在于，
所述至少一种V族元素包括下列化学元素中的一种：氮、磷、砷和锑。
23.根据权利要求20至22中任一项所述的金属-半导体结(600)，其特征在于，
所述金属栅极层(114)用于通过所述中间层(113)电连接所述p型掺杂氮化镓层(112)，以与所述p型掺杂氮化镓层(112)形成肖特基势垒(115)。
24.根据权利要求20至23中任一项所述的金属-半导体结(600)，其特征在于，
所述整流金属-半导体结(115)包括反向偏置肖特基二极管(302)，用于将所述p型掺杂氮化镓层(112)与所述金属栅极层(114)分开。
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US6768146B2 (en) * 2001-11-27 2004-07-27 The Furukawa Electric Co., Ltd. III-V nitride semiconductor device, and protection element and power conversion apparatus using the same
JP2007220895A (ja) * 2006-02-16 2007-08-30 Matsushita Electric Ind Co Ltd 窒化物半導体装置およびその製造方法
WO2010118092A1 (en) * 2009-04-08 2010-10-14 Efficient Power Conversion Corporation Back diffusion suppression structures
US8785944B2 (en) 2011-12-07 2014-07-22 Samsung Electronics Co., Ltd. High electron mobility transistor
JP6167889B2 (ja) * 2012-12-21 2017-07-26 日亜化学工業株式会社 電界効果トランジスタとその製造方法
US8895992B2 (en) * 2013-02-22 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
EP2793255B8 (en) * 2013-04-16 2018-01-17 IMEC vzw Manufacturing method of a semiconductor device comprising a schottky diode and a high electron mobility transistor
CN107482059B (zh) * 2017-08-02 2020-01-17 电子科技大学 一种GaN异质结纵向逆导场效应管
EP3442026B1 (en) 2017-08-11 2023-03-08 IMEC vzw Gate for an enhancement-mode transistor
US11862722B2 (en) 2020-09-09 2024-01-02 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same

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