CN117033043A - 一种基于fpga电力二次设备数据存储方法及系统 - Google Patents
一种基于fpga电力二次设备数据存储方法及系统 Download PDFInfo
- Publication number
- CN117033043A CN117033043A CN202310899792.XA CN202310899792A CN117033043A CN 117033043 A CN117033043 A CN 117033043A CN 202310899792 A CN202310899792 A CN 202310899792A CN 117033043 A CN117033043 A CN 117033043A
- Authority
- CN
- China
- Prior art keywords
- data
- fpga
- chip
- power secondary
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013500 data storage Methods 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims abstract description 38
- 230000002159 abnormal effect Effects 0.000 claims abstract description 26
- 238000012545 processing Methods 0.000 claims abstract description 17
- 238000011084 recovery Methods 0.000 claims abstract description 6
- 230000015654 memory Effects 0.000 claims description 65
- 238000013507 mapping Methods 0.000 claims description 28
- 238000012795 verification Methods 0.000 claims description 12
- 238000004590 computer program Methods 0.000 claims description 9
- 238000006073 displacement reaction Methods 0.000 claims description 8
- 238000013461 design Methods 0.000 abstract description 5
- 230000005856 abnormality Effects 0.000 abstract description 2
- 238000004364 calculation method Methods 0.000 description 9
- 238000004891 communication Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007123 defense Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005670 electromagnetic radiation Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0727—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a storage system, e.g. in a DASD or network based storage system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1446—Point-in-time backing up or restoration of persistent data
- G06F11/1458—Management of the backup or restore process
- G06F11/1469—Backup restoration techniques
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
本发明公开了一种电力二次设备存储芯片数据存储可靠性设计方法及系统，包括对电力二次设备的CPU芯片通过PCIE接口扩展处理模块FPGA并外接DDRRAM存储芯片，将CPU芯片放入PCIE的映射空间中，并传送到BLOCK RAM的存储空间中，通过计算FPGA得出BLOCKRAM中需要校验的数据的校验码，并传送到PCIE映射空间中，通过计算出的校验码来判断数据存储可靠性。本发明为解决现有电力二次设备存储芯片数据变位造成的电网事故问题，通过FPGA实时快速计算校验码，并由CPU根据校验结果实时判断内部RAM存储和FLASH存储芯片存储的保护控制程序和定值参数等相关关键数据是否异常，检查到异常后立刻实时进行异常数据的恢复处理，保障电力二次设备稳定可靠的运行。
Description
本发明涉及电力系统自动化技术领域，特别是一种基于FPGA电力二次设备数据存储方法及系统。
背景技术
电力二次设备如继电保护装置的存储器包括非易失性存储器(FLASH)和随机存取存储器(RAM)两种，RAM又分为静态RAM(SRAM)和动态RAM(DRAM)。在电力二次设备中，非易失性存储器主要用于存储程序、配置、定值、事件、录波等关键数据；随机存取存储器主要用于程序运行时指令、数据等的实时读写，其中SRAM的速度比DRAM快，DRAM一般用作内存，SRAM一般用作二级cache。存储器一旦发生异常变位，将引起继电保护装置程序破坏、定值失效、事件录波丢失等问题，严重的可能导致装置功能闭锁、装置拒动、装置误动等影响电网一次设备安全乃至整个电力系统稳定运行的事故。电力二次设备是电网安全运行的第一道防线，是保障电网稳定、设备安全的关键技术手段，是电网运行的核心设备。
在2018年，电网相继发生了由于存储器异常变位导致的保护装置不正确动作的行为。因此，预防存储器异常变位的容错设计，是保障电力二次设备功能正常，保护电网设备安全和稳定运行的重要措施。
发明内容
本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。
鉴于上述和/或现有存在的问题，提出了本发明。
因此，本发明提供了一种基于FPGA电力二次设备数据存储方法及系统，能够解决背景技术中提到的问题。
为解决上述技术问题，本发明提供如下技术方案：
第一方面，本发明实施例提供了一种基于FPGA电力二次设备数据存储方法，其包括，对电力二次设备的CPU芯片，通过PCIE接口连接到处理模块FPGA，CPU芯片包括RAM存储器、FLASH存储器；CPU芯片将其管理的RAM存储器及FLASH存储器中的重要数据，放入其PCIE的映射空间中，并通过PCIE接口传送到FPGA内部的BLOCK RAM存储空间中；以使FPGA将BLOCK RAM中重要数据中需要校验的数据实时循环计算其校验码，并将校验码传送回CPU芯片相应的PCIE映射空间中；CPU芯片通过比较FPGA计算出的校验码，判断其管理的RAM存储器及FLASH存储器中的数据存储可靠性，对异常数据进行恢复处理。
作为本发明所述基于FPGA电力二次设备数据存储方法，其中：所述重要数据包括RAM存储器中的RAM芯片储存数据和FLASH存储器中FLASH芯片存储数据。
作为本发明所述基于FPGA电力二次设备数据存储方法，其中：FPGA通过计算BLOCKRAM中重要数据中需要校验的数据的校验码，包括：计算RAM芯片储存数据的校验码和FLASH芯片存储数据的校验码。
作为本发明所述基于FPGA电力二次设备数据存储方法，其中：FPGA将计算出的校验码通过PCIE接口传送到CPU芯片的PCIE映射空间中，包括：FPGA将校验码通过PCIE接口传送到CPU芯片在其外接DDR RAM存储芯片定义的PCIE映射空间中。
作为本发明所述基于FPGA电力二次设备数据存储方法，其中：所述通过计算出的校验码来判断数据存储可靠性包括，当RAM芯片储存数据的校验码与第一正确校验码不一致时，表征RAM芯片存储数据发生变位，当FLASH芯片存储数据的校验码与第二正确校验码不一致时，表征FLASH存储数据发生变位。
作为本发明所述基于FPGA电力二次设备数据存储方法，其中：所述CPU芯片通过比较FPGA计算出的校验码来判断其管理的RAM芯片储存数据和FLASH芯片存储数据的可靠性还包括，在RAM芯片存储数据发生变位时，从PCLE映射空间中将未发生变位的RAM芯片存储数据复制到RAM存储器中，进行相应的异常数据恢复。
作为本发明所述基于FPGA电力二次设备数据存储方法，其中：在FLASH芯片存储数据发生变位时，从PCLE映射空间中将未发生变位的FLASH芯片存储数据复制到FLASH存储器中，进行相应的异常数据恢复。
一种基于FPGA电力二次设备数据存储系统，其特征在于：包括，
扩展模块，所述对电力二次设备的CPU芯片通过PCIE接口扩展处理模块FPGA并外接DDR RAM存储芯片；
计算模块，所述通过计算FPGA得出BLOCK RAM中需要校验的数据的校验码，并传送到PCIE映射空间中；
校验模块，通过计算出的校验码来判断数据存储可靠性。
第二方面，本发明实施例提供了一种基于FPGA电力二次设备数据存储系统，其包括：扩展模块，其对电力二次设备的CPU芯片通过PCIE接口扩展处理模块FPGA并外接DDRRAM存储芯片；计算模块，其通过计算FPGA得出BLOCK RAM中需要校验的数据的校验码，并传送到PCIE映射空间中；校验模块，其通过计算出的校验码来判断数据存储可靠性。
第三方面，本发明实施例提供了一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如上所述的基于FPGA电力二次设备数据存储方法的步骤。
本发明有益效果：本发明公开了一种基于FPGA的电力二次设备数据存储可靠性设计方法及系统，电力二次设备的CPU芯片通过PCIe接口扩展处理模块FPGA，同时外接DDRRAM存储芯片，CPU芯片将片内RAM存储芯片和FLASH存储芯片存储需实时校验的相关数据映射到CPU的外接DDR RAM中的PCIe映射空间，并通过PCIe接口将需实时校验的相关数据传送到FPGA的Block RAM存储空间，由FPGA实时快速计算其校验码，并将计算结果通过PCIe接口实时回传给CPU，CPU根据校验结果实时判断片内RAM存储和FLASH存储的相关数据是否异常从而做出应对措施，避免RAM和FLASH存储数据异常变位造成电力二次设备功能失效的影响。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为本发明一个实施例提供的一种基于FPGA的电力二次设备数据存储可靠性设计方法及系统的具体流程图。
图2为本发明一个实施例提供的一种基于FPGA的电力二次设备数据存储可靠性设计方法及系统对RAM存储可靠性设计流程图。
图3为本发明一个实施例提供的一种基于FPGA的电力二次设备数据存储可靠性设计方法及系统的对FLASH存储可靠性设计流程图。
图4为本发明一个实施例提供的一种基于FPGA的电力二次设备数据存储可靠性设计方法及系统的计算机设备的内部结构图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合说明书附图对本发明的具体实施方式做详细的说明，显然所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明的保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
同时在本发明的描述中，需要说明的是，术语中的“上、下、内和外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一、第二或第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
本发明中除非另有明确的规定和限定，术语“安装、相连、连接”应做广义理解，例如：可以是固定连接、可拆卸连接或一体式连接；同样可以是机械连接、电连接或直接连接，也可以通过中间媒介间接相连，也可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1
参照图1和图2，为本发明第一个实施例，该实施例提供了一种电力二次设备存储芯片数据存储可靠性设计方法及系统，包括：
S1：对电力二次设备的CPU芯片，通过PCIE接口连接到处理模块FPGA，CPU芯片包括RAM存储器、FLASH存储器。
其中对电力二次设备的CPU芯片通过PCIE接口扩展处理模块FPGA并外接DDR RAM存储芯片，处理模块FPGA包括BLOCK RAM储存空间，所述DDR RAM存储芯片包括PCIE映射空间。
进一步的，系统硬件设计时将CPU处理器通过PCIE通信接口外接FPGA芯片，通过DDR接口外接DDR RAM芯片，在CPU的片内RAM中对需要校验的程序数据做冗余处理，冗余程序数据分别定义为程序A和程序B，通过硬件设计原理实现接口外接。
S2：CPU芯片将其管理的RAM存储器及FLASH存储器中的重要数据，放入其PCIE的映射空间中，并通过PCIE接口传送到FPGA内部的BLOCK RAM存储空间中。
其中，所述将存储数据放入CPU芯片的PCIE的映射空间中，并传送到BLOCK RAM的存储空间中，CPU芯片存储数据包括RAM芯片储存数据和FLASH芯片储存数据，CPU芯片通过内部RAM程序和FLASH存储数据的冗余设计，解决片内RAM存储和外部FLASH存储芯片的异常变位问题。
进一步的，在CPU的外接DDR RAM划出一片空间作为与FPGA芯片进行PCIE通讯的PCIE映射空间，CPU芯片将RAM和FLASH中存储的数据放入处理模块FPGA中，再对处理模块FPGA进行计算得到验证码，验证码放入Block RAM存储芯片中。需要注意的是，CPU将DDRRAM中冗余数据A和数据B存储空间定义为PCIe映射空间，并按保护控制计算的中断执行周期定时通过PCIE接口将数据A和数据B存储数据传送到FPGA内部的Block RAM存储空间中。
S3：以使FPGA将BLOCK RAM中重要数据中需要校验的数据实时循环计算其校验码，并将校验码传送回CPU芯片相应的PCIE映射空间中。
其中，所述通过计算FPGA得出BLOCK RAM中需要校验的数据的校验码包括按照保护控制计算的中断执行周期实时计算BLOCK RAM存储空间中的冗余数据。
对校验的数据的校验码传送到PCIE映射空间中包括将校验码计算结果通过PCIE总线传送到CPU芯片在DDR RAM定义的PCIE映射空间中。
进一步的，校验的相关数据为程序代码数据和配置参数数据等二进制计算机数据，FPGA按照保护控制计算的中断执行周期实时计算其Block RAM存储空间中需要校验的数据的校验码，由FPGA采用并行方式实时快速计算其CRC23校验码，并将CRC23校验码计算结果通过PCIe总线传送到CPU芯片外接DDR RAM中的PCIe映射空间中。
S4:CPU芯片通过比较FPGA计算出的校验码，判断其管理的RAM存储器及FLASH存储器中的数据存储可靠性，对异常数据进行恢复处理。
其中，通过计算出的校验码来判断数据存储可靠性包括CPU芯片将FPGA实时计算的冗余数据校验码进行比较，不一致则可确定冗余数据发生变位。通过计算出的校验码来判断数据存储可靠性还包括对从未发生变位的存储数据对应的DDR空间中将数据复制到发生变位的存储区域。RAM芯片存储数据或者FLASH芯片存储数据在外界强扰动下某一位置发生变位时，FPGA计算相应空间存储数据的校验码必然发生变化，FPGA将所有空间存储数据的校验码计算后传送给CPU芯片，CPU芯片根据RAM芯片存储数据的校验码和FLASH芯片存储数据的校验码分别判断其管理的RAM芯片存储数据和FLASH芯片存储数据是否发生变位从而确定数据是否可靠。
进一步的，存储器异常变位主要由生产工艺、规模和性能以及宇宙辐射因素导致，生产工艺是指研究发现部分存储器的失效是由α粒子辐射引起的，α粒子的主要来源是管壳和焊料；规模和性能是指集成电路的规模越来越大，晶体管的尺寸越来越小，频率越来越高，但是晶体管的极限电压越来越低，噪声容忍度越来越窄，使得处理器对串扰、电压扰动以及电磁辐射更加敏感。因此造成可靠性降低。
更进一步的，CPU根据本次返回的校验结果与上次返回的校验结果进行比较实时判断片内RAM存储和FLASH存储的相关数据是否发生异常变位从而做出利用冗余存储数据恢复异常数据的应对措施，避免RAM和FLASH存储数据异常变位造成电力二次设备功能失效的影响。
具体的，CPU芯片定时检查校验码计算结果，根据CPU芯片根据FPGA实时计算的校验码确定冗余数据A和数据B否发生变位，如发现有异常变位则从未发生变位的RAM或者FLASH存储区域将数据复制到发生变位的RAM或者FLASH存储区域。
在一个实施例中，一种基于FPGA电力二次设备数据存储方法及系统，其特征在于：包括，
扩展模块，其对电力二次设备的CPU芯片通过PCIE接口扩展处理模块FPGA并外接DDR RAM存储芯片；
计算模块，其通过计算FPGA得出BLOCK RAM中需要校验的数据的校验码，并传送到PCIE映射空间中；
校验模块，其通过计算出的校验码来判断数据存储可靠性。上述各单元模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图4所示。该计算机设备包括通过系统总线连接的处理器、存储器、通信接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的通信接口用于与外部的终端进行有线或无线方式的通信，无线方式可通过WIFI、运营商网络、NFC(近场通信)或其他技术实现。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以下步骤：对电力二次设备的CPU芯片，通过PCIE接口连接到处理模块FPGA，CPU芯片包括RAM存储器、FLASH存储器；CPU芯片将其管理的RAM存储器及FLASH存储器中的重要数据，放入其PCIE的映射空间中，并通过PCIE接口传送到FPGA内部的BLOCKRAM存储空间中；以使FPGA将BLOCK RAM中重要数据中需要校验的数据实时循环计算其校验码，并将校验码传送回CPU芯片相应的PCIE映射空间中；CPU芯片通过比较FPGA计算出的校验码，判断其管理的RAM存储器及FLASH存储器中的数据存储可靠性，对异常数据进行恢复处理。
综上，本发明利用电力二次设备的CPU芯片通过PCIe接口扩展处理模块FPGA，同时外接DDR RAM存储芯片，CPU芯片将片内RAM存储芯片和FLASH存储芯片存储需实时校验的相关数据映射到CPU的外接DDR RAM中的PCIe映射空间，并通过PCIe接口将需实时校验的相关数据传送到FPGA的Block RAM存储空间，由FPGA实时快速计算其校验码，并将计算结果通过PCIe接口实时回传给CPU，CPU根据校验结果实时判断片内RAM存储和FLASH存储的相关数据是否异常从而做出应对措施，避免RAM和FLASH存储数据异常变位造成电力二次设备功能失效的影响，检查到异常后立刻实时进行异常数据的恢复处理，保障电力二次设备稳定可靠的运行。
实施例2
参照图3，为本发明第二个实施例，该实施例提供了一种基于FPGA电力二次设备数据存储方法及系统，为了验证本发明的有益效果，通过具体实验进行科学论证。
在电力二次设备中，非易失性存储器主要用于存储程序、配置、定值、事件、录波等关键数据；随机存取存储器主要用于程序运行时指令、数据等的实时读写，其中SRAM的速度比DRAM快，DRAM一般用作内存，SRAM一般用作二级cache；存储器一旦发生异常变位，将引起继电保护装置程序破坏、定值失效、事件录波丢失等问题，严重的可能导致装置功能闭锁、装置拒动、装置误动等影响电网一次设备安全乃至整个电力系统稳定运行的事故，如下表1详细展示了存储容量及速度：
表1存储容量及速度详情表
存储器异常变位主要有3种类型：一是单粒子翻转，存储器单个数据位发生反转，从而导致数据出现异常，这种类型的错误常见于静态随机存储器、动态随机存储器、非易失性存储器；二是单粒子瞬态，存储器单个数据位发生因电压或电流抖动而被电路采样记录，随后恢复，该类型的异常变位主要发生于动态随机存储器；三是多位翻转，存储器中多个数据位同时发生改变。单粒子翻转和单粒子瞬态一般可通过硬件ECC(Error CheckingandCorrecting)发现并纠正；因大多数控制器并不配置硬件ECC，即使配备ECC，也仅能纠正一位翻转错误，故必须针对存储介质异常变位设计冗余纠正方案，实现系统级检错纠错。
应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
Claims (10)
1.一种基于FPGA电力二次设备数据存储方法，其特征在于：包括，
对电力二次设备的CPU芯片，通过PCIE接口连接到处理模块FPGA，CPU芯片包括RAM存储器、FLASH存储器；
CPU芯片将其管理的RAM存储器及FLASH存储器中的重要数据，放入其PCIE的映射空间中，并通过PCIE接口传送到FPGA内部的BLOCKRAM存储空间中；以使FPGA将BLOCKRAM中重要数据中需要校验的数据实时循环计算其校验码，并将校验码传送回CPU芯片相应的PCIE映射空间中；
CPU芯片通过比较FPGA计算出的校验码，判断其管理的RAM存储器及FLASH存储器中的数据存储可靠性，对异常数据进行恢复处理。
2.如权利要求1所述的基于FPGA电力二次设备数据存储方法，其特征在于：所述重要数据包括RAM存储器中的RAM芯片储存数据和FLASH存储器中FLASH芯片存储数据。
3.如权利要求2所述的基于FPGA电力二次设备数据存储方法，其特征在于：FPGA通过计算BLOCKRAM中重要数据中需要校验的数据的校验码，包括：计算RAM芯片储存数据的校验码和FLASH芯片存储数据的校验码。
4.如权利要求1所述的基于FPGA电力二次设备数据存储方法，其特征在于：FPGA将计算出的校验码通过PCIE接口传送到CPU芯片的PCIE映射空间中，包括：FPGA将校验码通过PCIE接口传送到CPU芯片在其外接DDRRAM存储芯片定义的PCIE映射空间中。
5.如权利要求3所述的基于FPGA电力二次设备数据存储方法，其特征在于：所述通过计算出的校验码来判断数据存储可靠性包括，当RAM芯片储存数据的校验码与第一正确校验码不一致时，表征RAM芯片存储数据发生变位，当FLASH芯片存储数据的校验码与第二正确校验码不一致时，表征FLASH存储数据发生变位。
6.如权利要求5所述的基于FPGA电力二次设备数据存储方法，其特征在于：所述CPU芯片通过比较FPGA计算出的校验码来判断其管理的RAM芯片储存数据和FLASH芯片存储数据的可靠性还包括，在RAM芯片存储数据发生变位时，从PCLE映射空间中将未发生变位的RAM芯片存储数据复制到RAM存储器中，进行相应的异常数据恢复。
7.如权利要求6所述的基于FPGA电力二次设备数据存储方法，其特征在于：在FLASH芯片存储数据发生变位时，从PCLE映射空间中将未发生变位的FLASH芯片存储数据复制到FLASH存储器中，进行相应的异常数据恢复。
8.一种基于FPGA电力二次设备数据存储系统，基于权利要求1～7任一所述的基于FPGA电力二次设备数据存储方法，其特征在于：包括，
扩展模块，其对电力二次设备的CPU芯片通过PCIE接口扩展处理模块FPGA并外接DDRRAM存储芯片；
计算模块，其通过计算FPGA得出BLOCKRAM中需要校验的数据的校验码，并传送到PCIE映射空间中；
校验模块，其通过计算出的校验码来判断数据存储可靠性。
9.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于：所述处理器执行所述计算机程序时实现权利要求1～7任一所述的基于FPGA电力二次设备数据存储方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于：所述计算机程序被处理器执行时实现权利要求1～7任一所述的基于FPGA电力二次设备数据存储方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310899792.XA CN117033043A (zh) | 2023-07-21 | 2023-07-21 | 一种基于fpga电力二次设备数据存储方法及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310899792.XA CN117033043A (zh) | 2023-07-21 | 2023-07-21 | 一种基于fpga电力二次设备数据存储方法及系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117033043A true CN117033043A (zh) | 2023-11-10 |
Family
ID=88643896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310899792.XA Pending CN117033043A (zh) | 2023-07-21 | 2023-07-21 | 一种基于fpga电力二次设备数据存储方法及系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117033043A (zh) |
-
2023
- 2023-07-21 CN CN202310899792.XA patent/CN117033043A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9747148B2 (en) | Error monitoring of a memory device containing embedded error correction | |
| CN103137215A (zh) | 向存储器提供低延时错误纠正码能力 | |
| US20140344643A1 (en) | Hybrid memory protection method and apparatus | |
| WO2022037022A1 (zh) | 一种在线并行处理的软错误实时检错与恢复方法及系统 | |
| CN113608720B (zh) | 一种抗单粒子翻转的星载数据处理系统及方法 | |
| Gottscho et al. | Software-defined error-correcting codes | |
| CN112328396A (zh) | 基于任务等级的动态自适应sopc容错方法 | |
| US8707133B2 (en) | Method and apparatus to reduce a quantity of error detection/correction bits in memory coupled to a data-protected processor port | |
| CN115831213A (zh) | 校验处理器的检测方法、装置、电子设备、存储介质 | |
| CN117033043A (zh) | 一种基于fpga电力二次设备数据存储方法及系统 | |
| CN104597807A (zh) | 一种星载综合电子cpu翻转加固系统及方法 | |
| US9043655B2 (en) | Apparatus and control method | |
| CN115934629A (zh) | 一种片上系统以及汽车 | |
| CN112068985A (zh) | 带编程指令识别的norflash存储器ecc检纠错方法及系统 | |
| JP5174603B2 (ja) | メモリの誤り訂正方法，誤り検出方法、及びそれを用いたコントローラ | |
| EP3882774B1 (en) | Data processing device | |
| US11321166B2 (en) | Device for determining soft error occurred in a memory having stacked layers, and computer readable medium storing program thereon for determining the soft error | |
| TW202246979A (zh) | 用於具有內建的錯誤校正和偵測的記憶體的錯誤率 | |
| CN103631669B (zh) | 一种纠错sram的回写方法 | |
| CN110096384B (zh) | 高可靠航天数据及中间变量的保护方法 | |
| Saen et al. | Soft-error-tolerant dual-modular-redundancy architecture with repair and retry scheme for memory-control circuit on FPGA | |
| US11831337B2 (en) | Semiconductor device and error detection methods | |
| CN117806906A (zh) | 一种dsp软件监测系统和监测方法 | |
| JPS6041374B2 (ja) | １ビツト誤り訂正・２ビツト誤り検出方式 | |
| CN114546722A (zh) | 一种高可靠的星载计算机架构及其控制方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |