CN117012651A - 用于制造半导体设备的方法和对应的半导体设备 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 88
- 238000000034 method Methods 0.000 claims abstract description 47
- 239000008393 encapsulating agent Substances 0.000 claims abstract description 39
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 33
- 230000008569 process Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000926 separation method Methods 0.000 claims abstract description 13
- 238000005538 encapsulation Methods 0.000 claims abstract description 7
- 239000004020 conductor Substances 0.000 claims description 12
- 230000003014 reinforcing effect Effects 0.000 claims description 12
- 238000000465 moulding Methods 0.000 claims description 9
- 238000012546 transfer Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 3
- 238000009877 rendering Methods 0.000 claims 1
- 238000005755 formation reaction Methods 0.000 description 29
- 239000002184 metal Substances 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 26
- 238000005516 engineering process Methods 0.000 description 15
- 230000008878 coupling Effects 0.000 description 12
- 238000010168 coupling process Methods 0.000 description 12
- 238000005859 coupling reaction Methods 0.000 description 12
- 238000001465 metallisation Methods 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000007772 electroless plating Methods 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000006722 reduction reaction Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000001723 curing Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000000930 thermomechanical effect Effects 0.000 description 2
- 229920007019 PC/ABS Polymers 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- -1 copper grown Chemical class 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000000454 electroless metal deposition Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003842 industrial chemical process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002991 molded plastic Substances 0.000 description 1
- 238000010137 moulding (plastic) Methods 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000005728 strengthening Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49565—Side rails of the lead frame, e.g. with perforations, sprocket holes
Abstract
提供了用于制造半导体设备的方法和对应的半导体设备。半导体裸片附接在基板的裸片安装表面上。激光直接结构化(LDS)材料的绝缘封装物被成型到基板和半导体裸片上。LDS材料的绝缘封装物具有前表面，该前表面包括通过它们之间的间隙分离的第一部分和第二部分。激光直接结构化处理被施加到前表面的第一部分以在LDS材料的封装物中结构化包括前表面之上的导电线的导电形成物，并且被施加到LDS材料的封装物的前表面的第二部分以在其上形成加强反翘曲结构。使分离间隙免除激光直接结构化处理，并且加强反翘曲结构通过在分离间隙处免除激光直接结构化处理的LDS材料与导电线电绝缘。
Description
优先权要求
本申请要求于2022年5月3日提交的意大利专利申请号102022000008891的优先权权益，由此其内容在法律允许的最大程度上通过引用的方式整体并入。
技术领域
本说明书涉及制造半导体设备。
一个或多个实施例可以被应用于制造集成电路(IC)。
背景技术
在制造半导体设备中使用的各种工艺涉及使用包括不同材料的被成型的条带。
这些材料可以表现出不同的热机械性质，并且当成型工艺完成时被成型的条带倾向于翘曲。
当被成型的条带的变形变得太大时，可能产生各种负面问题。
比如，通过切块机将被成型的基板单个化成个体块可能变得困难，和/或镀层工艺或“二次成型”处理可能受到不希望的影响。
在材料适合于激光直接结构化(LDS)方法和材料的情况下，这些问题可能变得特别明显。
在本领域中需要克服前述内容中概述的缺陷的贡献。
发明内容
一个或多个实施例涉及方法。
一个或多个实施例涉及对应的半导体设备(比如，集成电路)。
一个或多个实施例涉及在包括激光直接结构化(LDS)材料的封装中，形成电活性金属化连同被配置为抵消不期望的翘曲的虚设金属化。
一个或多个实施例涉及形成引线框-金属化-成型三明治结构，这导致更平衡的应力，具有的减小条带翘曲和改进的可制造性。不涉及附加的工艺步骤。
附图说明
现在将参考附图仅通过示例的方式描述一个或多个实施例，其中：
图1是跨常规半导体设备的横截面视图；
图2是跨可以应用本说明书的实施例的类型的半导体设备的横截面视图；
图3至图9是根据本说明书的实施例的制造半导体设备中的各种步骤的例示；其中，图6对应于以放大比例再现的图5的组装件的平面图；以及
图10示出了本说明书的实施例的某些可能的细节。
具体实施方式
除非另外指示，否则不同附图中的对应数字和符号通常指代对应部分。
附图是为了清楚地说明实施例的相关方面而绘制的，并且不一定按比例绘制。
在附图中绘制的特征的边缘不一定指示特征的范围的终止。
在随后的描述中，说明了一个或多个具体细节，目的在于提供对实施例的示例的深入理解。可以在没有具体细节中的一个或多个具体细节的情况下，或者利用其他方法、部件、材料等来获得实施例。在其他情况下，未详细说明或描述已知的结构、材料或操作，使得不会使实施例的某些方面模糊不清。
在本说明书的构架中对“实施例”或“一个实施例”的引用旨在指示关于该实施例描述的特定配置、结构或特性被包括在至少一个实施例中。因此，可能存在于本说明书的一个或多个点中的诸如“在实施例中”或“在一个实施例中”的短语不一定指同一个实施例。
此外，在一个或多个实施例中，特定的构造、结构或特性可以以任何适当的方式组合。
本文使用的参考仅仅是为了方便而提供的，并且因此不限定保护范围或实施例的范围。
图1示出了跨四方扁平无引线(QFN)封装中的常规半导体设备的横截面视图。
为了简单起见，图1(以及还有图2)涉及单个设备。实际上，如本文所考虑的半导体设备当前在多个半导体设备的组装流程中制造，该多个半导体设备被同时制造，并且最终经由如图9中例示的单个化步骤被分离成个体设备10。
图1涉及(单个)设备，该设备包括具有一个或多个裸片焊盘12A(为简单起见仅图示一个)的引线框，半导体集成电路芯片或裸片14安装(比如，使用裸片附接材料140附接)到该一个或多个裸片焊盘12A上，在裸片焊盘12A和半导体芯片或裸片14周围具有引线12B的阵列。
如本文所使用的，术语集成电路芯片和集成电路裸片/切块被认为是同义的。
名称“引线框”(或“引线框架”)当前用于(参见比如美国专利和商标局的USPC合并词汇表)指示向集成电路芯片或裸片提供支撑的金属框，以及将裸片或芯片中的集成电路互连到其它电部件或接触部的电引线。
基本上，引线框包括导电形成物(或引线，例如，12B)的阵列，导电形成物从轮廓位置在半导体芯片或裸片(例如，14)的方向上向内延伸，从而从裸片焊盘(例如，12A)形成导电形成物的阵列，裸片焊盘被配置为具有附接在其上的至少一个半导体芯片或裸片。这可以经由诸如裸片附接粘合剂(比如，裸片附接膜(DAF)140)的常规手段。
如图1中图示的设备被配置为使用比如焊接材料T安装在诸如印刷电路板(PCB)的基板S上。
为了简单起见，在图1(以及还有图2)中，图示了单个裸片焊盘12A，在该单个裸片焊盘12A上附接有单个芯片14。在各种实施例中，多个芯片14可以被安装在单个裸片焊盘12A或多个裸片焊盘上。
在图1中，附图标记16表示由导线制成的导线结合图案，导线将裸片14的顶表面或前表面处的接触焊盘(出于比例原因而不可见)与引线框12中的引线12B中的被选择的引线电耦合。
绝缘材料(比如环氧树脂)的封装物20被成型在其上附接有芯片14的引线框12上，以向芯片14(和导线结合图案16)提供保护性封装。
注意，如本文所描绘的涉及QFN设备的指示“无引线”与这样的包括诸如12B的引线的阵列的封装不矛盾：实际上，指示“无引线”涉及使QFN封装大体上免除从封装物20突出的引线框12中的引线的外部(远端)末端的事实。
如图1中图示的引线框12可以为预成型类型，即包括通过蚀刻金属片而形成的雕刻金属(例如，铜)结构并且包括由“预成型”在雕刻金属结构上的树脂填充的空白空间的引线框类型。
所有前述内容在本领域中是常规的，这使得不需要在本文中提供更多的描述。
此外，除非上下文另外指示，否则结合图1提供的部分或元件的公开内容也适用于图2和其它附图：为了简洁起见，将不对每一个图重复对应的描述。
图2图示了在整体上表示为10的半导体设备中，在提供裸片到引线电耦合中，应用激光直接结构化(LDS)技术替代导线结合技术的可能性。
激光直接结构化(LDS)经常也称为直接铜互连(DCI)技术，是现在广泛用于工业和消费电子市场的各种领域的基于激光的加工技术，比如用于高性能天线集成，其中天线设计可以直接形成到被成型的塑料部分上。
在示例性工艺中，被成型的部分可以用适用于LDS工艺的包括添加剂的市场上可买到的绝缘树脂生产；诸如聚合物树脂(如PC、PC/ABS、ABS、LCP)的广泛范围的树脂当前可用于该目的。
在LDS中，激光束可以用于将期望的导电图案转移(“结构化”)到塑料成型物上，然后可以使塑料成型物经受金属化以完成期望的导电图案。
金属化可以涉及在无电镀之后的电解电镀。
无电镀也称为化学镀，是一类工业化学工艺，其通过在液浴中金属阳离子的自催化化学还原在各种材料上创建金属涂层。
在电解电镀中，阳极和充当阴极的工件之间的电场迫使带正电荷的金属离子移动到阴极，在阴极处它们放弃它们的电荷并将它们本身作为金属沉积在工件的表面上。
美国专利申请公开号2018/342453A1、2019/115287A1、2020/203264A1、2020/321274A1、2021/050226A1、2021/050299A1、2021/183748A1或2021/305203A1(全部通过引用的方式并入本文)是在制造半导体设备中应用LDS技术的可能性的例示。
比如，LDS技术便于用通过在LDS材料的激光束处理之后的金属化(比如，经由镀层工艺来生长诸如铜的金属)而创建的线/通孔来替代导线、夹子或带。
参考图2，LDS材料的封装物16可以被成型到引线框12A、12B上，引线框12A、12B具有安装在其上的半导体芯片或裸片14。
如图所示，LDS封装物具有与引线框12相对的前表面或顶表面16A，前表面或顶表面16A至少大致与芯片或裸片14的前表面或顶表面齐平。
在LDS材料16(一旦固化，例如，经由热固化)中，可以提供导电的裸片到引线耦合形成物(比如，如在前面引用的共同受让的申请中所讨论的)。
如图2所示，这些裸片到引线耦合形成物包括：第一贯通成型通孔(TMV)181，其在LDS封装物16的顶(前)表面16A与芯片或裸片14的前表面或顶表面处的导电焊盘(出于比例原因而不可见)之间延伸穿过LDS封装物16；第二贯通成型通孔(TMV)182，其在LDS封装物16的顶(前)表面16A与引线框中的对应引线12B之间延伸穿过LDS封装物16；以及导电线或迹线183，其在LDS封装物16的前表面或顶表面16A处延伸，并将第一通孔181中的被选择的通孔与第二通孔182中的被选择的通孔电耦合，以在芯片或裸片14与引线12B之间提供期望的裸片到引线电连接(路由)图案。
电部件184(例如，比如诸如电阻器的无源部件)可能可以沿线或迹线183中的一个或多个线或迹线183布置。
提供导电的裸片到引线形成物181、182和183基本上涉及：将这些形成物结构化在LDS材料16中，比如，在LDS材料16中的在通孔181、182的期望位置处的激光钻(盲)孔；以及在先前经由激光束能量激活(结构化)的位置处生长导电材料(比如，诸如铜的金属)。
如图2所示，另一封装物材料20(这可以是非LDS材料，例如标准环氧树脂，图1的封装物20就是这种情况)可以被成型到裸片到引线形成物181、182和183上以完成设备封装。
关于如前述内容中讨论的LDS处理的进一步细节可以从比如前述内容中引用的美国专利申请公开参考中得到。
简单地说，使用LDS技术，创建贯通成型通孔(TMV)181、182和迹线183以将一个或多个半导体切块14电互连到引线框(引线12B)，由此替代用于此目的的常规导线结合。
利用LDS技术，使用激光结构化(以创建通孔和线或迹线)来创建互连，并且使用金属镀层来用诸如铜的金属填充激光结构化的形成物。
通过引用的方式并入本文的美国专利公开号2023/0035445和2023/0035470(分别对应于意大利专利申请102021000020537和102021000020540)公开了将LDS处理的使用从如前述内容中讨论的产生裸片到引线耦合形成物扩展到产生裸片到裸片耦合形成物的可能性。
虽然为了简单起见结合在裸片到引线耦合形成物中形成通孔进行公开，但是本文的示例因此可以有利地结合在裸片到裸片耦合形成物中形成通孔来应用。
美国专利公开号2023/0035470公开了在先前经由激光束能量结构化(激活)的LDS材料的位置处生长诸如金属的导电材料中，对激光诱导前向转移(LIFT)工艺的可能使用。
首字母缩略词LIFT表示沉积工艺，其中通过激光脉冲帮助，来自供体条或片的材料被转移到受体基板(这里是LDS材料)。
关于LIFT工艺的一般信息可以在比如P.Serra等人的“Laser-Induced ForwardTransfer:Fundamentals and Applications”，in Advanced Materials Technologies/Volume 4,Issue 1(通过引用的方式并入本文)中找到。
为了简单起见，本说明书的其余部分将涉及如现今当前应用的LDS技术(即：激光激活LDS材料的某些位置以在其中结构化通孔和/或迹线，接着是经由无电/电解金属生长进行金属沉积，以便于结构化形成物的导电性)。然而，各种实施例可以包括：激光激活LDS材料的某些位置，接着是—有利地在无电金属沉积之后—LIFT处理(导电材料的转移)以便于结构化形成物的导电性。
如本文所考虑的半导体设备10可以是四方扁平无引线(QFN)封装的半导体设备10。
在下文中，为了简单起见，将讨论在基板12上安装单个集成电路芯片或裸片14；在各种实施例中，多个芯片或切块14可以被安装在基板(引线框)12上。
图3到图9(其中图6基本上对应于图5的结构的平面图)是制造诸如设备10的半导体设备中的各种步骤的例示。
如所指出的，半导体设备的当前生产工艺涉及同时制造的设备的链或串，该设备的链或串最终要经由“单个化”步骤(例如，如图9所示，经由刀片B在相邻设备之间切割该链或串)被分离成个体设备10。
除非上下文不同地指示，否则图3至图9中所示的个体步骤可以以本领域技术人员已知的方式来执行，这使得不需要提供这些个体步骤的更详细描述。
另外将认识到，图3至图9的步骤的顺序仅是示例性的，因为：图3至图9中图示的一个或多个步骤可以被省略，以不同的方式(比如用其他工具)执行和/或由其他步骤替代；可以添加附加的步骤；并且一个或多个步骤可以以与图示的顺序不同的顺序来实行。
图3是提供(基本上标准)引线框12的例示，引线框12包括裸片焊盘12A和引线12B的阵列，其中半导体集成电路芯片或切块14附接在裸片焊盘12A的第一(前或顶)表面处。如本领域中常规的，这可以经由裸片附接材料140发生。
为了简单起见，这里图示了设备10，设备10(各自)包括在其上附接有芯片14的单个裸片的单个裸片焊盘12A。在各种实施例中，诸如本文考虑的设备10的设备可以包括布置在裸片焊盘12A处的多个半导体芯片或切块14；同样地，引线框12可以包括旨在包括在单个设备10中的多个裸片焊盘12A。
图4是成型(例如，经由压缩成型)到图3的结构上的(本领域技术人员已知且适用于本文所考虑的上下文中的任何类型的)LDS材料的封装物16的例示。
为此，引线框12可以由(最终要被移除的)板或条支撑，为了简单和便于解释，该板或条在图中不可见。
因此，图4是在激光直接结构化(LDS)材料的封装物16中封装在其上布置有半导体芯片14的基板12的例示。
如图所示，封装物16具有朝向引线框12的第一表面和与第一表面相反的第二(前或顶)表面16A，即第二(前或顶)表面16A背朝引线框12。如图所示，表面16A相对于切块14的前表面或顶表面间隔开。
图5是将(如由附图标记LB示意性地代表的)激光束能量应用到封装物16的LDS材料中的如下“结构”的例示：第一贯通成型通孔(TMV)181，其在LDS封装物16的顶(前)表面16A与芯片或切块14的前或顶表面处的导电焊盘(出于比例原因而不可见)之间延伸穿过LDS封装物16；第二贯通成型通孔(TMV)182，其在LDS封装物16的顶(前)表面16A与引线框中的对应引线12B之间延伸穿过LDS封装物16；以及导电线或迹线183，其在LDS封装物16的前表面或顶表面16A处延伸并将第一通孔181中的被选择的通孔与第二通孔182中的被选择的通孔电耦合，以在芯片或裸片14与引线12B之间提供期望的裸片到引线电连接图案(路由)。
如所指出的，电部件(例如，比如诸如电阻器的无源部件)可以沿线或迹线183中的一个或多个线或迹线183布置。为了简单起见，这样的(非强制性的)部件在图中不明确可见。
在图5中，具有上标符号(’)标记的附图标记(即181’、182’和183’)用于表示激光束结构化(激活)LDS材料16的结果，其目的是提供第一贯通成型通孔181、第二贯通成型通孔(TMV)182和导电线或迹线183。
根据当前LDS技术，经由如图7中的P处的参考所例示的镀层步骤来完成这样的结构化，以便于通孔181、182和线或迹线183的导电性。
使用LDS技术，创建贯通成型通孔(TMV)181、182和迹线183以将一个或多个半导体切块14电互连到引线框(引线12B)，从而替代用于此目的的常规导线结合。
如先前所指出的：存在将LDS处理的使用从如前述内容中所讨论的裸片到引线耦合形成物扩展到裸片到裸片耦合形成物的可能性；并且在先前经由激光束能量结构化(激活)的LDS材料的那些位置处生长诸如金属(例如，铜)的导电材料中，激光诱导前向转移(LIFT)工艺可以用作镀层(比如，电解电镀)的替代。
因此，实施例不限于涉及(仅)裸片到引线耦合形成物的解决方案和/或其中使用电解工艺在先前经由激光束能量结构化(激活)的LDS材料的那些位置处生长导电材料的解决方案。
可以在裸片焊盘12的(与芯片或裸片14相对的)背表面或底表面处提供镀锡(例如，100微米，为了简单起见不可见)，以便于在基板S上进行焊接。
如图8所示，另一封装物材料20(这可以是非LDS材料，例如标准环氧树脂)可以被成型到导电形成物181、182和183上以完成设备封装。
在图3至图8中图示的步骤中形成的条带状结构然后可以经受“单个化”(比如，经由刀片B)以提供个体设备10：参见例如图9。
如在本说明书的引言部分中所讨论的，包括不同材料的被成型的条带可能由于包括在其中的材料的不同热机械性质而倾向于翘曲。
当这样的被成型的条带的变形或翘曲变得太大时，可能产生各种问题。
比如，通过切块机将被成型的基板单个化为个体块可能变得困难：当被成型的条带通过真空被保持在锯机上时，超过(例如)1.5mm的翘曲(条带翘曲可以被测量为测量区域内的底部条带表面与接触平面之间的最大距离)可以妨碍引线框在机器上的充分保持(固定)。
在批量生产中执行镀层工艺同样可能变得关键：比如，由于导致引线框变形的高翘曲，被成型的条带可能变得卡在两个导轮之间的凹槽中。
在第一成型步骤(例如，LDS材料)之后的高条带翘曲可以不利地影响第二(例如，非LDS)成型工艺。
如所指出的，如果使用LDS技术以使用激光结构化(以创建通孔和线或迹线)、接着使用金属生长来填充激光结构化形成物来创建互连，则这些问题可能变得特别明显。
可以试图通过诉诸于不同的方法来解决这些问题。
比如，可以尝试调节各种参数，诸如成型温度、硬化时间或转移压力，和/或可以尝试在成型后硬化(PMC)期间或PMC之后的热处理期间施加重量。
这种方法不可避免地需要并且涉及很多(太多)试验。
另一种方法可以涉及修改成型装备，这是相当昂贵的。
再一方法可以涉及使用不同材料用于成型树脂(具有不同热膨胀系数或CTE、收缩率、填料含量、Tg和模量)、裸片附接材料(再次CTE、模量、硬化)或引线框(使用较硬材料和/或增加的厚度)。
该方法证明是(至少)耗时的并且又是昂贵的。
如本文所讨论的示例是基于这样的认识，即LDS技术在解决和求解这些问题方面可以是有益的，而不是使情况更糟。
比如，图6的观察示出在如本文描述的示例中，LDS材料16的LDS处理(激光结构化/激活)不限于形成通孔181、182和迹线183的位置(图6中表示为181’、182’和183’的位置)。
在如本文描述的示例中，LDS处理不限于LDS材料的绝缘封装物16的前表面16A的第一(这里，大致环形和正方形)部分/区域161A，在该第一部分/区域161A处，导电迹线183’、183被形成为耦合到贯通成型通孔181’、181和182’、182中的被选择的贯通成型通孔的近端。
如图6中所描绘的，在如本文描述的解决方案中，LDS材料16的LDS处理(激光结构化/激活)也被施加到前表面16A的第二部分，该第二部分包括：LDS材料的绝缘封装物16的前表面16A的第二(这里，大致正方形)中心区域162A，其位于区域161A的内侧；LDS材料的绝缘封装物16的前表面16A的第三(这里，大致环形和正方形)外部区域163A，其位于区域161A的外侧；以及LDS材料的绝缘封装物16的前表面16A的第四区域164A，其大致对应于区域161A并且包括表面16A的与导电迹线183’、183指状交叉(并且通常与导电迹线183’、183电绝缘)的细长区域。
词语“指状交叉”指示区域164A中的细长区域像与导电迹线183’、183交错的指状物一样延伸。
换句话说，在如本文描述的解决方案中，使LDS材料16的前表面16A的(相当)大部分在以下两个部分处经受LDS处理(激光结构化/激活和导电材料的生长)：在其中导电迹线183’、183被形成为耦合到贯通成型通孔181’、181和182’、182中的被选择的贯通成型通孔的近端的(第一)部分161A处；以及在包括区域162、163A、164A的(第二)部分处。
注意，经受LDS处理(通过激光的结构化/激活以及在结构化/激活位置处的导电材料的生长)的表面16A的第一部分和第二部分是不重叠的，其中区域162A、163A位于区域161A的内部和外部，并且区域164A的区域与区域161A中的导电迹线183’、183指状交叉。
也就是说，在如本文描述的解决方案中，除了围绕导电迹线的(通常薄的)间隙区域之外，LDS材料16的前表面16A几乎全部经受LDS处理。
这在图5中可见，并且在图7至图9中更明显地突出显示，其中LDS材料16的经由LDS处理被使得导电以提供包括贯通成型通孔181、182和迹线183的导电形成物的(第一)部分通过绝缘间隙(例如，162B、163B)与同样经受LDS处理的(第二)部分(例如，162A、163A)分离。
在那些间隙区域(例如，162B、163B)中，封装物16的LDS材料未被激活/结构化，并且因此维持其绝缘行为，从而如所期望的，便于例如导电迹线183’、183周围的电绝缘(和爬电距离)。
总之，如本文所呈现的示例涉及提供LDS材料的绝缘封装物16，绝缘封装物16具有与层状基板12相对的前表面16A，前表面16A包括第一部分161A和第二部分162A、163A、164A；如可见的(例如，在图5中)，第一部分(例如，161A)和第二部分(例如，162A、163A、164A)通过它们之间的分离间隙相互分离。
有利地，这些分离间隙(非常)薄或窄，使得第一部分和第二部分实际上构成前表面16A的整个面积(除了由它们之间的间隙占据的面积分数之外)。
在如本文所呈现的示例中，激光直接结构化处理(例如，LB、P)以选择性方式通过以下操作被施加到前表面16A：向前表面16A的第一部分161A施加激光直接结构化处理(例如，LB、P)以在其中结构化(功能活性)导电形成物，该导电形成物包括贯通成型通孔181、182以及导电线183；向前表面16A的第二部分162A、163A、164A施加激光直接结构化处理(例如，LB、P)，以在其中结构化在前表面16A的第二部分162A、163A、164A之上延伸的加强反翘曲结构；并且使前表面16A的第一部分161A与第二部分162A、163A、164A之间的分离间隙(例如，图7至图9中的162B、163B)免除激光直接结构化处理(即，制止向分离间隙施加激光直接结构化处理LB、P)。
以那种方式，在前表面16A的第二部分162A、163A、164A之上形成的加强反翘曲结构(其本身不期望在导电性方面起任何功能作用)通过在诸如162B、163B的分离间隙处免除所述激光直接结构化处理(并因此保持基本上不导电)的LDS材料与导电形成物(通孔181、182和迹线183)电绝缘。
例如经由在无电镀之后的电解沉积或通过LIFT转移而生长的金属(诸如铜)导致仅在激光激活区域(而不是在诸如162B、163B的间隙)处生长导电材料，因此导致形成：导电的贯通成型通孔181、182加上迹线183，迹线183在(第一)区域161A处的通孔181、182中的被选择的通孔之间提供期望的路由图案；以及抵消条带翘曲的加强(加固)结构，其包括在绝缘封装物16的前表面16A的第二区域162A和第三区域163A加上第四区域164A(以与导电迹线183’、183指状交叉的方式)处生长的金属。
在如本文说明的示例中，这样的加强或加固结构可以具有比如在约10微米与约500微米之间的厚度。
如本文所使用的，“约”是指与用于测量值的方法一样准确的值。
在如本文说明的示例中，这样的加强或加固结构在区域162A和163A处是大体上连续的(即，板状的)。
如本文所使用的，应用于加强结构的“大体上”将指示在用于制造该加强结构的方法的技术公差内产生的这样的技术特征。
在(如在图6的中心处以虚线示意性地图示并且由附图标记M指示的)各种实施例中，这样的加强或加固结构在区域162A和163A处可以是网格状的(即，网状的)。
如(仅)在图7中由附图标记185示意性地代表和指示的，这样的抵消条带翘曲的结构可以包括加固肋185(通过LDS材料16的部分激光烧蚀形成，就像通孔181、182一样)，该加固肋185向抵消条带翘曲的加强结构提供进一步的刚性。
已发现，成型到导电形成物181、182和183上(并且因此也成型到加强结构的区域162A和163A加上区域164A上，区域164A与形成物183指状交叉且在免除LDS处理的诸如162B和163B的间隙处与形成物183绝缘)的另一封装物材料20在创建包括封装物16与另一封装物材料20之间的加强结构的刚度增加的三明治装置中是有益的。
比如，发现如本文描述的具有约100微米的厚度的加强/加固结构在成型(第二)封装物20之前提供40％的条带翘曲减小，并且在成型(第二)封装物20之后提供60％的条带翘曲减小。
为了完整性起见，注意，通过引用的方式并入本文的美国专利申请公开号2022/0199477(对应于意大利专利申请102020000031244)公开了：将LDS材料的封装物成型到半导体芯片或裸片上，并向LDS材料施加激光直接结构化处理，以除了穿过封装物的至少一个金属通孔之外，在封装物的外表面处提供散热金属焊盘。
即使不考虑其它因素，这样的金属焊盘也相对于通孔不绝缘，不一定在LDS封装物的前表面之上延伸以使得提供抵抗不期望的条带翘曲的有效加固作用，并且不期望与成型到在LDS材料中形成的导电形成物上的另一封装物材料协作以提供刚性三明治结构。
更确切地说，其中提供这样的金属焊盘的表面部分基本上与其中提供通孔的部分重叠，并且不包括其中这样的金属焊盘相对于通孔之间的迹线指状交叉的任何区域。
相同的理由也适用于形成在IC封装上的导电RF屏蔽。
这与本文呈现的示例形成对比，在本文呈现的示例中，加固(或应力平衡)金属结构在区域162A、163A和164A中被形成为另外的电功能金属化层级(区域161A中的通孔/迹线)的虚设部分，从而将应力平衡金属化(虚设的)与共面电活性金属化集成。
图10另外说明了以下事实：在某些示例中，可以在“电功能”金属化层级(例如，区域161A中的迹线)与“应力平衡”虚设金属化的区域162A、163A、164A中的一个或多个区域之间提供导电桥(通常为牺牲性的)，诸如桥1000，以便便于这些区域在先前经受激光束激活(结构化)的LDS封装物的表面16A的位置之上电解生长金属期间充当电极。
注意，这些(临时)桥并不损坏通过免除在诸如162B、163B的分离间隙处的激光直接结构化处理的封装物16的LDS材料与所述导电形成物181、182、183电绝缘的加强反翘曲结构。
而且，在诉诸于LIFT技术进行金属生长的情况下(例如，通过无电生长的金属层)，可以避免这样的导电桥。
在不违反底层原理的情况下，细节和实施例可以相对于已经仅通过示例的方式描述的内容而变化，甚至显著变化，而不脱离保护范围。
权利要求是本文提供的关于实施例的技术教导的组成部分。
保护范围由所附权利要求限定。
Claims (15)
1.一种方法，包括：
将半导体裸片附接在基板上；
将激光直接结构化LDS材料的绝缘封装物成型到所述基板和所述半导体裸片上，其中LDS材料的所述绝缘封装物具有与所述基板相对的前表面，所述前表面包括第一部分和第二部分；
向所述前表面的所述第一部分施加激光直接结构化处理以在其中结构化导电形成物，所述导电形成物包括在所述前表面的所述第一部分之上延伸并连接到所述半导体裸片的导电线和通孔；
向所述前表面的所述第二部分施加激光直接结构化处理以在其中结构化加强反翘曲结构，所述加强反翘曲结构在LDS材料的所述封装物的所述前表面的所述第二部分上延伸；以及
使LDS材料的所述封装物的所述前表面的所述第一部分与所述第二部分之间的分离间隙免除激光直接结构化处理；
其中所述加强反翘曲结构通过在所述分离间隙处免除激光直接结构化处理的所述封装物的LDS材料与所述导电线电绝缘。
2.根据权利要求1所述的方法，其中LDS材料的所述封装物的所述前表面的所述第二部分的至少一个区域包括与在LDS材料的所述封装物的所述前表面的所述第一部分之上延伸的所述导电线指状交叉的所述加强反翘曲结构。
3.根据权利要求1所述的方法，其中所述加强反翘曲结构包括板状结构。
4.根据权利要求1所述的方法，其中所述加强反翘曲结构包括网格结构。
5.根据权利要求1所述的方法，其中所述加强反翘曲结构包括加固肋。
6.根据权利要求1所述的方法，其中所述加强反翘曲结构具有在约10微米与约500微米之间的厚度。
7.根据权利要求1所述的方法，还包括将另一封装物成型在LDS材料的所述封装物的所述前表面上，其中所述加强反翘曲结构夹在LDS材料的所述封装物与成型在其上的所述另一封装物之间。
8.根据权利要求1所述的方法，其中向LDS材料的所述封装物施加激光直接结构化处理包括：
向LDS材料的所述封装物施加激光束能量以选择性地在其中结构化激光结构化位置；以及
通过以下之一在所述激光结构化位置处提供导电材料：
导电材料的无电沉积；
导电材料的电解沉积；以及
导电材料的激光诱导前向转移LIFT。
9.一种半导体设备，包括：
附接在基板上的半导体裸片；
成型到所述基板和所述半导体裸片上的激光直接结构化LDS材料的绝缘封装物，其中LDS材料的所述绝缘封装物具有与层状的所述基板相对的前表面，所述前表面包括第一部分和第二部分；
其中LDS材料的所述封装物包括：
在LDS材料的所述封装物的所述前表面的所述第一部分处的激光直接结构化位置，其提供导电形成物，所述导电形成物包括在LDS材料的所述封装物的所述前表面的所述第一部分之上延伸并电连接到所述半导体裸片的导电线；以及
在LDS材料的所述封装物的所述前表面的所述第二部分处的激光直接结构化位置，其提供在LDS材料的所述封装物的所述前表面的所述第二部分之上延伸的加强反翘曲结构形成物；
其中在LDS材料的所述封装物的所述前表面的所述第一部分与所述第二部分之间存在分离间隙，使所述分离间隙免除激光直接结构化处理；以及
其中所述加强反翘曲结构通过在所述分离间隙处免除所述激光直接结构化处理的所述封装物的LDS材料与所述导电线电绝缘。
10.根据权利要求9所述的半导体设备，其中所述加强反翘曲结构与所述导电线指状交叉。
11.根据权利要求9所述的半导体设备，其中所述加强反翘曲结构包括在LDS材料的所述封装物的所述前表面的所述第二部分的至少一个区域之上的板状结构。
12.根据权利要求9所述的半导体设备，其中所述加强反翘曲结构包括在LDS材料的所述封装物的所述前表面的所述第二部分的至少一个区域之上的网格结构。
13.根据权利要求9所述的半导体设备，其中所述加强反翘曲结构包括在LDS材料的所述封装物的所述前表面的所述第二部分的至少一个区域之上的加固肋。
14.根据权利要求9所述的半导体设备，其中所述加强反翘曲结构具有在约10微米与约500微米之间的厚度。
15.根据权利要求9所述的半导体设备，还包括成型在LDS材料的所述封装物的所述前表面上的另一封装物，其中所述加强反翘曲结构夹在LDS材料的所述封装物与成型在其上的所述另一封装物之间。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT102022000008891 | 2022-05-03 | ||
| US18/140,290 US20230360928A1 (en) | 2022-05-03 | 2023-04-27 | Method for manufacturing semiconductor devices and corresponding semiconductor device |
| US18/140,290 | 2023-04-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117012651A true CN117012651A (zh) | 2023-11-07 |
Family
ID=88571696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310477201.XA Pending CN117012651A (zh) | 2022-05-03 | 2023-04-28 | 用于制造半导体设备的方法和对应的半导体设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117012651A (zh) |
-
2023
- 2023-04-28 CN CN202310477201.XA patent/CN117012651A/zh active Pending
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