CN116961643A - 电压转换器以及射频前端模组 - Google Patents

Abstract

本申请实施例提供一种电压转换器以及射频前端模组，电压转换器包括：相互连接的与门和第一电平移位器；与门的第一信号输入端和第二信号输入端分别配置为接收输入电压信号和所述输入电压信号的反相信号；第一电平移位器的第一信号输入端连接与门的信号输出端，其第二信号输入端配置为接收基准负电压信号；第一电平移位器的第一信号输出端配置为输出第一标准电平；其第二信号输出端配置为输出第二标准电平；第一电平移位器的第二信号输入端配置为接收基准负电压信号；第一电平移位器配置为输出第一标准电平和第二标准电平。同时提高了开关的线性度和功率处理能力。

Description

电压转换器以及射频前端模组

技术领域

本申请涉及射频技术领域，特别是涉及一种电压转换器以及射频前端模组。

背景技术

电压转换器是一种在第一电压域中接收数字输入信号且在第二电压域中输出对应数字信号的电路。第二电压域可高于或低于第一电压域。电压转换器通常应用于具有不同电压需求的电路部分之间。电压转换器与这两个电路部分介接，因此可实现彼此通信。目前，电压转换器广泛应用于射频电路中的开关模块。

目前的电压转换器在控制射频电路中的开关时，存在线性度差的技术问题。如何提供一种用于提高射频电路中的开关线性度的电压转换器，是本领域一直致力解决的重要技术问题。

发明内容

有鉴于此，本申请实施例为解决背景技术中存在的至少一个问题而提供一种电压转换器以及射频前端模组。

第一方面，本申请一实施例提供了一种电压转换器，包括：相互连接的与门和第一电平移位器；

所述与门的第一信号输入端和第二信号输入端分别配置为接收输入电压信号和所述输入电压信号的反相信号；

所述第一电平移位器的第一信号输入端连接所述与门的信号输出端；所述第一电平移位器的第二信号输入端配置为接收基准负电压信号；所述第一电平移位器的第一信号输出端配置为输出第一标准电平；所述第一电平移位器的第二信号输出端配置为输出第二标准电平；

所述与门的第一电压输入端和所述第一电平移位器的第一电压输入端配置为接收基准正电压信号；所述与门的第二电压输入端和所述第一电平移位器的第二电压输入端为接地端。

结合本申请的第一方面，在一可选实施方式中，还包括至少一个反相器和第二电平移位器；

所述至少一个反相器的信号输入端连接所述与门的信号输出端，所述至少一个反相器配置为输出与所述与门的输出信号反相的信号；

所述第二电平移位器的第一信号输入端连接所述至少一个反相器的信号输出端；所述第二电平移位器的第二信号输入端配置为接收所述基准负电压信号；所述第二电平移位器的第一信号输出端配置为输出第三标准电平；所述第二电平移位器的第二信号输出端配置为输出第四标准电平；

所述至少一个反相器的第一电压输入端和所述第二电平移位器的第一电压输入端配置为接收基准正电压信号；所述至少一个反相器的第二电压输入端和所述第二电平移位器的第二电压输入端为接地端。

结合本申请的第一方面，在一可选实施方式中，所述与门、所述第一电平移位器和/或所述第二电平移位器包括：依次连接的解码模块、电平移位模块和驱动模块。

结合本申请的第一方面，在一可选实施方式中，所述解码模块包括：相互连接的第一P型晶体管、第二N型晶体管、第三P型晶体管和第四N型晶体管。

结合本申请的第一方面，在一可选实施方式中，所述第一P型晶体管的漏极连接所述第二N型晶体管的漏极；所述第三P型晶体管的漏极连接所述第四N型晶体管的漏极；所述第一P型晶体管的栅极和所述第二N型晶体管的栅极均连接所述第一信号输入端；所述第三P型晶体管的栅极和所述第四N型晶体管的栅极均连接所述第一P型晶体管的漏极和所述第二N型晶体管的漏极；所述第一P型晶体管的源极和所述第三P型晶体管的源极均连接所述第一电压输入端；所述第二N型晶体管的源极和所述第四N型晶体管的源极均连接所述第二电压输入端。

结合本申请的第一方面，在一可选实施方式中，所述电平移位模块包括：相互连接的第五P型晶体管、第六P型晶体管、第七N型晶体管、第八N型晶体管、第九N型晶体管、第十P型晶体管、第十一P型晶体管、第十二N型晶体管、第十三N型晶体管和第十四N型晶体管。

结合本申请的第一方面，在一可选实施方式中，所述第六P型晶体管的源极分别连接所述第五P型晶体管的漏极和所述第七N型晶体管的漏极；所述第六P型晶体管的漏极连接所述第八N型晶体管的漏极；所述第五P型晶体管的栅极和所述第七N型晶体管的栅极同时连接所述第二N型晶体管的漏极；所述第十一P型晶体管的源极分别连接第十P型晶体管的漏极和所述第十二N型晶体管的漏极；所述第十一P型晶体管的漏极连接所述第十三N型晶体管的漏极；所述第十P型晶体管的栅极和所述第十二N型晶体管的栅极同时连接所述第四N型晶体管的漏极；

所述第五P型晶体管的源极和所述第十P型晶体管的源极连接所述第一电压输入端；所述第六P型晶体管的栅极、所述第七N型晶体管的源极、所述第八N型晶体管的栅极、所述第十一P型晶体管的栅极、所述第十二N型晶体管的源极和所述第十三N型晶体管的栅极均连接所述第二电压输入端；

所述第八N型晶体管的源极分别连接所述第九N型晶体管的漏极和所述第十四N型晶体管的栅极；所述第十四N型晶体管的漏极分别连接所述第十三N型晶体管的源极和所述第九N型晶体管的栅极；所述第九N型晶体管的源极和所述第十四N型晶体管的源极连接所述第二信号输入端。

结合本申请的第一方面，在一可选实施方式中，所述驱动模块包括：相互连接的第十五P型晶体管、第十六N型晶体管、第十七P型晶体管、第十八N型晶体管、第十九P型晶体管、第二十N型晶体管、第二十一P型晶体管、第二十二N型晶体管、第二十三P型晶体管、第二十四N型晶体管、第二十五P型晶体管、第二十六P型晶体管、第二十七N型晶体管和第二十八N型晶体管。

结合本申请的第一方面，在一可选实施方式中，所述第十六N型晶体管的漏极分别连接所述第十五P型晶体管的漏极和所述第二十五P型晶体管的栅极；所述第十六N型晶体管的栅极和所述第十五P型晶体管的栅极同时连接所述第十二N型晶体管的栅极；所述第十七P型晶体管的栅极和所述第十八N型晶体管的栅极相连后，同时与所述第八N型晶体管的源极和所述第九N型晶体管的漏极连接；所述第十七P型晶体管的漏极与所述第十八N型晶体管的漏极相连后，同时与所述第十九P型晶体管的栅极和所述第二十N型晶体管的栅极连接；所述第十九P型晶体管的漏极和所述第二十N型晶体管的漏极连接所述第二信号输出端；所述第二十一P型晶体管的漏极和所述第二十二N型晶体管的漏极连接，所述第二十一P型晶体管的栅极和所述第二十二N型晶体管的栅极相连后，同时连接所述第十三N型晶体管的源极和所述第十四N型晶体管的漏极；所述第二十三P型晶体管的栅极和所述第二十四N型晶体管的栅极相连后，同时连接所述第二十一P型晶体管的漏极和所述第二十二N型晶体管的漏极；所述第二十五P型晶体管的漏极连接所述第二十六P型晶体管的源极；所述第二十六P型晶体管的漏极和所述第二十七N型晶体管的漏极连接所述第一信号输出端；所述第二十七N型晶体管的源极连接所述第二十八N型晶体管的漏极；所述第二十八N型晶体管的栅极连接所述第二十三P型晶体管的漏极和所述第二十四N型晶体管的漏极；

所述第十五P型晶体管的源极和所述第二十五P型晶体管的源极连接所述第一电压输入端；所述第十七P型晶体管的源极、所述第十九P型晶体管的源极、所述第二十一P型晶体管的源极、第二十三P型晶体管的源极和所述第二十七N型晶体管的栅极连接所述第二电压输入端；所述第十八N型晶体管的源极、所述第二十N型晶体管的源极、所述第二十二N型晶体管的源极、所述第二十四N型晶体管的源极和所述第二十八N型晶体管的源极连接所述第二信号输入端。

结合本申请的第一方面，在一可选实施方式中，所述输入电压信号的反相信号通过至少一个反相器对所述输入电压信号进行反相获得。

第二方面，本申请实施例提供了一种射频前端模组，包括上述任意一方面所述的电压转换器。

本申请实施例所提供的电压转换器以及射频前端模组，通过采用电压转换器，一方面将外部控制信号转换为标准电平信号，实现了射频开关的稳定控制；另一方面，通过输出两路标准电平信号，其中一路向开关的衬底端施加偏置电压，能够减少开关的源极和漏极寄生二极管的影响，相对于只对开关的栅极输出偏置电压相比，同时提高了开关的线性度和功率处理能力。

本申请附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明配置为解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请一实施例提供的电压转换器的结构示意图一；

图2为本申请一实施例提供的电压转换器的结构示意图二；

图3为本申请的实施例适用的射频开关示意图；

图4为本申请一实施例提供的电压转换器的结构示意图三；

图5为本申请一实施例提供的电平移位器的结构示意图；

图6为本申请一实施例提供的电平移位器的工作状态示意图一；

图7为本申请一实施例提供的电平移位器的工作状态示意图二；

图8为本申请一实施例提供的电平移位器的时序图；

图9为本申请一实施例提供的电平移位器的第一信号输出端时序仿真图；

图10为本申请一实施例提供的电平移位器的第二信号输出端时序仿真图。

具体实施方式

为使本申请的技术方案和有益效果能够更加明显易懂，下面通过列举具体实施例的方式，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中配置为描述各种元件，但这些元件不受这些术语限制。这些术语仅配置为将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。当描述“第一”时，并不表示必然存在“第二”；而当讨论“第二”时，也并不表明本申请必然存在第一元件、部件、区、层或部分。在此使用时，单数形式的“一”、“一个”和“所述/该”也可能意图包括复数形式，除非上下文清楚指出另外的方式。“多个”的含义是两个以上，除非另有明确具体的限定。还应明白术语“包括”，当在该说明书中使用时，确定所述特征的存在，但不排除一个或更多其它的特征的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

可以理解，本申请上下文中“连接”表示被连接的一端与连接至的一端之间相互具有电信号或数据的传递，可理解为“电连接”、“通信连接”等。本申请上下文中“A与B直接连接”表示A和B之间不包括除导线以外的其他元器件。

本申请实施例提供一种电压转换器，

参考图1，包括：相互连接的与门U3和第一电平移位器U4。U3的第一信号输入端P1和第二信号输入端P2分别配置为接收输入电压信号VB和输入电压信号VB的反相信号VBInv。U4的第一信号输入端P1连接U3的信号输出端P5。U4的第二信号输入端P5配置为接收基准负电压信号VSS。U4的第一信号输出端P2配置为输出第一标准电平RX_SRS。U4的第二信号输出端P6配置为输出第二标准电平RX_SRS_B。U3的第一电压输入端P3和U4的第一电压输入端P3配置为接收基准正电压信号VDD。U3的第二电压输入端P4和U4的第二电压输入端P4配置为接地G_DC。

可选的，采用至少一个反相器将输入电压信号VB反相，获得其反相信号VBInv。反相器的数量可以为一个或两个以上。图2示出了采用两个反相器的情形，依次连接的第一反相器U1、第二反相器U2、与门U3和第一电平移位器U4。U1的信号输入端P1配置为接收外部电压信号VB；U1的信号输出端P2与U2的信号输入端P1连接。U1和U2分别用于输出与外部电压信号VB反相信号BInv和同相的信号BBuf。U3的第一信号输入端P1和第二信号输入端P2分别连接U1的信号输出端P2和U2的信号输出端P2。

U1的第一电压输入端P3和U2的第一电压输入端P3配置为接收基准正电压信号VDD。U1的第二电压输入端P4和U2的第二电压输入端P4配置为接地G_DC。U1和U2分别将接收到的外部电压信号VB转换为VB的反相信号BInv和同相信号BBuf，输出至U3。

本申请实施例的电压转换器的工作过程如下：U3将接收到的输入电压信号VB及其反相信号VBInv进行与运算后，从输出端P5输出高电平信号至U4的第一信号输入端P1。U4的第二信号输入端P5接收基准负电压信号VSS。U4对输入信号进行电平转换后，分别输出第一标准电平RX_SRS和第二标准电平RX_SRS_B。第一标准电平RX_SRS和第二标准电平RX_SRS_B可作为一组控制信号控制开关通断。

在一种可能的实施方式中，上述两路输出电平用于控制射频开关的导通和关断。射频(RF)开关是天线口上最基本的器件，应用较多的场合例如手机。射频开关可以为N型晶体管或P型晶体管。以图3示出的NMOS为例，包括栅极G、衬底B、漏极D和源极S。当栅极G接第一标准电平RX_SRS，例如2.5V，衬底B接第二标准电平RX_SRS_B，例如0V时，NMOS管打开，即射频开关打开。当栅极G接第三标准电平RX_SHT，例如-2.5V，衬底B接第四标准电平RX_SHT_B，例如-2.5V时，NMOS管关闭，即射频开关关闭。本申请实施例中的电压转换器或电平移位器，通过向NMOS的栅极和衬底输出两路标准电平控制信号，以控制其导通；通过向NMOS的栅极和衬底输出另外两路标准电平控制信号，以控制其关闭。

本申请实施例的电压转换器，一方面，由于从外部输入的用于控制开关切断的电平信号非开关所需的控制电压信号，不能直接加到射频开关的栅极和/或衬底。通过采用电压转换器或电平移位(level shifter)电路，将外部控制信号转换为标准电平信号，实现了射频开关的稳定控制。

另一方面，通过输出两路标准电平信号，其中一路向开关的衬底端施加偏置电压，能够减少开关的源极和漏极寄生二极管的影响，相对于只对开关的栅极输出偏置电压相比，同时提高了开关的线性度和功率处理能力。

图1和图2的电压转换器可用于控制一个开关导通或关闭。可以理解的是，若电压转换器输出两组以上的信号，如图4所示，则可实现两个以上的开关的控制，例如控制一个开关导通，另一个开关关闭；或同时控制两个开关导通；或同时控制两个开关关闭。

在本申请一可能的实施方式中，参考图4，电压转换器还包括至少一个反相器U5和第二电平移位器U6。U5的信号输入端P1连接U3的信号输出端P5。U6的第一信号输入端P1连接U5的信号输出端P2。U6的第二信号输入端P5配置为接收基准负电压信号VSS。U6的第一信号输出端P2配置为输出第三标准电平RX_SHT。U6的第二信号输出端P6配置为输出第四标准电平RX_SHT_B。第三标准电平RX_SHT和第四标准电平RX_SHT_B可作为第二组控制信号控制开关通断。通过采用至少一个反相器U5和第二电平移位器U6，实现了同时输出两组控制信号的功能。第三标准电平RX_SHT可与第一标准电平RX_SRS相同或不同。第四标准电平RX_SHT_B可与第二标准电平RX_SRS_B相同或不同。

可选的，第一标准电平RX_SRS为0～5V，例如2.5V；第二标准电平RX_SRS_B为0V左右；第三标准电平RX_SHT为-5V～0，例如-2.5V；第四标准电平RX_SHT_B为-5V～0，例如-2.5V。可选的，第三标准电平RX_SHT为0～5V，例如2.5V；第四标准电平RX_SHT_B为0V左右；第一标准电平RX_SRS为-5V～0，例如-2.5V；第二标准电平RX_SRS_B为-5V～0，例如-2.5V。可选的，第一标准电平RX_SRS和第二标准电平RX_SRS_B相同或不同；第三标准电平RX_SHT和第四标准电平RX_SHT_B相同或不同。

U5的第一电压输入端P3和U6的第一电压输入端P3配置为接收基准正电压信号VDD。U5的第二电压输入端P4和U6的第二电压输入端P4配置为接地G_DC。

通过采用至少一个反相器U5和第二电平移位器U6，电压转换器能够输出两组以上的控制信号，用于控制两个以上的开关。

本申请实施例中的晶体管以绝缘栅型场效应管(MOSFET，简称MOS管)为例进行介绍，但本申请的实施例并不限于此，还可采用其他类型的晶体管，例如结型晶体管(BJT)或结型场效应晶体管(JFET)等，本申请对此无限制。

在本申请一可能的实施方式中，参考，U4和/或U6包括：依次连接的解码模块11、电平移位模块12和驱动模块13。解码模块11配置为生成与通过第一信号输入端接收的第一信号同相和反相的两路信号。电平移位模块12配置为对解码模块11输出的两路信号进行电平转换，输出中间信号。驱动模块13配置为产生输出信号。驱动模块13包括若干反相器，通过增大后级反相器的宽长比(W/L)，可以提高整个模块的驱动能力。

解码模块11包括：第一P型晶体管M1、第二N型晶体管M2、第三P型晶体管M3和第四N型晶体管M4。M1的漏极连接M2的漏极。M3的漏极连接M4的漏极。M1的栅极和M2的栅极均连接第一信号输入端P1。M3的栅极和M4的栅极均连接M1的漏极和M2的漏极。M1的源极和M3的源极均连接第一电压输入端P3。M2的源极和M4的源极均连接第二电压输入端P5。

电平移位模块12包括：第五P型晶体管M5、第六P型晶体管M6、第七N型晶体管M7、第八N型晶体管M8、第九N型晶体管M9、第十P型晶体管M10、第十一P型晶体管M11、第十二N型晶体管M12、第十三N型晶体管M13和第十四N型晶体管M14。

M5的源极和M10的源极连接第一电压输入端P3。M6的源极分别连接M5的漏极和M7的漏极；M6的漏极连接M8的漏极。M5栅极和M7的栅极同时连接M2的漏极。M11的源极分别连接M10的漏极和M12的漏极。M11的漏极连接M13的漏极。M10的栅极和M12的栅极同时连接M4的漏极。M6的栅极、M7的源极、M8的栅极、M11的栅极、M12的源极和M13的栅极均连接第二电压输入端P4。

M8的源极分别连接M9的漏极和M14的栅极。M14的漏极分别连接M13的源极和M9的栅极。M9的源极和M14的源极连接第二信号输入端P5。

驱动模块13包括：相互连接的第十五P型晶体管M15、第十六N型晶体管M16、第十七P型晶体管M17、第十八N型晶体管M18、第十九P型晶体管M19、第二十N型晶体管M20、第二十一P型晶体管M21、第二十二N型晶体管M22、第二十三P型晶体管M23、第二十四N型晶体管M24、第二十五P型晶体管M25、第二十六P型晶体管M26、第二十七N型晶体管M27和第二十八N型晶体管M28。

M16的漏极分别连接M15的漏极和M25的栅极。M16的栅极和M15的栅极同时连接M12的栅极。M17的栅极和M18的栅极相连后，同时与M8的源极和M9的漏极连接。M17的漏极与M18的漏极相连后，同时与M19的栅极和M20的栅极连接。M19的漏极和M20的漏极连接第二信号输出端P6。M21的漏极和M22的漏极连接，M21的栅极和M22的栅极相连后，同时连接M13的漏极和M14的漏极。M23的栅极和M24的栅极相连后，同时连接M21的漏极和M22的漏极。M25的漏极连接M26的源极。M26的漏极和M27的漏极连接第一信号输出端P2。M27的源极连接M28的漏极。M28的栅极连接M23的漏极和M24的漏极；

M15的源极和M25的源极连接所述第一电压输入端P3。M17的源极、M19的源极、M21的源极、M23的源极和M27的栅极连接第二电压输入端P4。M18的源极、M20的源极、M22的源极、M24的源极和M28的源极连接第二信号输入端P6。

本申请实施例的第一电平移位器U4和/或第二电平移位器U6包括两种工作状态。P3端输入基准正电压VDD，例如2.5V。P4端接地，电压为零。P5端输入基准负电压，例如-2.5V。首先参考图6，第一种工作状态下，图中灰色的晶体管M2、M3、M5、M6、M12、M13、M14、M16、M17、M19、M21、M24、M25和M26处于截止状态。当P1端输入低电平，例如0V时，P型MOS管M1导通，从其源极传递2.5V至其漏极，N型MOS管M4和M7导通。M4的漏极传递出0V电压，P型MOS管M10和M15导通，M12截止，并将2.5V电压从源极传递至漏极。M15漏极的2.5V使得P型MOS管M25和M26截止。M11导通，以锁存住M10漏极的2.5V，然后电压传递至M11的漏极。M13截止，M9导通，使得M14截止以锁存0V电压，然后M22和M23导通，最终使M27和M28导通，P2端输出-2.5V。M8导通而M5和M6截止，使得M8的源端可以锁存-2.5V电压。然后导通M17和M20，最终P6端输出-2.5V。实现了将输入低电平转换为两路与第二信号输入端P5相同的基准负电压，例如-2.5V。

参考图7，第二种工作状态下，图中灰色的晶体管M1、M4、M7、M8、M9、M10、M11、M15、M17、M20、M22、M23、M27和M28处于截止状态。当P1端输入高电平，例如2.5V时，M1截止，M2导通，M2漏极传递出的0V电压，打开P型MOS管M3和M5。M3的漏极传递出2.5V电压，使M12导通，并使M10和M15截止。M10和M15漏极为0V电压。M15漏极的0V使得M25和M26导通，最终P2端输出与基准正电压输入端P3相同的高电平，例如2.5V。M6导通，M8截止，使得M14导通M9截止，以锁存住M9漏极的0V，然后导通M18和M19，最终第二信号输出端P6输出地电压0V。M14的导通使得M13导通，M10和M11的截止，使得M13漏极的-2.5V锁存，再经M21和M22以及M23和M24两个反相器，最终使M27和M28截止，使得第一信号输出端P2输出与基准正电压输入端P3相同的高电平，例如2.5V，不受下端支路电压的影响。实现了将输入高电平转换为一路高电平控制信号和一路低电平控制信号。

图8为U4和/或U6的时序图。横坐标为时间，单位为微秒(μm)；纵坐标为输出电压。从上到下波形分别为第一信号输入端P1、第一信号输出端P2和第二信号输出端P6。从图中可知，当P1端输入低电平，例如0.0V，P5端输入基准负电压时，P2端和P6端分别输出第三标准电平和第四标准电平，例如-2.5V和-2.5V。当P1端输入高电平，例如2.5V，P5端输入基准负电压时，P2端输出第一标准电平，例如，2.5V；P6端输出第二标准电平，例如约-4.5uV，视为0V。

为了验证电平移位电路的稳定性和响应速度，进行了瞬态上的时序仿真。图9和图10为仿真结果图，如图所示，在4个周期内，两路输出电压都具有很好的稳定性和一致性；从图中可得出两路输出的延迟时间皆为纳秒级别。本申请实施例还提供了一种射频前端模组，包括上述任意一实施例的电压转换器。可选的，该射频前端FEM芯片还可包括功率放大器(PA)、单刀双掷开关(SPDT)、双刀双掷开关(DPDT)、滤波器等。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (11)

1.一种电压转换器，其特征在于，包括：相互连接的与门和第一电平移位器；

所述与门的第一信号输入端和第二信号输入端分别配置为接收输入电压信号和所述输入电压信号的反相信号；

所述第一电平移位器的第一信号输入端连接所述与门的信号输出端；所述第一电平移位器的第二信号输入端配置为接收基准负电压信号；所述第一电平移位器的第一信号输出端配置为输出第一标准电平；所述第一电平移位器的第二信号输出端配置为输出第二标准电平；

所述与门的第一电压输入端和所述第一电平移位器的第一电压输入端配置为接收基准正电压信号；所述与门的第二电压输入端和所述第一电平移位器的第二电压输入端为接地端。

2.根据权利要求1所述的电压转换器，其特征在于，还包括至少一个反相器和第二电平移位器；

所述至少一个反相器的信号输入端连接所述与门的信号输出端，所述至少一个反相器配置为输出与所述与门的输出信号反相的信号；

所述第二电平移位器的第一信号输入端连接所述至少一个反相器的信号输出端；所述第二电平移位器的第二信号输入端配置为接收所述基准负电压信号；所述第二电平移位器的第一信号输出端配置为输出第三标准电平；所述第二电平移位器的第二信号输出端配置为输出第四标准电平；

所述至少一个反相器的第一电压输入端和所述第二电平移位器的第一电压输入端配置为接收基准正电压信号；所述至少一个反相器的第二电压输入端和所述第二电平移位器的第二电压输入端为接地端。

3.根据权利要求2所述的电压转换器，其特征在于，所述与门、所述第一电平移位器和/或所述第二电平移位器包括：依次连接的解码模块、电平移位模块和驱动模块。

4.根据权利要求3所述的电压转换器，其特征在于，所述解码模块包括：相互连接的第一P型晶体管、第二N型晶体管、第三P型晶体管和第四N型晶体管。

5.根据权利要求4所述的电压转换器，其特征在于，所述第一P型晶体管的漏极连接所述第二N型晶体管的漏极；所述第三P型晶体管的漏极连接所述第四N型晶体管的漏极；所述第一P型晶体管的栅极和所述第二N型晶体管的栅极均连接所述第一信号输入端；所述第三P型晶体管的栅极和所述第四N型晶体管的栅极均连接所述第一P型晶体管的漏极和所述第二N型晶体管的漏极；所述第一P型晶体管的源极和所述第三P型晶体管的源极均连接所述第一电压输入端；所述第二N型晶体管的源极和所述第四N型晶体管的源极均连接所述第二电压输入端。

6.根据权利要求4所述的电压转换器，其特征在于，所述电平移位模块包括：相互连接的第五P型晶体管、第六P型晶体管、第七N型晶体管、第八N型晶体管、第九N型晶体管、第十P型晶体管、第十一P型晶体管、第十二N型晶体管、第十三N型晶体管和第十四N型晶体管。

7.根据权利要求6所述的电压转换器，其特征在于，所述第六P型晶体管的源极分别连接所述第五P型晶体管的漏极和所述第七N型晶体管的漏极；所述第六P型晶体管的漏极连接所述第八N型晶体管的漏极；所述第五P型晶体管的栅极和所述第七N型晶体管的栅极同时连接所述第二N型晶体管的漏极；所述第十一P型晶体管的源极分别连接第十P型晶体管的漏极和所述第十二N型晶体管的漏极；所述第十一P型晶体管的漏极连接所述第十三N型晶体管的漏极；所述第十P型晶体管的栅极和所述第十二N型晶体管的栅极同时连接所述第四N型晶体管的漏极；

所述第五P型晶体管的源极和所述第十P型晶体管的源极连接所述第一电压输入端；所述第六P型晶体管的栅极、所述第七N型晶体管的源极、所述第八N型晶体管的栅极、所述第十一P型晶体管的栅极、所述第十二N型晶体管的源极和所述第十三N型晶体管的栅极均连接所述第二电压输入端；

所述第八N型晶体管的源极分别连接所述第九N型晶体管的漏极和所述第十四N型晶体管的栅极；所述第十四N型晶体管的漏极分别连接所述第十三N型晶体管的源极和所述第九N型晶体管的栅极；所述第九N型晶体管的源极和所述第十四N型晶体管的源极连接所述第二信号输入端。

8.根据权利要求7所述的电压转换器，其特征在于，所述驱动模块包括：相互连接的第十五P型晶体管、第十六N型晶体管、第十七P型晶体管、第十八N型晶体管、第十九P型晶体管、第二十N型晶体管、第二十一P型晶体管、第二十二N型晶体管、第二十三P型晶体管、第二十四N型晶体管、第二十五P型晶体管、第二十六P型晶体管、第二十七N型晶体管和第二十八N型晶体管。

9.根据权利要求8所述的电压转换器，其特征在于，所述第十六N型晶体管的漏极分别连接所述第十五P型晶体管的漏极和所述第二十五P型晶体管的栅极；所述第十六N型晶体管的栅极和所述第十五P型晶体管的栅极同时连接所述第十二N型晶体管的栅极；所述第十七P型晶体管的栅极和所述第十八N型晶体管的栅极相连后，同时与所述第八N型晶体管的源极和所述第九N型晶体管的漏极连接；所述第十七P型晶体管的漏极与所述第十八N型晶体管的漏极相连后，同时与所述第十九P型晶体管的栅极和所述第二十N型晶体管的栅极连接；所述第十九P型晶体管的漏极和所述第二十N型晶体管的漏极连接所述第二信号输出端；所述第二十一P型晶体管的漏极和所述第二十二N型晶体管的漏极连接，所述第二十一P型晶体管的栅极和所述第二十二N型晶体管的栅极相连后，同时连接所述第十三N型晶体管的源极和所述第十四N型晶体管的漏极；所述第二十三P型晶体管的栅极和所述第二十四N型晶体管的栅极相连后，同时连接所述第二十一P型晶体管的漏极和所述第二十二N型晶体管的漏极；所述第二十五P型晶体管的漏极连接所述第二十六P型晶体管的源极；所述第二十六P型晶体管的漏极和所述第二十七N型晶体管的漏极连接所述第一信号输出端；所述第二十七N型晶体管的源极连接所述第二十八N型晶体管的漏极；所述第二十八N型晶体管的栅极连接所述第二十三P型晶体管的漏极和所述第二十四N型晶体管的漏极；

所述第十五P型晶体管的源极和所述第二十五P型晶体管的源极连接所述第一电压输入端；所述第十七P型晶体管的源极、所述第十九P型晶体管的源极、所述第二十一P型晶体管的源极、第二十三P型晶体管的源极和所述第二十七N型晶体管的栅极连接所述第二电压输入端；所述第十八N型晶体管的源极、所述第二十N型晶体管的源极、所述第二十二N型晶体管的源极、所述第二十四N型晶体管的源极和所述第二十八N型晶体管的源极连接所述第二信号输入端。

10.根据权利要求1所述的电压转换器，其特征在于，所述输入电压信号的反相信号通过至少一个反相器对所述输入电压信号进行反相获得。

11.一种射频前端模组，其特征在于，包括权利要求1-10任意一项所述的电压转换器。