CN116908889A - 一种信号的相干累加方法及装置、信号捕获方法及装置 - Google Patents

Abstract

本申请提供一种信号的相干累加方法及装置、信号捕获方法及装置，应用于通信技术领域，其中，信号的相干累加方法包括：根据并行起始地址读取待累加数据；其中，待累加数据包括对调制信号进行预处理后得到的数据以及伪码数据；对待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果；其中，每当相干累加次数达到相干累加设定值时，变换域输入计数值加一；判断相干累加结果的长度是否达到相干累加设定长度；若相干累加结果的长度达到相干累加设定长度，对并行起始地址进行更新。在上述方案中，可以适应于不同的场景中，提高信号的相干累加的灵活性。

Description

一种信号的相干累加方法及装置、信号捕获方法及装置

技术领域

本申请涉及通信技术领域，具体而言，涉及一种信号的相干累加方法及装置、信号捕获方法及装置。

背景技术

卫星导航信号通常包括载波、伪码(例如：子载波等)以及调制信息(例如：电文或者二级码等)。其中，调制信息经伪码进行扩频、经载波进行调制后，可以经导航卫星的射频和发射天线发送出来；导航信号经空间传播到卫星导航接收装置。

由于导航卫星距离卫星导航接收装置较远且一般处于运动状态，因此，在导航信号达到卫星导航接收装置后，其信号功率会大大减弱且信号会存在多普勒效应。但是，卫星导航应用所需的观测量一般需要精确获得载波相位和伪码相位，因此，一般的导航卫星接收装置，都需要经历信号的捕获、跟踪、同步等信号处理流程。

在现有技术中，在对导航信号进行捕获的过程中的灵活性较差。

发明内容

本申请实施例的目的在于提供一种信号的相干累加方法及装置、信号捕获方法及装置，用以解决现有技术中在对导航信号进行捕获的过程中的灵活性较差的技术问题。

第一方面，本申请实施例提供一种信号的相干累加方法，包括：根据并行起始地址读取待累加数据；其中，所述待累加数据包括对调制信号进行预处理后得到的数据以及伪码数据；对所述待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果；其中，每当所述相干累加次数达到所述相干累加设定值时，所述变换域输入计数值加一；判断所述相干累加结果的长度是否达到相干累加设定长度；若所述相干累加结果的长度达到所述相干累加设定长度，对所述并行起始地址进行更新。在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高信号的相干累加的灵活性。

在可选的实施方式中，所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的乘积；或者，所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的和。在上述方案中，通过调整并行累加数目、相干累加设定值以及变换域输入设定值三者的大小，可以实现对相干累加长度的灵活调整，实现频率分辨率的可配可调整，从而提高信号的相干累加的灵活性。

在可选的实施方式中，所述对所述并行起始地址进行更新，包括：若所述调制信号的周期大于所述伪码数据的周期，则在所述相干累加结果的基础上回溯第一设定相位值，作为更新后的并行起始位置。在上述方案中，在调制信号的周期大于伪码数据的周期的情况下，可以通过回溯对并行起始位置进行回溯，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于低调制信息速率的场景中。

在可选的实施方式中，所述对所述并行起始地址进行更新，包括：若所述调制信号的周期小于所述伪码数据的周期，则在所述相干累加结果的基础上前进第二设定相位值，作为更新后的并行起始位置。在上述方案中，在调制信号的周期小于伪码数据的周期的情况下，可以通过对并行起始位置进行前进，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于高调制信息速率的场景中。

在可选的实施方式中，在所述对所述并行起始地址进行更新之后，所述方法还包括：对所述相干累加结果进行变化域处理，得到对应的处理结果；对所述处理结果进行非相干累加，得到非相干累加结果；判断所述非相干累加结果的长度是否达到总积分设定长度；若所述非相干累加结果的长度没有达到所述总积分设定长度，则根据更新后的并行起始地址读取新的待累加数据。在上述方案中，在得到相干累加结果后，还可以对相干累加结果进行变化域处理以及非相干累加；通过判断非相干累加结果的长度是否达到总积分设定长度，确定是否需要继续进行累加。

第二方面，本申请实施例提供一种信号捕获方法，包括：获取调制信号以及多个伪码数据；对所述调制信号进行数据预处理，得到预处理后得到的数据；针对所述预处理后得到的数据以及所述伪码数据执行如第一方面任一项所述的信号的相干累加方法，得到信号捕获结果；上报所述信号捕获结果。在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高在对导航信号进行捕获的过程中的灵活性。

第三方面，本申请实施例提供一种信号的相干累加装置，包括：第一读取模块，用于根据并行起始地址读取待累加数据；其中，所述待累加数据包括对调制信号进行预处理后得到的数据以及伪码数据；第一累加模块，用于对所述待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果；其中，每当所述相干累加次数达到所述相干累加设定值时，所述变换域输入计数值加一；第一判断模块，用于判断所述相干累加结果的长度是否达到相干累加设定长度；更新模块，用于若所述相干累加结果的长度达到所述相干累加设定长度，对所述并行起始地址进行更新。在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高信号的相干累加的灵活性。

在可选的实施方式中，所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的乘积；或者，所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的和。在上述方案中，通过调整并行累加数目、相干累加设定值以及变换域输入设定值三者的大小，可以实现对相干累加长度的灵活调整，实现频率分辨率的可配可调整，从而提高信号的相干累加的灵活性。

在可选的实施方式中，所述更新模块具体用于：若所述调制信号的周期大于所述伪码数据的周期，则在所述相干累加结果的基础上回溯第一设定相位值，作为更新后的并行起始位置。在上述方案中，在调制信号的周期大于伪码数据的周期的情况下，可以通过回溯对并行起始位置进行回溯，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于低调制信息速率的场景中。

在可选的实施方式中，所述更新模块具体用于：若所述调制信号的周期小于所述伪码数据的周期，则在所述相干累加结果的基础上前进第二设定相位值，作为更新后的并行起始位置。在上述方案中，在调制信号的周期小于伪码数据的周期的情况下，可以通过对并行起始位置进行前进，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于高调制信息速率的场景中。

在可选的实施方式中，所述信号的相干累加装置还包括：处理模块，用于对所述相干累加结果进行变化域处理，得到对应的处理结果；第二累加模块，用于对所述处理结果进行非相干累加，得到非相干累加结果；第二判断模块，用于判断所述非相干累加结果的长度是否达到总积分设定长度；第二读取模块，用于若所述非相干累加结果的长度没有达到所述总积分设定长度，则根据更新后的并行起始地址读取新的待累加数据。在上述方案中，在得到相干累加结果后，还可以对相干累加结果进行变化域处理以及非相干累加；通过判断非相干累加结果的长度是否达到总积分设定长度，确定是否需要继续进行累加。

第四方面，本申请实施例提供一种信号捕获装置，包括：获取模块，用于获取调制信号以及多个伪码数据；预处理模块，用于对所述调制信号进行数据预处理，得到预处理后得到的数据；捕获模块，用于针对所述预处理后得到的数据以及所述伪码数据执行如第一方面任一项所述的信号的相干累加方法，得到信号捕获结果；上报模块，用于上报所述信号捕获结果。在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高在对导航信号进行捕获的过程中的灵活性。

第五方面，本申请实施例提供一种电子设备，包括：处理器、存储器和总线；所述处理器和所述存储器通过所述总线完成相互间的通信；所述存储器存储有可被所述处理器执行的计算机程序指令，所述处理器调用所述计算机程序指令能够执行如第一方面所述的信号的相干累加方法或者如第二方面所述的信号捕获方法。

第六方面，本申请实施例提供一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序指令，所述计算机程序指令被计算机运行时，使所述计算机执行如第一方面所述的信号的相干累加方法或者如第二方面所述的信号捕获方法。

为使本申请的上述目的、特征和优点能更明显易懂，下文特举本申请实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请实施例提供一种信号的相干累加方法的流程图；

图2为本申请实施例提供的一种信号捕获方法的流程图；

图3为本申请实施例提供的一种信号的相干累加装置的结构框图；

图4为本申请实施例提供的一种信号捕获装置的结构框图；

图5为本申请实施例提供的一种电子设备的结构框图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

请参照图1，图1为本申请实施例提供一种信号的相干累加方法的流程图，该信号的相干累加方法可以包括如下步骤：

步骤S101：根据并行起始地址读取待累加数据。

步骤S102：对待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果。

步骤S103：判断相干累加结果的长度是否达到相干累加设定长度。

步骤S104：若相干累加结果的长度达到相干累加设定长度，对并行起始地址进行更新。

具体的，相干累加是实现低信号强度条件下，卫星信号捕获的有效方法；通过相干累加，最终可以得到卫星信号多普勒和码相位的粗略估计。

可以理解的是，在执行本申请实施例提供的信号的相干累加方法之前，可以首先对调制信号进行预处理，从而得到本申请实施例中的待累加数据。举例来说，可以首先将不同采样率的调制数据减小到二倍或者四倍码钟的速率并重量化到较小的比特位宽，从而得到对调制信号进行预处理后得到的数据；然后，产生不同卫星导航系统的不同伪码，从而得到伪码数据；最后，结合上述对调制信号进行预处理后得到的数据以及伪码数据，可以得到待累加数据。

在上述步骤S101中，并行起始位置是指当前开始进行累加的数据位置，即起始数据相位；根据上述并行起始地址对数据进行读取，可以得到需要进行累加的待累加数据。

在上述步骤S102中，对待累加数据进行并行累加是指采用并行结构对待累加数据进行累加，从而可以增加累加的计算速度。需要说明的是，本申请实施例对上述并行结构的具体实施方式不作具体的限定，本领域技术人员可以根据实际情况进行合适的调整，举例来说，并行结构可以包括并行累加器。

对待累加数据进行相干累加是指在并行累加的基础上，将并行累加的结果作为相干累加的输入，对并行累加的结果进行进一步的相干累加。

其中，当进行一次相干累加时，则相干累加次数加一；当相干累加次数达到相干累加设定值时，变换域输入计数值加一；重复上述过程，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，可以得到相干累加结果。

需要说明的是，本申请实施例对上述相干累加设定值以及变换域输入设定值的具体实施方式不作具体的限定，本领域技术人员可以结合实际情况进行合适的调整。

此外，本申请实施例对上述并行累加以及相干累加的具体实施方式同样不作具体的限定，本领域技术人员可以结合现有技术进行合适的调整。

作为一种实施方式，上述步骤S102可以通过以下结构实现：并行加法单元、相干累加单元、相干累加计数单元以及变换域输入计数单元。其中，并行加法单元用于对待累加数据进行并行累加，得到并行累加结果；相干累加单元用于对并行累加结果进行相干累加，得到相干累加结果。

相干累加计数单元用于对相干累加的次数进行计数；当进行一次相干累加时，则相干累加次数加一；当相干累加次数达到相干累加设定值，则相干累加次数清零，重新计数。

变换域输入计数单元可以与相干累加计数单元构成一组累进计数器，即相干累加次数达到相干累加设定值后进位到变换域输入计数单元，变换域输入计数单元完成一次加一操作，直到达到设定的变换域输入设定值为止。

在上述步骤S103中，在完成上述并行累加以及相干累加的过程后，可以进一步判断相干累加结果的长度是否达到相干累加设定长度。

需要说明的是，本申请实施例对上述相干累加结果的长度的具体实施方式不作具体的限定，本领域技术人员可以结合实际情况进行合适的调整，举例来说，相干累加结果的长度可以为并行累加数目、相干累加次数以及变换域输入计数值的乘积；或者，相干累加结果的长度可以为并行累加数目、相干累加次数以及变换域输入计数值的和等。

此外，本申请实施例对上述相干累加设定长度的具体实施方式同样不作具体的限定，本领域技术人员可以结合实际情况进行合适的调整。

在上述步骤S104中，如果相干累加结果的长度达到了相干累加设定长度，对并行起始地址进行更新。这是由于，并行加法单元的并行宽度的倍数一般与伪码周期的长度不能对齐，因此，需要通过对并行起始地址进行更新，从而保证每次累加的开始都是对齐的。

其中，对并行起始地址进行更新的方式包括对相位进行前进或者回溯。以前进为例，可以事先设定前进值以及前进方向，当相干累加结果的长度达到了相干累加设定长度时，将设定的前进方向以及前进值进行反馈，并基于上述反馈的前进方向以及前进值完成对齐相位的操作；当相干累加结果的长度未达到相干累加设定长度时，则不进行前进操作。

类似的，以回溯为例，可以事先设定回溯值以及回溯方向，当相干累加结果的长度达到了相干累加设定长度时，将设定的回溯方向以及回溯值进行反馈，并基于上述反馈的回溯方向以及回溯值完成对齐相位的操作；当相干累加结果的长度未达到相干累加设定长度时，则不进行回溯操作。

需要说明的是，将在后续实施例中对上述步骤S104的具体实施方式进行详细的介绍此处暂不说明。

作为一种实施方式，上述步骤S104可以通过以下结构实现：数据/伪码控制单元以及前进/回溯控制单元。其中，数据/伪码控制单元用于判断相干累加结果的长度是否达到相干累加设定长度，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新；前进/回溯控制单元用于将并行起始地址的更新方向以及更新值反馈给数据/伪码控制单元。

在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高信号的相干累加的灵活性。

进一步的，在上述实施例的基础上，相干累加设定长度为并行累加数目、相干累加设定值以及变换域输入设定值的乘积。

具体的，在相干累加设定长度固定的情况下，通过改变设定的相干累加设定值以及变换域输入设定值的大小，可以实现不同的多普勒频率分辨率。例如：同样是针对1024的相干累加长度，假设并行累加数目为32，相干累加设定值为1次，变换域输入设定值32，则可以实现500赫兹的频率分辨率；假设并行累加数目为32，相干累加设定值为2次，变换域输入设定值16，则可以实现250赫兹的频率分辨率。

可以理解的是，在该种实施方式中，相干累加结果的长度可以为并行累加数目、相干累加次数以及变换域输入计数值的乘积。

在上述方案中，通过调整并行累加数目、相干累加设定值以及变换域输入设定值三者的大小，可以实现对相干累加长度的灵活调整，实现频率分辨率的可配可调整，从而提高信号的相干累加的灵活性。

进一步的，在上述实施例的基础上，相干累加设定长度为并行累加数目、相干累加设定值以及变换域输入设定值的和。

具体的，与上述实施例类似，在相干累加设定长度固定的情况下，通过改变设定的相干累加设定值以及变换域输入设定值的大小，可以实现不同的多普勒频率分辨率。可以理解的是，在该种实施方式中，相干累加结果的长度可以为并行累加数目、相干累加次数以及变换域输入计数值的和。

在上述方案中，通过调整并行累加数目、相干累加设定值以及变换域输入设定值三者的大小，可以实现对相干累加长度的灵活调整，实现频率分辨率的可配可调整，从而提高信号的相干累加的灵活性。

进一步的，在上述实施例的基础上，上述步骤S104具体可以包括如下步骤：

若调制信号的周期大于伪码数据的周期，则在相干累加结果的基础上回溯第一设定相位值，作为更新后的并行起始位置。

具体的，若调制信号的周期大于伪码数据的周期，此时，调制信号的相干长度为伪码周期的整数倍，举例来说，调制信号的周期为2毫秒，伪码数据的周期为1毫秒。一般来说，调制信号的相干长度大于伪码周期与相干毫秒数目的乘积。因此，此时可以进行回溯，且回溯值可以设定为：相干累加设定长度与伪码周期对应的相位数和相干毫秒数目的乘积之间的差值，从而实现整数倍伪码周期的相干累加需求。

在上述方案中，在调制信号的周期大于伪码数据的周期的情况下，可以通过回溯对并行起始位置进行回溯，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于低调制信息速率的场景中。

进一步的，在上述实施例的基础上，上述步骤S104具体可以包括如下步骤：

若调制信号的周期小于伪码数据的周期，则在相干累加结果的基础上前进第二设定相位值，作为更新后的并行起始位置。

具体的，若调制信号的周期小于伪码数据的周期，此时，调制信号的相干长度为伪码周期的分数，举例来说，调制信号的周期为0.5毫秒，伪码数据的周期为1毫秒。一般来说，调制信号的相干长度小于伪码周期。因此，此时可以进行前进，且前进值可以设定为：伪码周期对应的相位数与相干累加设定长度之间的差值，从而实现分数倍伪码周期的相干累加需求。

在上述方案中，在调制信号的周期小于伪码数据的周期的情况下，可以通过对并行起始位置进行前进，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于高调制信息速率的场景中。

进一步的，在上述实施例的基础上，在上述步骤S104之后，本申请实施例提供的信号的相干累加方法还可以包括如下步骤：

步骤1)，对相干累加结果进行变化域处理，得到对应的处理结果。

步骤2)，对处理结果进行非相干累加，得到非相干累加结果。

步骤3)，判断非相干累加结果的长度是否达到总积分设定长度。

步骤4)，若非相干累加结果的长度没有达到总积分设定长度，则根据更新后的并行起始地址读取新的待累加数据。

在上述方案中，在得到相干累加结果后，还可以对相干累加结果进行变化域处理以及非相干累加；通过判断非相干累加结果的长度是否达到总积分设定长度，确定是否需要继续进行累加。

进一步的，在上述实施例的基础上，本申请实施例提供的另一种信号的相干累加方法可以包括如下步骤：

步骤1)，根据并行起始地址读取待累加数据。

步骤2)，对待累加数据进行并行累加以及相干累加，每进行一次相干累加则相干累加次数加一。

步骤3)，当相干累加次数达到相干累加设定值时，变换域输入计数值加一并清零相干累加次数。

重复执行步骤2)及步骤3)，直到相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果。

步骤4)，判断相干累加结果的长度是否达到相干累加设定长度。

步骤5)，若相干累加结果的长度达到相干累加设定长度，对并行起始地址进行更新。

步骤6)，对相干累加结果进行变化域处理，得到对应的处理结果。

步骤7)，对处理结果进行非相干累加，得到非相干累加结果。

步骤8)，判断非相干累加结果的长度是否达到总积分设定长度。

步骤9)，若非相干累加结果的长度没有达到总积分设定长度，则根据更新后的并行起始地址读取新的待累加数据。

重复执行步骤1)-步骤9)，直到非相干累加结果的长度达到总积分设定长度。

在上述方案中，可以在涵盖整数倍伪码周期(即调制信号的相干长度为伪码周期的整数倍)的相干长度的同时，兼顾分数倍伪码周期(即调制信号的相干长度为伪码周期的分数倍)的相干累加需求，且上述两种场景灵活可配置；此外，分段式相干累加能够满足不同多普勒频率分辨率灵活调节的需求。

举例来说，当调制信号的相干长度为伪码周期的整数倍时，调制信号的相干长度大于伪码周期与相干毫秒数目的乘积，此时可以进行回溯并将回溯值设定为：相干累加设定长度与伪码周期对应的相位数和相干毫秒数目的乘积之间的差值，从而实现整数倍伪码周期的相干累加需求；当调制信号的相干长度为伪码周期的分数倍时，调制信号的相干长度小于伪码周期此时可以进行前进并将前进值设定为：伪码周期对应的相位数与相干累加设定长度之间的差值，从而实现分数倍伪码周期的相干累加需求。

更具体的，数据/伪码控制单元能够兼顾前进和回溯两种模式，且能够根据反馈的方向和数值来对齐数据和伪码的相干起始位置，保证每次相干起始位置的对齐；数据/伪码控制单元能够实现不同搜索范围的设置，并且能够实现数据和伪码的相对移动；前进/回溯控制单元能够计算总的相干长度，同时与计算的累进值进行比较，实现了指定相干长度后，反馈移动方向和移动数值至数据/伪码控制单元。

请参照图2，图2为本申请实施例提供的一种信号捕获方法的流程图，该信号捕获方法可以包括如下步骤：

步骤S201：获取调制信号以及多个伪码数据。

步骤S202：对调制信号进行数据预处理，得到预处理后得到的数据。

步骤S203：针对预处理后得到的数据以及伪码数据执行如第一方面任一项的信号的相干累加方法，得到信号捕获结果。

步骤S204：上报信号捕获结果。

具体的，在上述步骤S201中，本申请实施例对获取调制信号以及伪码数据的具体实施方式不作具体的限定，本领域技术人员可以根据实际情况进行合适的调整，举例来说，可以接收外部设备发送的调制信号以及伪码数据；或者，可以从云端或者本地读取实现存储的调制信号以及伪码数据等。

其中，多个伪码数据可以包括不同卫星导航系统对应的不同伪码。

在上述步骤S202中，可以对调制信号进行数据预处理，得到预处理后得到的数据。举例来说，可以将不同采样率的调制信号减小到二倍或者四倍码钟的速率并重量化到较小的比特位宽，从而得到对调制信号进行预处理后得到的数据。

在上述步骤S203中，在确定数据起始相位后，如果累加的过程中未达到相干累加设定长度，可以看作单周期控制，将与并行加法单元位宽匹配的数据和伪码加载至并行加法单元，做好输入数据准备；如果累加的过程中达到了相干累加设定长度，可以看作多周期控制，根据反馈过来的前进或者回溯控制信息，数据、伪码、二级码(电文)等进行前进或者后退到指定相位，实现相位的调整对齐；在完成上述累加过程后，如果达到总积分设定长度(包含相干和非相干长度)，则调整数据以及伪码的起始相位，继续上述流程，直到搜索范围的全覆盖后，即捕获流程结束，可以将信号捕获结果进行上报。

在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高在对导航信号进行捕获的过程中的灵活性。

请参照图3，图3为本申请实施例提供的一种信号的相干累加装置的结构框图，该信号的相干累加装置300包括：第一读取模块301，用于根据并行起始地址读取待累加数据；其中，所述待累加数据包括对调制信号进行预处理后得到的数据以及伪码数据；第一累加模块302，用于对所述待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果；其中，每当所述相干累加次数达到所述相干累加设定值时，所述变换域输入计数值加一；第一判断模块303，用于判断所述相干累加结果的长度是否达到相干累加设定长度；更新模块304，用于若所述相干累加结果的长度达到所述相干累加设定长度，对所述并行起始地址进行更新。

在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高信号的相干累加的灵活性。

进一步的，在上述实施例的基础上，所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的乘积；或者，所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的和。

在上述方案中，通过调整并行累加数目、相干累加设定值以及变换域输入设定值三者的大小，可以实现对相干累加长度的灵活调整，实现频率分辨率的可配可调整，从而提高信号的相干累加的灵活性。

进一步的，在上述实施例的基础上，所述更新模块304具体用于：若所述调制信号的周期大于所述伪码数据的周期，则在所述相干累加结果的基础上回溯第一设定相位值，作为更新后的并行起始位置。

在上述方案中，在调制信号的周期大于伪码数据的周期的情况下，可以通过回溯对并行起始位置进行回溯，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于低调制信息速率的场景中。

进一步的，在上述实施例的基础上，所述更新模块304具体用于：若所述调制信号的周期小于所述伪码数据的周期，则在所述相干累加结果的基础上前进第二设定相位值，作为更新后的并行起始位置。

在上述方案中，在调制信号的周期小于伪码数据的周期的情况下，可以通过对并行起始位置进行前进，从而对其数据和伪码的相干起始位置，保证每次相干起始位置的对齐。因此，本申请实施例提供的信号的相干累加方法可以适用于高调制信息速率的场景中。

进一步的，在上述实施例的基础上，所述信号的相干累加装置300还包括：处理模块，用于对所述相干累加结果进行变化域处理，得到对应的处理结果；第二累加模块，用于对所述处理结果进行非相干累加，得到非相干累加结果；第二判断模块，用于判断所述非相干累加结果的长度是否达到总积分设定长度；第二读取模块，用于若所述非相干累加结果的长度没有达到所述总积分设定长度，则根据更新后的并行起始地址读取新的待累加数据。

在上述方案中，在得到相干累加结果后，还可以对相干累加结果进行变化域处理以及非相干累加；通过判断非相干累加结果的长度是否达到总积分设定长度，确定是否需要继续进行累加。

请参照图4，图4为本申请实施例提供的一种信号捕获装置的结构框图，该信号捕获装置400包括：获取模块401，用于获取调制信号以及多个伪码数据；预处理模块402，用于对所述调制信号进行数据预处理，得到预处理后得到的数据；捕获模块403，用于针对所述预处理后得到的数据以及所述伪码数据执行如第一方面任一项所述的信号的相干累加方法，得到信号捕获结果；上报模块404，用于上报所述信号捕获结果。

在上述方案中，通过设定相干累计设定值以及变化域输入设定值，可以对相干累加的次数进行计数，从而可以在满足相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值的时候得到对应的相干累加结果；同时，可以对相干累加结果的长度进行判断，并在相干累加结果的长度达到相干累加设定长度时，对并行起始地址进行更新，从而可以适应于不同的场景中，提高在对导航信号进行捕获的过程中的灵活性。

请参照图5，图5为本申请实施例提供的一种电子设备的结构框图，该电子设备500包括：至少一个处理器501，至少一个通信接口502，至少一个存储器503和至少一个通信总线504。其中，通信总线504用于实现这些组件直接的连接通信，通信接口502用于与其他节点设备进行信令或数据的通信，存储器503存储有处理器501可执行的机器可读指令。当电子设备500运行时，处理器501与存储器503之间通过通信总线504通信，机器可读指令被处理器501调用时执行上述信号的相干累加方法或者信号捕获方法。

例如，本申请实施例的处理器501通过通信总线504从存储器503读取计算机程序并执行该计算机程序可以实现如下方法：步骤S101：根据并行起始地址读取待累加数据。步骤S102：对待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果。步骤S103：判断相干累加结果的长度是否达到相干累加设定长度。步骤S104：若相干累加结果的长度达到相干累加设定长度，对并行起始地址进行更新。或者，可以实现如下方法：步骤S201：获取调制信号以及多个伪码数据。步骤S202：对调制信号进行数据预处理，得到预处理后得到的数据。步骤S203：针对预处理后得到的数据以及伪码数据执行如第一方面任一项的信号的相干累加方法，得到信号捕获结果。步骤S204：上报信号捕获结果。

其中，处理器501包括一个或多个，其可以是一种集成电路芯片，具有信号的处理能力。上述的处理器501可以是通用处理器，包括中央处理器(Central Processing Unit，简称CPU)、微控制单元(Micro Controller Unit，简称MCU)、网络处理器(NetworkProcessor，简称NP)或者其他常规处理器；还可以是专用处理器，包括神经网络处理器(Neural-network Processing Unit，简称NPU)、图形处理器(Graphics Processing Unit，简称GPU)、数字信号处理器(Digital Signal Processor，简称DSP)、专用集成电路(Application Specific Integrated Circuits，简称ASIC)、现场可编程门阵列(FieldProgrammable Gate Array，简称FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。并且，在处理器501为多个时，其中的一部分可以是通用处理器，另一部分可以是专用处理器。

存储器503包括一个或多个，其可以是，但不限于，随机存取存储器(RandomAccess Memory，简称RAM)，只读存储器(Read Only Memory，简称ROM)，可编程只读存储器(Programmable Read-Only Memory，简称PROM)，可擦除可编程只读存储器(ErasableProgrammable Read-Only Memory，简称EPROM)，电可擦除可编程只读存储器(ElectricErasable Programmable Read-Only Memory，简称EEPROM)等。

可以理解，图5所示的结构仅为示意，电子设备500还可包括比图5中所示更多或者更少的组件，或者具有与图5所示不同的配置。图5中所示的各组件可以采用硬件、软件或其组合实现。于本申请实施例中，电子设备500可以是，但不限于台式机、笔记本电脑、智能手机、智能穿戴设备、车载设备等实体设备，还可以是虚拟机等虚拟设备。另外，电子设备500也不一定是单台设备，还可以是多台设备的组合，例如服务器集群，等等。

本申请实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储计算机程序指令，所述计算机程序指令被计算机运行时，使所述计算机执行前述方法实施例所述的信号的相干累加方法或者信号捕获方法。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

需要说明的是，功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种信号的相干累加方法，其特征在于，包括：

根据并行起始地址读取待累加数据；其中，所述待累加数据包括对调制信号进行预处理后得到的数据以及伪码数据；

对所述待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果；其中，每当所述相干累加次数达到所述相干累加设定值时，所述变换域输入计数值加一；

判断所述相干累加结果的长度是否达到相干累加设定长度；

若所述相干累加结果的长度达到所述相干累加设定长度，对所述并行起始地址进行更新。

2.根据权利要求1所述的信号的相干累加方法，其特征在于，所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的乘积；

或者，

所述相干累加设定长度为并行累加数目、所述相干累加设定值以及所述变换域输入设定值的和。

3.根据权利要求1所述的信号的相干累加方法，其特征在于，所述对所述并行起始地址进行更新，包括：

若所述调制信号的周期大于所述伪码数据的周期，则在所述相干累加结果的基础上回溯第一设定相位值，作为更新后的并行起始位置。

4.根据权利要求1所述的信号的相干累加方法，其特征在于，所述对所述并行起始地址进行更新，包括：

若所述调制信号的周期小于所述伪码数据的周期，则在所述相干累加结果的基础上前进第二设定相位值，作为更新后的并行起始位置。

5.根据权利要求1-4任一项所述的信号的相干累加方法，其特征在于，在所述对所述并行起始地址进行更新之后，所述方法还包括：

对所述相干累加结果进行变化域处理，得到对应的处理结果；

对所述处理结果进行非相干累加，得到非相干累加结果；

判断所述非相干累加结果的长度是否达到总积分设定长度；

若所述非相干累加结果的长度没有达到所述总积分设定长度，则根据更新后的并行起始地址读取新的待累加数据。

6.一种信号捕获方法，其特征在于，包括：

获取调制信号以及多个伪码数据；

对所述调制信号进行数据预处理，得到预处理后得到的数据；

针对所述预处理后得到的数据以及所述伪码数据执行如权利要求1-5任一项所述的信号的相干累加方法，得到信号捕获结果；

上报所述信号捕获结果。

7.一种信号的相干累加装置，其特征在于，包括：

第一读取模块，用于根据并行起始地址读取待累加数据；其中，所述待累加数据包括对调制信号进行预处理后得到的数据以及伪码数据；

第一累加模块，用于对所述待累加数据进行并行累加以及相干累加，直至相干累加次数达到相干累加设定值且变换域输入计数值达到变换域输入设定值，得到相干累加结果；其中，每当所述相干累加次数达到所述相干累加设定值时，所述变换域输入计数值加一；

第一判断模块，用于判断所述相干累加结果的长度是否达到相干累加设定长度；

更新模块，用于若所述相干累加结果的长度达到所述相干累加设定长度，对所述并行起始地址进行更新。

8.一种信号捕获装置，其特征在于，包括：

获取模块，用于获取调制信号以及多个伪码数据；

预处理模块，用于对所述调制信号进行数据预处理，得到预处理后得到的数据；

捕获模块，用于针对所述预处理后得到的数据以及所述伪码数据执行如权利要求1-5任一项所述的信号的相干累加方法，得到信号捕获结果；

上报模块，用于上报所述信号捕获结果。

9.一种电子设备，其特征在于，包括：处理器、存储器和总线；

所述处理器和所述存储器通过所述总线完成相互间的通信；

所述存储器存储有可被所述处理器执行的计算机程序指令，所述处理器调用所述计算机程序指令能够执行如权利要求1-5任一项所述的信号的相干累加方法或者如权利要求6所述的信号捕获方法。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储计算机程序指令，所述计算机程序指令被计算机运行时，使所述计算机执行如权利要求1-5任一项所述的信号的相干累加方法或者如权利要求6所述的信号捕获方法。