CN116895251A - 像素驱动电路、驱动方法和显示装置 - Google Patents

像素驱动电路、驱动方法和显示装置 Download PDF

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CN116895251A CN202310439860.4A CN202310439860A CN116895251A CN 116895251 A CN116895251 A CN 116895251A CN 202310439860 A CN202310439860 A CN 202310439860A CN 116895251 A CN116895251 A CN 116895251A
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Abstract

本申请提供了一种像素驱动电路、驱动方法和显示装置。像素驱动电路包括驱动模块、发光器件、耦合模块、数据写入模块、充放电模块、控制模块、存储模块和第一放电模块。通过在阈值锁存阶段对第一节点进行放电以提取并存储驱动模块的阈值电压，再在数据写入阶段的第一时间段内对存储模块和耦合模块通过第一节点进行放电，以对阈值电压和迁移率同时进行补偿，结构简单且控制方便，且使显示亮度更均匀。

Description

像素驱动电路、驱动方法和显示装置
技术领域
本申请涉及显示技术领域，特别是涉及一种像素驱动电路、驱动方法和显示装置。
背景技术
由于OLED(Organic Light-Emitting Diode，有机发光二极管)属于电流驱动，需要稳定的电流来控制其发光。目前主要有两个方面影响OLED发光的均匀性。由于工艺制程和器件老化等原因，会使像素驱动电路中驱动OLED发光的驱动薄膜晶体管的阈值电压Vth存在不均匀性和迁移发生漂移，这样导致流过OLED的电流会发生变化使得显示亮度不均，从而影响整个图像的显示效果。
本申请提供一种OLED像素驱动电路，该像素驱动电路主要解决阈值电压漂移不一致和迁移率漂移导致显示亮度不均的问题。
发明内容
本申请主要解决的技术问题是提供一种像素驱动电路、驱动方法和显示装置，解决现有技术中阈值电压漂移不一致和迁移率漂移导致显示亮度不均的问题。
为了解决上述技术问题，本申请提供的第一个技术方案为：提供一种像素驱动电路，其中，所述像素驱动电路的驱动时序依次包括初始阶段、阈值锁存阶段、数据写入阶段和发光阶段；所述像素驱动电路包括：
驱动模块，用于产生驱动电流；
发光器件，用于在所述发光阶段响应所述驱动电流发光；
耦合模块，所述耦合模块的第二端通过第一节点连接至所述驱动模块的控制端；所述耦合模块用于将所述耦合模块的第一端的电位变化耦合至所述耦合模块的第二端；
数据写入模块，与所述耦合模块的第一端电连接；所述数据写入模块用于接入第一控制信号，并在所述数据写入阶段接收数据电压；
充放电模块，所述充放电模块的第一端与所述第一节点电连接；所述充放电模块的第二端与第二节点电连接；所述充放电模块用于接入第二控制信号，并在所述初始阶段对所述第一节点进行充电；
控制模块，与所述第二节点电连接，并通过所述第二节点连接至所述驱动模块的第一端；所述控制模块用于接入第三控制信号，并将电源电压传输至所述第二节点；
存储模块，所述存储模块的第一端与所述第一节点电连接，所述存储模块的第二端耦接至所述第三节点，用于存储所述驱动模块的控制端的电位；
第一放电模块，所述第一放电模块的第一端与所述第三节点电连接，并通过所述第三节点连接至所述驱动模块的第二端；所述第一放电模块的第二端连接所述发光器件的阴极；所述第一放电模块用于接入第四控制信号，并在所述阈值锁存阶段对所述存储模块进行放电；
其中，所述数据写入阶段按时间顺序依次包括第一时间段和第二时间段；在所述第一时间段，所述第一节点依次通过所述充放电模块、所述驱动模块和所述第一放电模块进行放电。
其中，所述数据写入模块包括第一薄膜晶体管，所述第一薄膜晶体管的控制端连接第一扫描信号线以接收所述第一控制信号；所述第一薄膜晶体管的第一端连接数据线以接收所述数据电压；所述第一薄膜晶体管的第二端与所述耦合模块的第一端电连接；
所述充放电模块包括第二薄膜晶体管，所述第二薄膜晶体管的控制端连接第二扫描信号线以接收所述第二控制信号；所述第二薄膜晶体管的第一端与所述第一节点电连接；所述第二薄膜晶体管的第二端与所述第二节点电连接；
所述控制模块包括第三薄膜晶体管，所述第三薄膜晶体管的控制端连接第三扫描信号线以接收所述第三控制信号；所述第三薄膜晶体管的第一端连接驱动电源以接收所述电源电压；所述第三薄膜晶体管的第二端与所述第二节点电连接；
所述第一放电模块包括第四薄膜晶体管，所述第四薄膜晶体管的控制端连接第四扫描信号线以接收所述第四控制信号；所述第四薄膜晶体管的第一端与所述第三节点连接；所述第四薄膜晶体管的第二端与所述发光器件的阴极电连接；
所述驱动模块包括驱动薄膜晶体管，所述驱动薄膜晶体管的控制端与所述第一节点电连接；所述驱动薄膜晶体管的第一端与所述第二节点电连接；所述驱动薄膜晶体管的第二端与所述第三节点电连接；
所述耦合模块包括第一电容，所述第一电容的第一端与所述第一薄膜晶体管的第二端电连接；所述第一电容的第二端与所述第一节点电连接；
所述存储模块包括第二电容，所述第二电容的第一端与所述第一节点电连接；所述第二电容的第二端耦接至所述第三节点；
所述发光器件的阳极与所述第三节点电连接，所述发光器件的阴极接地。
其中，所述第二电容的第二端与所述第三节点直接电连接。
其中，所述阈值锁存阶段按时间顺序依次包括第三时间段和第四时间段；
所述数据写入模块响应于所述第一控制信号，在所述数据写入阶段导通，将所述数据电压传输至所述耦合模块的第一端；
所述充放电模块响应于所述第二控制信号，在所述初始阶段导通，将所述第二节点的电源电压传输至所述第一节点；以及在所述阈值锁存阶段导通，以对所述第一节点进行放电使得所述存储模块存储所述驱动模块的阈值电压；以及在所述数据写入阶段的第一时间段导通，以对所述第一节点进行放电；
所述控制模块响应于所述第三控制信号，在所述初始阶段和所述发光阶段导通，将所述电源电压传输至所述第二节点；
所述第一放电模块响应于所述第四控制信号，在所述阈值锁存阶段的第三时间段导通和所述数据写入阶段的第一时间段导通，以对所述第一节点进行放电。
其中，所述初始阶段按时间顺序依次包括第五时间段和第六时间段；
所述像素驱动电路还包括第二放电模块，所述第二放电模块的第一端与所述存储模块的第二端电连接，所述第二放电模块的第二端与所述第三节点电连接，使得所述存储模块的第二端通过所述第二放电模块连接至所述第三节点；所述第二放电模块用于接入第五控制信号，并在所述初始阶段的第五时间段对所述存储模块进行放电。
其中，所述数据写入模块响应于所述第一控制信号，在所述数据写入阶段导通，将所述数据电压传输至所述耦合模块的第一端；
所述充放电模块响应于所述第二控制信号，在所述初始阶段的第六时间段导通，将所述第二节点的电源电压传输至所述第一节点；以及在所述阈值锁存阶段导通，以对所述第一节点进行放电使得所述存储模块存储所述驱动模块的阈值电压；以及在所述数据写入阶段的第一时间段导通，以对所述第一节点进行放电；
所述控制模块响应于所述第三控制信号，在所述初始阶段的第六时间段和所述发光阶段导通，将所述电源电压传输至所述第二节点；
所述第一放电模块响应于所述第四控制信号，在所述初始阶段的第五时间段导通，对所述存储模块进行放电；以及在所述阈值锁存阶段和所述第一时间段导通，以对所述第一节点进行放电；
所述第二放电模块响应于所述第五控制信号，在所述初始阶段的第五时间段导通，对所述存储模块进行放电。
其中，所述第二放电模块包括第五薄膜晶体管，所述第五薄膜晶体管的控制端连接第五扫描信号线以接收所述第五控制信号，所述第五薄膜晶体管的第一端与所述存储模块的第二端电连接；所述第五薄膜晶体管的第二端与所述第三节点电连接；
为了解决上述技术问题，本申请提供的第二个技术方案为：提供一种像素驱动电路的驱动方法，其中，所述驱动方法应用于上述的像素驱动电路，所述驱动方法包括：
在初始阶段，第一节点写入电源电压；
在阈值锁存阶段，所述第一节点放电直至所述驱动模块关闭，存储模块存储所述驱动模块的阈值电压；
在数据写入阶段，所述耦合模块的第一端写入数据电压；在第一时间段，所述第一节点放电；
在发光阶段，所述驱动模块导通，使所述驱动模块根据所述驱动模块的控制端和所述驱动模块的第一端的电压生成驱动电流，以驱动所述发光器件发光。
其中，所述初始阶段按时间顺序依次包括第五时间段和第六时间段；所述像素驱动电路还包括第二放电模块；
所述在初始阶段，第一节点写入电源电压，包括：
在所述初始阶段的第五时间段，所述第二放电模块导通，所述存储模块放电直至所述存储模块的第二端的电位为0；在所述初始阶段的第六时间段，第一节点写入所述电源电压。
为了解决上述技术问题，本申请提供的第三个技术方案为：提供一种显示装置，其中，所述显示装置包括上述的像素驱动电路。
本申请的有益效果：区别于现有技术，本申请提供了一种像素驱动电路、驱动方法和显示装置，像素驱动电路的驱动时序依次包括初始阶段、阈值锁存阶段、数据写入阶段和发光阶段；像素驱动电路包括驱动模块、发光器件、耦合模块、数据写入模块、充放电模块、控制模块、存储模块和第一放电模块，驱动模块用于产生驱动电流；发光器件用于在发光阶段响应驱动电流发光；耦合模块的第二端通过第一节点连接至驱动模块的控制端；耦合模块用于将耦合模块的第一端的电位变化耦合至耦合模块的第二端；数据写入模块与耦合模块的第一端电连接；数据写入模块用于接入第一控制信号，并在数据写入阶段接收数据电压；充放电模块的第一端与第一节点电连接；充放电模块的第二端与第二节点电连接；充放电模块用于接入第二控制信号，并在初始阶段对第一节点进行充电；控制模块与第二节点电连接，并通过第二节点连接至驱动模块的第一端；控制模块用于接入第三控制信号，并将电源电压传输至第二节点；存储模块的第一端与第一节点电连接，存储模块的第二端耦接至第三节点，用于存储驱动模块的控制端的电位；第一放电模块的第一端与第三节点电连接，并通过第三节点连接至驱动模块的第二端；第一放电模块的第二端连接发光器件的阴极；第一放电模块用于接入第四控制信号，并在阈值锁存阶段对存储模块进行放电；其中，数据写入阶段按时间顺序依次包括第一时间段和第二时间段；在第一时间段，第一节点依次通过充放电模块、驱动模块和第一放电模块进行放电。通过在阈值锁存阶段对第一节点进行放电以提取并存储驱动模块的阈值电压，再在数据写入阶段的第一时间段内通过第一节点对存储模块和耦合模块进行放电，以对阈值电压和迁移率同时进行补偿，结构简单且控制方便，且使显示亮度更均匀。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出任何创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是本申请提供的像素驱动电路第一实施例的模块示意图；
图2是本申请提供的像素驱动电路第一实施例的结构示意图；
图3是本申请提供的像素驱动电路第一实施例的时序图；
图4是本申请提供的像素驱动电路第二实施例的模块示意图；
图5是本申请提供的像素驱动电路第二实施例的结构示意图；
图6是本申请提供的像素驱动电路第二实施例的时序图；
图7是本申请提供的像素驱动电路的驱动方法第一实施例的流程示意图；
图8是图7中步骤S11对应的像素驱动电路的结构示意图；
图9是图7中步骤S12对应的像素驱动电路的结构示意图；
图10是图7中步骤S13对应的像素驱动电路的结构示意图；
图11是图7中步骤S14对应的像素驱动电路的结构示意图；
图12是本申请提供的像素驱动电路的驱动方法第二实施例的流程示意图；
图13是图12中步骤S21对应的像素驱动电路的结构示意图；
图14是图12中步骤S22对应的像素驱动电路的结构示意图；
图15是图12中步骤S23对应的像素驱动电路的结构示意图；
图16是图12中步骤S24对应的像素驱动电路的结构示意图。
附图标号说明：
像素驱动电路-100、数据写入模块-10、耦合模块-20、充放电模块-30、存储模块-40、控制模块-50、驱动模块-60、第一放电模块-70、第二放电模块-80、发光器件-OLED、第一薄膜晶体管-T1、第二薄膜晶体管-T2、第三薄膜晶体管-T3、第四薄膜晶体管-T4、第五薄膜晶体管-T5、驱动薄膜晶体管-T6、第一电容-C1、第二电容-C2、第一控制信号-Vscan1、第二控制信号-Vscan2、第三控制信号-Vscan3、第四控制信号-Vscan4、数据信号/数据电压-Vdata、驱动电源/电源电压-VDD、阈值电压-Vth、第一节点-A、第二节点-B、第三节点-C、第一时间段-t1、第二时间段-t2、第三时间段-t3、第四时间段-t4、第五时间段-t5、第六时间段-t6。
具体实施方式
下面结合说明书附图，对本申请实施例的方案进行详细说明。
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透彻理解本申请。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
请参阅图1至图3，图1是本申请提供的像素驱动电路第一实施例的模块示意图，图2是本申请提供的像素驱动电路第一实施例的结构示意图，图3是本申请提供的像素驱动电路第一实施例的时序图。
本申请提供一种像素驱动电路100。像素驱动电路100包括数据写入模块10、耦合模块20、充放电模块30、存储模块40、控制模块50、驱动模块60、第一放电模块70和发光器件OLED。
像素驱动电路100的驱动时序依次包括初始阶段、阈值锁存阶段、数据写入阶段和发光阶段。
驱动模块60用于产生驱动电流。
发光器件OLED用于在发光阶段响应驱动电流发光。发光器件OLED的阴极接地。
耦合模块20的第二端通过第一节点A连接至驱动模块60的控制端。即，耦合模块20的第二端与第一节点A电连接，驱动模块60的控制端与第一节点A电连接。耦合模块20用于将耦合模块20的第一端的电位变化耦合至耦合模块20的第二端。
数据写入模块10与耦合模块20的第一端电连接。数据写入模块10用于接入第一控制信号Vscan1，并在数据写入阶段接收数据电压Vdata。
充放电模块30的第一端与第一节点A电连接。充放电模块30的第二端与第二节点B电连接。充放电模块30用于接入第二控制信号Vscan2，并在初始阶段对第一节点A进行充电。
控制模块50与第二节点B电连接，并通过第二节点B连接至驱动模块60的第一端。即，驱动模块60的第一端与第二节点B电连接。控制模块50用于接入第三控制信号Vscan3，并将电源电压VDD传输至第二节点B。
存储模块40的第一端与第一节点A电连接，存储模块40的第二端耦接至第三节点C，用于存储驱动模块60的控制端的电位。需要说明的是，本申请的“耦接”可以是直接或间接的电连接，例如M与N耦接，则可以是M与N直接电连接，也可以是M与N通过K电连接，本申请对此不做限制。
在本实施例中，存储模块40的第二端与第三节点C直接电连接，且用于存储驱动模块60的控制端的电位。
第一放电模块70的第一端与第三节点C电连接，并通过第三节点C连接至驱动模块60的第二端。即，驱动模块60的第二端与第三节点C电连接。第一放电模块70的第二端连接发光器件OLED的阴极。即，第一放电模块70的第二端连接至发光器件OLED的阴极并接地。第一放电模块70用于接入第四控制信号Vscan4，并在阈值锁存阶段对存储模块40进行放电。
其中，数据写入阶段按时间顺序依次包括第一时间段t1和第二时间段t2。可以理解为，第一时间段t1在前，第二时间段t2在后。在第一时间段t1，第一节点A依次通过充放电模块30、驱动模块60和第一放电模块70进行放电。
其中，数据写入模块10包括第一薄膜晶体管T1，第一薄膜晶体管T1的控制端连接第一扫描信号线以接收第一控制信号Vscan1。第一薄膜晶体管T1的第一端连接数据线以接收数据电压Vdata。第一薄膜晶体管T1的第二端与耦合模块20的第一端电连接。
充放电模块30包括第二薄膜晶体管T2，第二薄膜晶体管T2的控制端连接第二扫描信号线以接收第二控制信号Vscan2。第二薄膜晶体管T2的第一端与第一节点A电连接。第二薄膜晶体管T2的第二端与第二节点B电连接。
控制模块50包括第三薄膜晶体管T3，第三薄膜晶体管T3的控制端连接第三扫描信号线以接收第三控制信号Vscan3。第三薄膜晶体管T3的第一端连接驱动电源VDD以接收电源电压VDD。第三薄膜晶体管T3的第二端与第二节点B电连接。
第一放电模块70包括第四薄膜晶体管T4，第四薄膜晶体管T4的控制端连接第四扫描信号线以接收第四控制信号Vscan4。第四薄膜晶体管T4的第一端与第三节点C连接。第四薄膜晶体管T4的第二端与发光器件OLED的阴极电连接。
驱动模块60包括驱动薄膜晶体管T6，驱动薄膜晶体管T6的控制端与第一节点A电连接。驱动薄膜晶体管T6的第一端与第二节点B电连接。驱动薄膜晶体管T6的第二端与第三节点C电连接。
耦合模块20包括第一电容C1，第一电容C1的第一端与第一薄膜晶体管T1的第二端电连接。第一电容C1的第二端与第一节点A电连接。
存储模块40包括第二电容C2，第二电容C2的第一端与第一节点A电连接。第二电容C2的第二端藕接至第三节点C。
在本实施例中，第二电容C2的第二端与第三节点C直接电连接。
发光器件OLED的阳极与第三节点C电连接，发光器件OLED的阴极接地。
第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4和驱动薄膜晶体管T6中任意一个可以是低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管，且第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4和驱动薄膜晶体管T6中包括低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管和非晶硅薄膜晶体管中的至少一种。
在本实施例中，第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4和驱动薄膜晶体管T6均为氧化物半导体薄膜晶体管，且均为高电位导通的N型薄膜晶体管。
进一步地，数据写入模块10响应于第一控制信号Vscan1，在数据写入阶段导通，将数据电压Vdata传输至耦合模块20的第一端。
充放电模块30响应于第二控制信号Vscan2，在初始阶段导通，将第二节点B的电源电压VDD传输至第一节点A；以及在阈值锁存阶段导通，以对第一节点A进行放电使得存储模块40存储驱动模块60的阈值电压Vth；以及在数据写入阶段的第一时间段t1导通，以对第一节点A进行放电。
控制模块50响应于第三控制信号Vscan3，在初始阶段和发光阶段导通，将电源电压VDD传输至第二节点B。
第一放电模块70响应于第四控制信号Vscan4，在阈值锁存阶段和第一时间段t1导通，以对第一节点A进行放电。
在本实施例中，阈值锁存阶段按时间顺序依次包括第三时间段和第四时间段。第一放电模块70响应于第四控制信号Vscan4，在阈值锁存阶段的第三时间段t3导通和数据写入阶段的第一时间段t1导通，以对第一节点A进行放电。
其中，第一控制信号Vscan1、第二控制信号Vscan2、第三控制信号Vscan3、第四控制信号Vscan4均通过像素驱动电路100的外部时序器控制。
具体地，在初始阶段，第三控制信号Vscan3和第二控制信号Vscan2为高电位，第一控制信号Vscan1和第四控制信号Vscan4为低电位。因此，第三薄膜晶体管T3和第二薄膜晶体管T2被打开，第一薄膜晶体管T1和第四薄膜晶体管T4被关断。第一节点A的电位重置为电源电压VDD。即，此时第一节点A的电位为电源电压VDD，完成了对第一电容C1和第二电容C2的预充电。
在阈值锁存阶段，第二控制信号Vscan2一直为高电位，第一控制信号Vscan1和第三控制信号Vscan3一直为低电位。在阈值锁存阶段的第三时间段t3，第四控制信号Vscan4为高电位，在阈值锁存阶段的第四时间段t4，第四控制信号Vscan4为低电位。因此，在阈值锁存阶段的整个阶段内，第二薄膜晶体管T2被打开，第一薄膜晶体管T1和第三薄膜晶体管T3被关断。因为初始阶段为第一电容C1和第二电容C2充电，第一节点A的电位大于驱动薄膜晶体管T6的阈值电压Vth，即，VDD＞Vth，驱动薄膜晶体管T6被打开。第一电容C1和第二电容C2依次通过第一节点A、第二薄膜晶体管T2、驱动薄膜晶体管T6和第四薄膜晶体管T4放电，直至驱动薄膜晶体管T6关闭，即，此时第一节点A的电位为驱动薄膜晶体管T6的阈值电压Vth，并将驱动薄膜晶体管T6的阈值电压Vth存储在第二电容C2中。在本实施例中，对第三时间段t3和第四时间段t4的时长不作限制，只需保证在驱动薄膜晶体管T6被关闭时，第四薄膜晶体管T4停止放电。也就是说，在第三时间段t3，第四薄膜晶体管T4被打开，第一电容C1和第二电容C2依次通过第一节点A、第二薄膜晶体管T2、驱动薄膜晶体管T6和第四薄膜晶体管T4放电，直至驱动薄膜晶体管T6关闭，此时第一节点A的电位为驱动薄膜晶体管T6的阈值电压Vth；在第四时间段t4，第四薄膜晶体管T4被关断，第二电容C2的第二端停止放电，以保证第一节点A的电位为驱动薄膜晶体管T6的阈值电压Vth，防止因第二电容C2的第二端放电而使第一节点A的电位降低从而小于驱动薄膜晶体管T6的阈值电压Vth。
在数据写入阶段，数据写入阶段按时间顺序依次包括第一时间段t1和第二时间段t2。第一控制信号Vscan1和数据信号Vdata在整个数据写入阶段一直为高电位，第一薄膜晶体管T1被打开且第一薄膜晶体管T1的第一端接收数据电压Vdata使得第一电容C1的第一端的电位为数据电压Vdata。由于第一电容C1和第二电容C2的分压作用，使得第一节点A的电位VA＝Vth+Vdata(C1/(C1+C2))。在数据写入阶段的第一时间段t1内，第二控制信号Vscan2和第四控制信号Vscan4为高电位，第三控制信号Vscan3为低电位，因此，第二薄膜晶体管T2和第四薄膜晶体管T4被打开，第三薄膜晶体管T3被关断。由于，第一节点A的电位大于驱动薄膜晶体管T6的阈值电压Vth，使得驱动薄膜晶体管T6被打开。第一节点A依次通过第二薄膜晶体管T2、驱动薄膜晶体管T6和第四薄膜晶体管T4放电。整个第一时间段t1放电过程中，驱动薄膜晶体管T6的控制端的电位一直变化，第一电容C1和第二电容C2的电流之和等于驱动薄膜晶体管T6的电流，且由于第二薄膜晶体管T2的开启，驱动薄膜晶体管T6的控制端和驱动薄膜晶体管T6的第一端短接，流过驱动薄膜晶体管T6的电流为饱和电流，得到如下公式(1)。
其中，μ表示驱动薄膜晶体管T6的迁移率，Cox表示驱动薄膜晶体管T6的栅介质层电容密度、表示驱动薄膜晶体管T6的宽长比。VA(t＝t1)为第一时间段t1放电结束时第一节点A的电位，即驱动薄膜晶体管T6的控制端的电压，记作VA1，此时，将Vgs＝Vg-Vs＝VA带入公式(1)中积分求解得到如下公式(2)。其中，Vg表示驱动薄膜晶体管T6的栅极电压，即驱动晶体管的控制端的电压。Vs表示驱动薄膜晶体管T6的源极电压，即驱动晶体管的第二端的电压。
令可知，Vμ是一个关于μ的负相关的变量。若驱动薄膜晶体管T6的迁移率增加，相应的VA1的值减小，从而抑制流经发光器件OLED的驱动电流的增加。相反地，若驱动薄膜晶体管T6的迁移率减小，VA1的值则会增加，进而抑制流过发光器件OLED的驱动电流的减小，以上过程有效实现了对驱动薄膜晶体管T6的迁移率漂移的补偿。
在发光阶段，第三控制信号Vscan3为高电位，第一控制信号Vscan1、第二控制信号Vscan2和第四控制信号Vscan4为低电位。第三薄膜晶体管T3被打开，第一薄膜晶体管T1、第二薄膜晶体管T2和第四薄膜晶体管T4被关断。由于VA1＞Vth，驱动薄膜晶体管T6被打开，驱动电流流经驱动薄膜晶体管T6驱动发光器件OLED发光。通过驱动薄膜晶体管T6的驱动电流I：
此时，Vgs＝VA1，可得Vgs-Vth＝VA1-Vth＝Vμ带入公式(3)中得到公式(4)。
即，驱动薄膜晶体管T6的驱动电流：
从公式(4)中可以看出，通过驱动薄膜晶体管T6的驱动电流与驱动薄膜晶体管T6的阈值电压Vth和电源电压VDD无关，实现了补偿功能，能够有效补偿驱动薄膜晶体管T6的阈值电压Vth变化以及电源电压VDD的电压降，使显示面板的亮度较均匀，提升显示品质。
请参阅图4至图6，图4是本申请提供的像素驱动电路第二实施例的模块示意图，图5是本申请提供的像素驱动电路第二实施例的结构示意图，图6是本申请提供的像素驱动电路第二实施例的时序图。
本申请提供的像素驱动电路100第二实施例与本申请提供的像素驱动电路100第一实施例的电路结构基板相似，不同之处在于：初始阶段按时间顺序依次包括第五时间段t5和第六时间段t6。像素驱动电路100还包括第二放电模块80。
在本实施例中，初始阶段按时间顺序依次包括第五时间段t5和第六时间段t6。应当可以理解，第五时间段t5在前，第六时间段t6在后。第二放电模块80的第一端与存储模块40的第二端电连接，第二放电模块80的第二端与第三节点C电连接，使得存储模块40的第二端通过第二放电模块80连接至第三节点C。第二放电模块80用于接入第五控制信号Vscan5，并在初始阶段的第五时间段t5对存储模块40进行放电。
进一步地，数据写入模块10响应于第一控制信号Vscan1，在数据写入阶段导通，将数据电压Vdata传输至耦合模块20的第一端。
充放电模块30响应于第二控制信号Vscan2，在初始阶段的第六时间段t6导通，将第二节点B的电源电压VDD传输至第一节点A；以及在阈值锁存阶段导通，以对第一节点A进行放电使得存储模块40存储驱动模块60的阈值电压Vth；以及在数据写入阶段的第一时间段t1导通，以对第一节点A进行放电；
控制模块50响应于第三控制信号Vscan3，在初始阶段的第六时间段t6和发光阶段导通，将电源电压VDD传输至第二节点B。
第一放电模块70响应于第四控制信号Vscan4，在初始阶段的第五时间段t5导通，对存储模块40进行放电；以及在阈值锁存阶段和第一时间段t1导通，以对第一节点A进行放电。
第二放电模块80响应于第五控制信号Vscan5，在初始阶段的第五时间段t5导通，对存储模块40进行放电。
第二放电模块80包括第五薄膜晶体管T5，第五薄膜晶体管T5的控制端连接第五扫描信号线以接收第五控制信号Vscan5，第五薄膜晶体管T5的第一端与存储模块40的第二端电连接。第五薄膜晶体管T5的第二端与第三节点C电连接。也就是说，第二电容C2的第二端与第五薄膜晶体管T5的第一端电连接。
具体地，在初始阶段，初始阶段包括第五时间段t5和第六时间段t6。在第五时间段t5，第四控制信号Vscan4和第五控制信号Vscan5为高电位，第一控制信号Vscan1、第二控制信号Vscan2和第三控制信号Vscan3为低电位。第四薄膜晶体管T4和第五薄膜晶体管T5被打开，第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3被关断。第二电容C2的第二端依次通过第五薄膜晶体管T5和第四薄膜晶体管T4放电，直至第五薄膜晶体管T5和第四薄膜晶体管T4关断。在第六时间段t6，第三控制信号Vscan3和第二控制信号Vscan2为高电位，第一控制信号Vscan1和第四控制信号Vscan4为低电位。因此，第三薄膜晶体管T3和第二薄膜晶体管T2被打开，第一薄膜晶体管T1和第四薄膜晶体管T4被关断。第一节点A的电位重置为电源电压VDD，第三节点C的电位为0。即，此时第一节点A的电位为电源电压VDD，完成了对第一电容C1和第二电容C2的预充电。
在阈值锁存阶段，第二控制信号Vscan2和第四控制信号Vscan4为高电位，第一控制信号Vscan1和第三控制信号Vscan3为低电位。第二薄膜晶体管T2和第四薄膜晶体管T4被打开，第一薄膜晶体管T1和第三薄膜晶体管T3被关断。因为初始阶段为第一电容C1和第二电容C2充电，第一节点A的电位大于驱动薄膜晶体管T6的阈值电压Vth，即，VDD＞Vth，驱动薄膜晶体管T6被打开。第一电容C1和第二电容C2依次通过第一节点A、第二薄膜晶体管T2、驱动薄膜晶体管T6和第四薄膜晶体管T4放电，直至驱动薄膜晶体管T6关闭，即第一节点A的电位为驱动薄膜晶体管T6的阈值电压Vth，此时将驱动薄膜晶体管T6的阈值电压Vth存储在第二电容C2中。
本实施例中的数据写入阶段和发光阶段与本申请提供的像素驱动电路100的第一实施例的数据写入阶段和发光阶段相同，请参照上述描述，此处不再赘述。
本申请提供了一种像素驱动电路100，像素驱动电路100的驱动时序依次包括初始阶段、阈值锁存阶段、数据写入阶段和发光阶段；像素驱动电路100包括驱动模块60、发光器件OLED、耦合模块20、数据写入模块10、充放电模块30、控制模块50、存储模块40和第一放电模块70，驱动模块60用于产生驱动电流；发光器件OLED用于在发光阶段响应驱动电流发光；耦合模块20的第二端通过第一节点A连接至驱动模块60的控制端；耦合模块20用于将耦合模块20的第一端的电位变化耦合至耦合模块20的第二端；数据写入模块10与耦合模块20的第一端电连接；数据写入模块10用于接入第一控制信号Vscan1，并在数据写入阶段接收数据电压Vdata；充放电模块30的第一端与第一节点A电连接；充放电模块30的第二端与第二节点B电连接；充放电模块30用于接入第二控制信号Vscan2，并在初始阶段对第一节点A进行充电；控制模块50与第二节点B电连接，并通过第二节点B连接至驱动模块60的第一端；控制模块50用于接入第三控制信号Vscan3，并将电源电压VDD传输至第二节点B；存储模块40的第一端与第一节点A电连接，存储模块40的第二端耦接至第三节点C，用于存储驱动模块60的控制端的电位；第一放电模块70的第一端与第三节点C电连接，并通过第三节点C连接至驱动模块60的第二端；第一放电模块70的第二端连接发光器件OLED的阴极；第一放电模块70用于接入第四控制信号Vscan4，并在阈值锁存阶段对存储模块40进行放电；其中，数据写入阶段按时间顺序依次包括第一时间段t1和第二时间段t2；在第一时间段t1，第一节点A依次通过充放电模块30、驱动模块60和第一放电模块70进行放电。通过在阈值锁存阶段对第一节点A进行放电以提取并存储驱动模块60的阈值电压Vth，再在数据写入阶段的第一时间段t1内对存储模块40和耦合模块20通过第一节点A进行放电，以对阈值电压Vth和迁移率同时进行补偿，结构简单且控制方便，且使显示亮度更均匀。
请参阅图1和图7，图7是本申请提供的像素驱动电路的驱动方法第一实施例的流程示意图。
本申请提供一种像素驱动电路100的驱动方法。像素驱动电路100的驱动方法应用于上述的像素驱动电路100。
请参阅图8，图8是图7中步骤S11对应的像素驱动电路的结构示意图。
像素驱动电路100的驱动方法的步骤具体如下所示：
S11：在初始阶段，第一节点写入电源电压。
具体地，在初始阶段，将第二薄膜晶体管T2和第三薄膜晶体管T3打开，以及将第一薄膜晶体管T1和第四薄膜晶体管T4关断。此时，第一节点A充电至电源电压VDD。
请参阅图9，图9是图7中步骤S12对应的像素驱动电路的结构示意图。
S12：在阈值锁存阶段，第一节点放电直至驱动模块关闭，存储模块存储驱动模块的阈值电压。
具体地，在阈值锁存阶段的第三时间段t3，将第二薄膜晶体管T2和第四薄膜晶体管T4打开，以及将第一薄膜晶体管T1和第三薄膜晶体管T3关断。此时，第一节点A放电直至驱动薄膜晶体管T6关闭，第一节点A的电位从电源电压VDD跳变至驱动薄膜晶体管T6的阈值电压Vth，并将驱动薄膜晶体管T6的阈值电压Vth存储于第二电容C2中。在阈值锁存阶段的第四时间段t4，将第二薄膜晶体管T2打开，以及将第一薄膜晶体管T1、第三薄膜晶体管T3和第四薄膜晶体管T4关断，第一节点A停止放电以及第二电容C2的第二端停止放电。
请参阅图10，图10是图7中步骤S13对应的像素驱动电路的结构示意图。
S13：在数据写入阶段，耦合模块的第一端写入数据电压；在第一时间段，第一节点放电。
具体地，在数据写入阶段，数据写入阶段包括第一时间段t1和第二时间段t2。在第一时间段t1，将第一薄膜晶体管T1、第二薄膜晶体管T2、第四薄膜晶体管T4打开，以及将第三薄膜晶体管T3关断。此时，第一薄膜晶体管T1的第一端接收数据电压Vdata使得第一电容C1的第一端的电位为数据电压Vdata。由于第一电容C1和第二电容C2的分压作用，使得第一节点A的电位为VA＝Vth+Vdata(C1/(C1+C2))。第一节点A的电位大于驱动薄膜晶体管T6的阈值电压Vth，使得驱动薄膜晶体管T6被打开。第一节点A依次通过第二薄膜晶体管T2、驱动薄膜晶体管T6和第四薄膜晶体管T4放电。整个第一时间段t1放电过程中，驱动薄膜晶体管T6的控制端的电位一直变化，第一电容C1和第二电容C2的电流之和等于驱动薄膜晶体管T6的电流，且由于第二薄膜晶体管T2的开启，驱动薄膜晶体管T6的控制端和驱动薄膜晶体管T6的第一端短接，流过驱动薄膜晶体管T6的电流为饱和电流，得到如下公式(1)。
其中，μ表示驱动薄膜晶体管T6的迁移率，Cox表示驱动薄膜晶体管T6的栅介质层电容密度、表示驱动薄膜晶体管T6的宽长比。VA(t＝t1)为第一时间段t1放电结束时第一节点A的电位，即驱动薄膜晶体管T6的控制端的电压，记作VA1，此时，将Vgs＝Vg-Vs＝VA带入公式(1)中积分求解得到如下所示公式(2)。其中，Vg表示驱动薄膜晶体管T6的栅极电压，即驱动晶体管的控制端的电压。Vs表示驱动薄膜晶体管T6的源极电压，即驱动晶体管的第二端的电压。
令可知，Vμ是一个关于μ的负相关的变量。若驱动薄膜晶体管T6的迁移率增加，相应的VA1的值减小，从而抑制流经发光器件OLED的驱动电流的增加。相反地，若驱动薄膜晶体管T6的迁移率减小，VA1的值则会增加，进而抑制流过发光器件OLED的驱动电流的减小，以上过程有效实现了对驱动薄膜晶体管T6的迁移率漂移的补偿。
在第二时间段t2，将第一薄膜晶体管T1打开，以及将第二薄膜晶体管T2、第四薄膜晶体管T4和第三薄膜晶体管T3关断。第一节点A停止放电。
请参阅图11，图11是图7中步骤S14对应的像素驱动电路的结构示意图。
S14：在发光阶段，驱动模块导通，使驱动模块根据驱动模块的控制端和驱动模块的第一端的电压生成驱动电流，以驱动发光器件发光。
具体地，在发光阶段，将第三薄膜晶体管T3打开，以及将第一薄膜晶体管T1、第二薄膜晶体管T2和第四薄膜晶体管T4关断。由于VA1＞Vth，驱动薄膜晶体管T6被打开，驱动电流流经驱动薄膜晶体管T6驱动发光器件OLED发光。通过驱动薄膜晶体管T6的驱动电流I：
此时，Vgs＝VA1，可得Vgs-Vth＝VA1-Vth＝Vμ带入公式(3)中得到公式(4)。
即，驱动薄膜晶体管T6的驱动电流：
从公式(4)中可以看出，通过驱动薄膜晶体管T6的电流与驱动薄膜晶体管T6的阈值电压Vth和电源电压VDD无关，实现了补偿功能，能够有效补偿驱动薄膜晶体管T6的阈值电压Vth变化以及电源电压VDD的电压降，使显示面板的亮度较均匀，提升显示品质。
请参阅图4、图12和图13，图12是本申请提供的像素驱动电路的驱动方法第二实施例的流程示意图，图13是图12中步骤S21对应的像素驱动电路的结构示意图。
像素驱动电路100的驱动方法的步骤具体如下所示：
S21：在初始阶段的第五时间段，第二放电模块导通，存储模块放电直至存储模块的第二端的电位为0；在初始阶段的第六时间段，第一节点写入电源电压。
具体地，初始阶段按时间顺序依次包括第五时间段t5和第六时间段t6。在初始阶段的第五时间段t5，将第四薄膜晶体管T4和第五薄膜晶体管T5打开，以及将第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3关断。第二电容C2的第二端放电，直至第四薄膜晶体管T4和第五薄膜晶体管T5关断，此时，第三节点C的电位为0。在初始阶段的第六时间段t6，将第二薄膜晶体管T2和第三薄膜晶体管T3打开，以及将第一薄膜晶体管T1和第四薄膜晶体管T4关断。此时，第一节点A充电至电源电压VDD。
需要说明的是，第五薄膜晶体管T5除了在初始阶段的第五时间段t5打开，在第六时间段t6、阈值锁存阶段、数据写入阶段和发光阶段均是关断的，用于清除上一侦像素驱动电路100中的残余电流。
请参图图14，图14是图12中步骤S22对应的像素驱动电路的结构示意图。
S22：在阈值锁存阶段，第一节点放电直至驱动模块关闭，存储模块存储驱动模块的阈值电压。
具体地，在阈值锁存阶段，将第二薄膜晶体管T2和第四薄膜晶体管T4打开，以及将第一薄膜晶体管T1和第三薄膜晶体管T3和第五薄膜晶体关断。此时，第一节点A放电直至驱动薄膜晶体管T6关闭，第一节点A的电位从电源电压VDD跳变至驱动薄膜晶体管T6的阈值电压Vth，并将驱动薄膜晶体管T6的阈值电压Vth存储于第二电容C2中。
请参图图15，图15是图12中步骤S23对应的像素驱动电路的结构示意图。
S23：在数据写入阶段，耦合模块的第一端写入数据电压；在第一时间段，第一节点放电。
步骤S23与步骤S13相似，请参照步骤S13，此处不再赘述。
请参图图16，图16是图12中步骤S24对应的像素驱动电路的结构示意图。
S24：在发光阶段，驱动模块导通，使驱动模块根据驱动模块的控制端和驱动模块的第一端的电压生成驱动电流，以驱动发光器件发光。
步骤S24与步骤S14相似，请参照步骤S14，此处不再赘述。
本申请提供一种显示装置，显示装置包括上述的像素驱动电路100。
以上仅为本申请的实施方式，并非因此限制本申请的专利保护范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种像素驱动电路，其特征在于，所述像素驱动电路的驱动时序依次包括初始阶段、阈值锁存阶段、数据写入阶段和发光阶段；所述像素驱动电路包括：
驱动模块，用于产生驱动电流；
发光器件，用于在所述发光阶段响应所述驱动电流发光；
耦合模块，所述耦合模块的第二端通过第一节点连接至所述驱动模块的控制端；所述耦合模块用于将所述耦合模块的第一端的电位变化耦合至所述耦合模块的第二端；
数据写入模块，与所述耦合模块的第一端电连接；所述数据写入模块用于接入第一控制信号，并在所述数据写入阶段接收数据电压；
充放电模块，所述充放电模块的第一端与所述第一节点电连接；所述充放电模块的第二端与第二节点电连接；所述充放电模块用于接入第二控制信号，并在所述初始阶段对所述第一节点进行充电；
控制模块，与所述第二节点电连接，并通过所述第二节点连接至所述驱动模块的第一端；所述控制模块用于接入第三控制信号，并将电源电压传输至所述第二节点；
存储模块，所述存储模块的第一端与所述第一节点电连接，所述存储模块的第二端耦接至第三节点，用于存储所述驱动模块的控制端的电位；
第一放电模块，所述第一放电模块的第一端与所述第三节点电连接，并通过所述第三节点连接至所述驱动模块的第二端；所述第一放电模块的第二端连接所述发光器件的阴极；所述第一放电模块用于接入第四控制信号，并在所述阈值锁存阶段对所述存储模块进行放电；
其中，所述数据写入阶段按时间顺序依次包括第一时间段和第二时间段；在所述第一时间段，所述第一节点依次通过所述充放电模块、所述驱动模块和所述第一放电模块进行放电。
2.根据权利要求1所述的像素驱动电路，其特征在于，
所述数据写入模块包括第一薄膜晶体管，所述第一薄膜晶体管的控制端连接第一扫描信号线以接收所述第一控制信号；所述第一薄膜晶体管的第一端连接数据线以接收所述数据电压；所述第一薄膜晶体管的第二端与所述耦合模块的第一端电连接；
所述充放电模块包括第二薄膜晶体管，所述第二薄膜晶体管的控制端连接第二扫描信号线以接收所述第二控制信号；所述第二薄膜晶体管的第一端与所述第一节点电连接；所述第二薄膜晶体管的第二端与所述第二节点电连接；
所述控制模块包括第三薄膜晶体管，所述第三薄膜晶体管的控制端连接第三扫描信号线以接收所述第三控制信号；所述第三薄膜晶体管的第一端连接驱动电源以接收所述电源电压；所述第三薄膜晶体管的第二端与所述第二节点电连接；
所述第一放电模块包括第四薄膜晶体管，所述第四薄膜晶体管的控制端连接第四扫描信号线以接收所述第四控制信号；所述第四薄膜晶体管的第一端与所述第三节点连接；所述第四薄膜晶体管的第二端与所述发光器件的阴极电连接；
所述驱动模块包括驱动薄膜晶体管，所述驱动薄膜晶体管的控制端与所述第一节点电连接；所述驱动薄膜晶体管的第一端与所述第二节点电连接；所述驱动薄膜晶体管的第二端与所述第三节点电连接；
所述耦合模块包括第一电容，所述第一电容的第一端与所述第一薄膜晶体管的第二端电连接；所述第一电容的第二端与所述第一节点电连接；
所述存储模块包括第二电容，所述第二电容的第一端与所述第一节点电连接；所述第二电容的第二端耦接至所述第三节点；
所述发光器件的阳极与所述第三节点电连接，所述发光器件的阴极接地。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述第二电容的第二端与所述第三节点直接电连接。
4.根据权利要求3所述的像素驱动电路，其特征在于，所述阈值锁存阶段按时间顺序依次包括第三时间段和第四时间段；
所述数据写入模块响应于所述第一控制信号，在所述数据写入阶段导通，将所述数据电压传输至所述耦合模块的第一端；
所述充放电模块响应于所述第二控制信号，在所述初始阶段导通，将所述第二节点的电源电压传输至所述第一节点；以及在所述阈值锁存阶段导通，以对所述第一节点进行放电使得所述存储模块存储所述驱动模块的阈值电压；以及在所述数据写入阶段的第一时间段导通，以对所述第一节点进行放电；
所述控制模块响应于所述第三控制信号，在所述初始阶段和所述发光阶段导通，将所述电源电压传输至所述第二节点；
所述第一放电模块响应于所述第四控制信号，在所述阈值锁存阶段的第三时间段导通和所述数据写入阶段的第一时间段导通，以对所述第一节点进行放电。
5.根据权利要求2所述的像素驱动电路，其特征在于，所述初始阶段按时间顺序依次包括第五时间段和第六时间段；
所述像素驱动电路还包括第二放电模块，所述第二放电模块的第一端与所述存储模块的第二端电连接，所述第二放电模块的第二端与所述第三节点电连接，使得所述存储模块的第二端通过所述第二放电模块连接至所述第三节点；所述第二放电模块用于接入第五控制信号，并在所述初始阶段的第五时间段对所述存储模块进行放电。
6.根据权利要求5所述的像素驱动电路，其特征在于，
所述数据写入模块响应于所述第一控制信号，在所述数据写入阶段导通，将所述数据电压传输至所述耦合模块的第一端；
所述充放电模块响应于所述第二控制信号，在所述初始阶段的第六时间段导通，将所述第二节点的电源电压传输至所述第一节点；以及在所述阈值锁存阶段导通，以对所述第一节点进行放电使得所述存储模块存储所述驱动模块的阈值电压；以及在所述数据写入阶段的第一时间段导通，以对所述第一节点进行放电；
所述控制模块响应于所述第三控制信号，在所述初始阶段的第六时间段和所述发光阶段导通，将所述电源电压传输至所述第二节点；
所述第一放电模块响应于所述第四控制信号，在所述初始阶段的第五时间段导通，对所述存储模块进行放电；以及在所述阈值锁存阶段和所述第一时间段导通，以对所述第一节点进行放电；
所述第二放电模块响应于所述第五控制信号，在所述初始阶段的第五时间段导通，对所述存储模块进行放电。
7.根据权利要求5所述的像素驱动电路，其特征在于，
所述第二放电模块包括第五薄膜晶体管，所述第五薄膜晶体管的控制端连接第五扫描信号线以接收所述第五控制信号，所述第五薄膜晶体管的第一端与所述存储模块的第二端电连接；所述第五薄膜晶体管的第二端与所述第三节点电连接。
8.一种像素驱动电路的驱动方法，其特征在于，所述驱动方法应用于权利要求1-7中任一项所述的像素驱动电路，所述驱动方法包括：
在初始阶段，第一节点写入电源电压；
在阈值锁存阶段，所述第一节点放电直至所述驱动模块关闭，存储模块存储所述驱动模块的阈值电压；
在数据写入阶段，所述耦合模块的第一端写入数据电压；在第一时间段，所述第一节点放电；
在发光阶段，所述驱动模块导通，使所述驱动模块根据所述驱动模块的控制端和所述驱动模块的第一端的电压生成驱动电流，以驱动所述发光器件发光。
9.根据权利要求8所述的驱动方法，其特征在于，所述初始阶段按时间顺序依次包括第五时间段和第六时间段；所述像素驱动电路还包括第二放电模块；
所述在初始阶段，第一节点写入电源电压，包括：
在所述初始阶段的第五时间段，所述第二放电模块导通，所述存储模块放电直至所述存储模块的第二端的电位为0；在所述初始阶段的第六时间段，第一节点写入所述电源电压。
10.一种显示装置，其特征在于，所述显示装置包括权利要求1-7中任一项所述的像素驱动电路。
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