CN116886644B - 交换芯片、内存扩展模组和内存扩展系统 - Google Patents
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Abstract
本申请实施例提供了一种交换芯片、内存扩展模组和内存扩展系统，其中，该交换芯片包括：连接器和控制器，其中，连接器上部署了M个上行端口，以及N个下行端口，其中，M为大于或者等于1的整数，N为大于1的整数；M个上行端口，用于通过计算快速连接协议连接主机端；N个下行端口，用于通过计算快速连接协议连接内存端，其中，内存端为主机端的扩展内存；控制器，用于控制M个上行端口与N个下行端口之间的绑定，其中，每个上行端口均允许映射到N个下行端口。通过本申请，解决了内存容量较低的问题，进而达到了扩展内存容量的效果。
Description
技术领域
本申请实施例涉及计算机领域，具体而言，涉及一种交换芯片、内存扩展模组和内存扩展系统。
背景技术
近年来，人工智能、深度学习和高性能计算取得了长足的进步，越来越多的数据由CPU（Central Processing Unit，中央处理器）、GPU（Graphics Processing Unit，图形处理器）和其他人工智能处理器产生，它们需要在处理器之间无缝交换，以执行极其密集的神经网络计算算法，完成数据挖掘、视觉、语音处理等关键任务。目前，处理器之间执行数据交换的内存系统容量远远落后于数据处理所需要的内存容量。
针对相关技术中，内存容量较低等问题，尚未提出有效的解决方案。
发明内容
本申请实施例提供了一种交换芯片、内存扩展模组和内存扩展系统，以至少解决相关技术中内存容量较低的问题。
根据本申请的一个实施例，提供了一种交换芯片，包括：连接器和控制器，其中，所述连接器上部署了M个上行端口，以及N个下行端口，其中，M为大于或者等于1的整数，N为大于1的整数；所述M个上行端口，用于通过计算快速连接协议连接主机端；所述N个下行端口，用于通过计算快速连接协议连接内存端，其中，所述内存端为所述主机端的扩展内存；所述控制器，用于控制所述M个上行端口与所述N个下行端口之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口。
在一个示例性实施例中，所述控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器。
在一个示例性实施例中，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
在一个示例性实施例中，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
在一个示例性实施例中，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
根据本申请的另一个实施例，提供了一种内存扩展模组，包括：交换芯片和内存端，其中，所述交换芯片上部署了M个上行端口，以及N个下行端口，所述N个下行端口通过计算快速连接协议与所述内存端连接，其中，M为大于或者等于1的整数，N为大于1的整数；所述M个上行端口，用于通过计算快速连接协议连接主机端；所述交换芯片，用于控制所述M个上行端口与所述N个下行端口之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口；所述内存端，用于为所述主机端提供扩展内存。
在一个示例性实施例中，所述交换芯片，包括：连接器和控制器，其中，所述连接器上部署了所述M个上行端口，以及所述N个下行端口；所述控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器。
在一个示例性实施例中，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
在一个示例性实施例中，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
在一个示例性实施例中，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
根据本申请的又一个实施例，提供了一种内存扩展系统，包括：主机端，交换芯片和内存端，其中，所述交换芯片上部署了M个上行端口，以及N个下行端口，所述N个下行端口通过计算快速连接协议与所述内存端连接，所述M个上行端口通过计算快速连接协议与所述主机端连接，其中，M为大于或者等于1的整数，N为大于1的整数；所述交换芯片，用于控制所述M个上行端口与所述N个下行端口之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口；所述内存端，用于为所述主机端提供扩展内存；所述主机端，用于将所述内存端作为扩展内存进行使用。
在一个示例性实施例中，所述交换芯片，包括：连接器和控制器，其中，所述连接器上部署了所述M个上行端口，以及所述N个下行端口；所述控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器。
在一个示例性实施例中，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
在一个示例性实施例中，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
在一个示例性实施例中，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
通过本申请，连接器上部署的M个上行端口通过计算快速连接协议连接主机端，连接器上部署的N个下行端口通过计算快速连接协议连接内存端，由于控制器实现了控制M个上行端口与N个下行端口之间进行绑定，使得上行端口连接的每个主机端都能够使用与其具有映射关系的下行端口连接的扩展内存，从而为一个或者多个主机端进行内存扩展，因此，可以解决内存容量较低问题，达到扩展内存容量效果。
附图说明
图1是根据本申请实施例的一种交换芯片的示意图一；
图2是根据本申请实施例的一种交换芯片的示意图二；
图3是根据本申请实施例的一种交换芯片的示意图三；
图4是根据本申请实施例的一种交换芯片的示意图四；
图5是根据本申请实施例的一种交换芯片的示意图五；
图6是根据本申请实施例的一种交换芯片的示意图六；
图7是根据本申请实施例的一种交换芯片的使用过程的示意图；
图8是根据本申请实施例的一种交换芯片的内存扩展过程的示意图；
图9是根据本申请实施例的一种内存扩展模组的示意图；
图10是根据本申请实施例的一种内存扩展模组的扩展内存的示意图；
图11是根据本申请实施例的一种内存扩展系统的示意图；
图12是根据本申请实施例的一种内存扩展系统的扩展内存的示意图；
图13是根据本申请实施例的一种大型内存扩展系统的扩展内存的示意图。
具体实施方式
下文中将参考附图并结合实施例来详细说明本申请的实施例。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本实施例中提供了一种交换芯片，图1是根据本申请实施例的一种交换芯片的示意图一，如图1所示，该交换芯片，包括：连接器102和控制器104，其中，所述连接器102上部署了M个上行端口（106-1至106-M），以及N个下行端口（108-1至108-N），其中，M为大于或者等于1的整数，N为大于1的整数；所述M个上行端口（106-1至106-M），用于通过计算快速连接协议连接主机端110；所述N个下行端口（108-1至108-N），用于通过计算快速连接协议连接内存端112，其中，所述内存端112为所述主机端110的扩展内存；所述控制器104，用于控制所述M个上行端口（106-1至106-M）与所述N个下行端口（108-1至108-N）之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口。
通过上述交换芯片，连接器上部署的M个上行端口通过计算快速连接协议连接主机端，连接器上部署的N个下行端口通过计算快速连接协议连接内存端，由于控制器实现了控制M个上行端口与N个下行端口之间进行绑定，使得上行端口连接的每个主机端都能够使用与其具有映射关系的下行端口连接的扩展内存，从而为一个或者多个主机端进行内存扩展，因此，可以解决内存容量较低问题，达到扩展内存容量效果。
可选的，在本实施例中，本申请提出的交换芯片允许应用在多种通过计算快速连接协议进行内存扩展的场景中，可以但不限于包括：多规模数据集处理、数据中心和云计算、机器学习等等，任何允许部署芯片的服务器均可以使用本申请提出的交换芯片，任何需要进行内存扩展的场景均可以使用本申请提出的交换芯片进行内存扩展。
可选的，在本实施例中，上述连接器部署了一个或者多个上行端口和多个下行端口，连接器可以但不限于为交换机、桥接器和允许部署上行端口和下行端口的电子设备等。
可选的，在本实施例中，上行端口与主机端的主机设备连接，主机设备可以但不限于包括一个CPU的单路服务器或者多个CPU组成的多路服务器等，多路服务器可以但不限于包括：CPU0与CPU1通过UPI（Ultra Path Interconnect，超路径互联）总线互联组成一个双路的服务器等。
可选的，在本实施例中，上行端口通过CXL（Compute Express Link，计算快速连接）协议与主机端的主机设备连接，比如：每个CPU支持两个带宽为x16的CXL接口（即CXLx16接口），单个CPU的两个CXL x16接口分别连接至连接器的两个上行端口（USP，UpStreamPort）。
可选的，在本实施例中，内存端为主机端的扩展内存，可以但不限于包括：扩展内存空间以及将扩展内存连接至下行端口的设备等。扩展内存空间可以但不限于包括：DIMM（Dual Inline Memory Modules，双列直插式存储模块）、SODIMM（Small Outline DualInline Memory Module，双列直插式内存模块）、UDIMM（Unbuffered Dual InLine MemoryModules or unregistered Dual In-Line Memory Modules，无缓冲双列直插式内存模组）等。将扩展内存连接至下行端口的设备可以但不限于包括MXC（Memory ExpanderController，内存扩展控制器）、HBM（High Bandwidth Memory，高带宽内存）扩展模块、HMC（Hybrid Memory Cube，混合内存立方体）扩展模块等。
可选的，在本实施例中，上述控制器可以但不限于根据上行端口与下行端口之间的对应关系控制M个上行端口与N个下行端口绑定，比如：预先设定M个上行端口与N个下行端口之间的对应关系，按照预先设定的对应关系将M个上行端口与N个下行端口绑定。或者，根据M个上行端口与N个下行端口的使用情况，动态决定M个上行端口与N个下行端口之间的对应关系，按照当前决定的对应关系将M个上行端口与N个下行端口绑定。
可选的，在本实施例中，可以但不限于通过将上行端口与下行端口进行连接使得上行端口与下行端口之间进行绑定，比如：将上行端口与下行端口导通连接使得上行端口与下行端口之间进行绑定。或者，将上行端口传输的信号传输至对应的下行端口使得上行端口与下行端口之间进行绑定。
可选的，在本实施例中，上行端口均允许映射到N个下行端口，对于单个上行端口来说，能够与一个或者多个下行端口绑定，即对于单个上行端口来说，可以但不限于根据当前上行端口连接的主机端的内存需求情况使用一个或者多个下行端口连接的扩展内存，比如：在当前上行端口连接的主机端的内存需求较大的情况下，连接多个下行端口，从而使用连接的多个扩展内存。或者，在当前上行端口连接的主机端的内存需求较小或者无需求的情况下，减少连接的下行端口的数量，从而减少连接的扩展内存的数量。
在一个示例性实施例中，所述控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
可选的，在本实施例中，目标映射关系可以但不限于是预先确定的，或者根据与上行端口连接的主机端对于扩展内存的需求量实时变化的，比如：从预先确定的映射关系中获取与目标上行端口具有目标映射关系的目标下行端口，绑定目标上行端口和目标下行端口。或者，根据与上行端口连接的主机端对于扩展内存的需求量，从全部下行端口中选择部分下行端口作为目标下行端口，绑定目标上行端口和目标下行端口。
可选的，在本实施例中，目标映射关系用于指示目标上行端口和目标下行端口之间的绑定关系，可以但不限于包括：一个目标上行端口与一个目标下行端口之间的绑定关系、一个目标上行端口与多个目标下行端口之间的绑定关系等。
在一个示例性实施例中，图2是根据本申请实施例的一种交换芯片的示意图二，如图2所示，所述交换芯片，还包括：目标处理器202，其中，所述控制器104包括：结构管理模块204和带内配置端口206；所述目标处理器202，用于通过所述带内配置端口206向所述结构管理模块204发送目标控制信号；所述结构管理模块204，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
可选的，在本实施例中，控制器的结构管理模块用于控制M个上行端口与N个下行端口之间的绑定，可以但不限于包括：Fabric（带内管理控制器）、交换机、路由器、网络管理系统等。
可选的，在本实施例中，目标处理器向带内配置端口发送目标控制信号，目标处理器可以但不限于包括：mCPU（micro Central Processing Unit，微处理器）。带内配置端口可以但不限于用于将目标处理器发送的目标控制信号转发至结构管理模块，结构管理模块根据目标控制信号控制目标上行端口和目标下行端口绑定。
可选的，在本实施例中，控制器的带内配置端口用于接收目标处理器发送的目标控制信号，目标控制信号可以但不限于包括：目标控制信号携带了目标上行端口和目标下行端口之间的目标映射关系，结构管理模块通过接收目标控制信号获取目标上行端口和目标下行端口之间的目标映射关系。或者，目标控制信号携带了用于指示目标上行端口和目标下行端口之间的目标映射关系的信息，结构管理模块通过解析目标控制信号指示的信息获取目标上行端口和目标下行端口之间的目标映射关系。
可选的，在本实施例中，目标处理器与带内配置端口的连接方式包括：通过一组PCIe（Peripheral Component Interconnect express，一种高速串行计算机扩展总线标准）连接、通过PCI（Peripheral Component Interconnect，一种高速串行计算机扩展总线标准）连接等。
在一个示例性实施例中，图3是根据本申请实施例的一种交换芯片的示意图三，如图3所示，所述目标处理器202以及所述控制器104上均部署了通用异步收发传输接口302，其中，所述目标处理器202，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器。
可选的，在本实施例中，目标处理器以及控制器上都部署了UART（UniversalAsynchronous Receiver/Transmitter，通用异步收发传输接口），在交换芯片的初始化阶段，可以但不限于通过UART接口接收目标处理器发送的信号，从而对交换芯片的上行端口和下行端口进行类型配置，比如：目标处理器将具有对应关系的控制信号和映射关系写入控制器，使得控制器接收并存储控制信号和映射关系之间的对应关系，其中，映射关系包括上行端口和下行端口之间的对应关系。
在一个示例性实施例中，图4是根据本申请实施例的一种交换芯片的示意图四，如图4所示，所述目标上行端口402包括m个上行端口，所述目标下行端口404包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
可选的，在本实施例中，可以但不限于将一个或者多个上行端口确定为目标上行端口，每个目标上行端口可以但不限于都有其对应的一个或者多个目标下行端口，每个目标上行端口的目标下行端口的数量可以但不限于是根据与目标上行端口连接的主机端对于扩展内存的需求量确定的，比如：
以上行端口包括上行端口1、上行端口2和上行端口3，下行端口包括下行端口1、下行端口2和下行端口3为例，目标上行端口的目标下行端口可以但不限于包括以下情况：
在将上行端口1确定为目标上行端口的情况下，上行端口1对应的目标下行端口包括下行端口1；或者，上行端口1对应的目标下行端口包括下行端口1和下行端口2。
在将上行端口1和上行端口2确定为目标上行端口的情况下，上行端口1对应的目标下行端口包括下行端口1，上行端口2对应的目标下行端口包括下行端口2；或者，上行端口1对应的目标下行端口包括下行端口1和下行端口2（上行端口1连接的主机端对于扩展内存的需求量较大，因此连接较多的扩展内存），上行端口2对应的目标下行端口包括下行端口3。
可选的，在本实施例中，目标处理器向交换芯片的带内配置端口发送不同的控制信号，带内管理端口将控制信号转发至结构管理模块，结构管理模块收到控制信号之后，结构管理模块根据控制信号控制目标上行端口与目标下行端口进行映射。以上行端口USP包括USP-0、USP-1、USP-2和USP-3，下行端口（DSP，DownStream Port）包括DSP-0和DSP-1为例，表1是一种控制信号与上行端口以及下行端口之间的映射关系的示例，目标控制信号指示的目标映射关系可以但不限于包括以下内容：
表1
由表1可知，在控制信号包括0000的情况下，将下行端口DSP-0与下行端口DSP-1作为目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-0扩展内存。
在控制信号包括0001的情况下，将下行端口DSP-0作为上行端口USP-0的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-0扩展内存；将下行端口DSP-1作为上行端口USP-1的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-1扩展内存。
在控制信号包括0010的情况下，将下行端口DSP-0作为上行端口USP-0的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-0扩展内存；将下行端口DSP-1作为上行端口USP-2的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-2扩展内存。
在控制信号包括0011的情况下，将下行端口DSP-0作为上行端口USP-0的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-0扩展内存；将下行端口DSP-1作为上行端口USP-3的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-3扩展内存。
在控制信号包括0100的情况下，将下行端口DSP-0作为上行端口USP-1的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-1扩展内存；将下行端口DSP-1作为上行端口USP-0的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-0扩展内存。
在控制信号包括0101的情况下，将下行端口DSP-0作为上行端口USP-1的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-1扩展内存；将下行端口DSP-1作为上行端口USP-1的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-1扩展内存。
在控制信号包括0110的情况下，将下行端口DSP-0作为上行端口USP-1的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-1扩展内存；将下行端口DSP-1作为上行端口USP-2的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-2扩展内存。
在控制信号包括0111的情况下，将下行端口DSP-0作为上行端口USP-1的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-1扩展内存；将下行端口DSP-1作为上行端口USP-3的目标下行端口，使用目标下行端口连接的内存端为目标上行端口USP-3扩展内存。
类似的，表1中包括的其他目标控制信号指示的目标映射关系与上方的描述类似，在此不再一一赘述。
目标控制信号可以但不限于包括表1中的一个或者多个控制信号，在目标控制信号包括多条控制信号的情况下，结构管理模块可以但不限于根据目标控制信号中的每条控制信号将多个目标上行端口映射至与其对应的目标下行端口。
在一个示例性实施例中，图5是根据本申请实施例的一种交换芯片的示意图五，如图5所示，所述M个上行端口（106-1至106-M），包括：第一上行端口502，第二上行端口504，第三上行端口506和第四上行端口508，所述主机端110包括：第一处理器510和第二处理器512，其中，所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
可选的，在本实施例中，第一处理器和第二处理器可以但不限于分别为一个服务器，或者第一处理器和第二处理器通过UPI总线连接，组成一个双路服务器作为主机端，在第一处理器和第二处理器通过UPI总线连接组成一个双路服务器作为主机端的情况下，在第一处理器得到扩展内存的情况下，第二处理器可以但不限于通过UPI总线占用第一处理器的扩展内存。
可选的，在本实施例中，第一上行端口和第二上行端口均与第一处理器连接，第三上行端口和第四上行端口均与第二处理器连接，控制器可以但不限于通过连接第一上行端口、第二上行端口、第三上行端口和第四上行端口使得为第一处理器和第二处理器进行内存扩展。
在一个示例性实施例中，图6是根据本申请实施例的一种交换芯片的示意图六，如图6所示，所述N个下行端口（108-1至108-N），包括：第一下行端口602和第二下行端口604，所述内存端112包括：第一内存单元606和第二内存单元608，其中，所述第一下行端口602与所述第一内存单元606中的内存扩展控制器连接，所述第二下行端口604与所述第二内存单元608中的内存扩展控制器连接。
可选的，在本实施例中，第一下行端口与第一内存单元中的内存扩展控制器连接，第二下行端口与第二内存单元中的内存扩展控制器连接，内存扩展控制器通过内部的DDR（Double Data Rate，双倍速率）控制器，扩展内存。
在一个示例性实施例中，图7是根据本申请实施例的一种交换芯片的使用过程的示意图，如图7所示，交换芯片包括结构管理模块（FMM，Fabric Manager Module），结构管理模块连接带内配置端口，带内配置端口通过一组PCIe x16总线连接到目标处理器（mCPU），并将目标处理器发送的目标控制信号转发至结构管理模块，结构管理模块还连接了多个上行端口和下行端口，其中，上行端口包括USP-0、USP-1、USP-2和USP-3，下行端口包括DSP-0和DSP-1，在mCPU发送的目标控制信号的控制下，结构管理模块获取目标上行端口与目标下行端口的映射，将支持单主机的CXL总线连接到不同的目标下行端口，进而为与目标上行端口连接的主机端扩展更大容量的内存，其中，上行端口与下行端口以及控制信号之间的对应关系是目标处理器在交换芯片的初始化阶段通过UART写入结构管理模块的。
交换芯片的上行端口通过计算快速连接协议连接主机端，主机端包括CPU0和CPU1，并且CPU0和CPU1之间通过UPI总线互联，组成了一个双路的服务器作为主机端，当一个CPU进行了内存扩展时，另一个CPU可通过UPI总线获取扩展内存，并且每个CPU可提供两组CXL x16接口，分别连接至交换芯片的上行端口。
交换芯片的下行端口通过计算快速连接协议连接内存端的MXC芯片，通过MXC内部的DDR控制器进行内存扩展。
对于交换芯片，还包括GPIO（General-purpose input/output，通用型输入输出）作为调试接口，GPIO可输出内部各个端口PLL status（Phase Locked Loop，锁相环）、Bootdone（Bootstrap done，引导完成）、Link up（连接）的状态信息，在交换芯片出现问题的情况下，通过GPIO查看端口状态，辅助定位问题点，具体如下：
PLL status：在电平为1的情况下，表示锁相环的时钟频率、相位已稳定；在电平为0的情况下，表示锁相环没有稳定。
Boot done：在电平为1的情况下，表示端口完成初始化；在电平为0的情况下，表示端口未完成初始化。
Link up：在电平为1的情况下，表示端口已完成与主机端或内存端连接；在电平为0的情况下，表示未连接或者连接失败。
同样，交换芯片还支持JTAG（Joint Test Action Group，联合测试工作组）接口的调试，使用JTAG调试器接到交换芯片进行芯片寄存器的调试。
使用Flash（闪存）芯片存放交换芯片的固件信息，在交换芯片上电后，交换芯片可通过SPI总线读取交换芯片的固件配置信息，完成基本的初始化配置。
使用CLK Generator（时钟发生器）输出100MHz的时钟给交换芯片，提供基本的时钟要求。
此外，交换芯片还包括I2C（Inter-Integrated circuit，两线式串行双向总线）接口的拓扑连接，具体说来，mCPU作为I2C的主机端，通过I2C expander（端口扩展器）进行端口的扩展，连接到TS（Thermal Sensor，温度传感器），实时读取交换芯片的温度，连接到FRU（Field Replaceable Unit，现场可替换单元）获取交换芯片的厂家、生产日期、固件版本等基本板卡信息。连接到交换芯片的I2C，支持读取交换芯片的寄存器信息。
在一个示例性实施例中，图8是根据本申请实施例的一种交换芯片的内存扩展过程的示意图，如图8所示，在内存端完成初始化工作的情况下，交换芯片读取固件信息，进行基本配置，目标处理器通过PCIe x16总线与通用异步收发传输接口通信，对交换芯片的上行端口和下行端口进行配置，在使用交换芯片进行内存扩展的过程中，部署在交换芯片的结构管理模块接收目标处理器发送的目标控制信号，并根据目标控制信号将交换芯片的目标上行端口和目标下行端口进行绑定，从而使得目标上行端口连接的主机能够识别到目标下行端口连接的扩展内存从而完成内存的扩展。
在本实施例中还提供了一种内存扩展模组，该内存扩展模组用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“单元”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的内存扩展模组较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图9是根据本申请实施例的一种内存扩展模组的示意图，如图9所示，该内存扩展模组，包括：交换芯片902和内存端904，其中，所述交换芯片902上部署了M个上行端口（906-1至906-M），以及N个下行端口（908-1至908-N），所述N个下行端口（908-1至908-N）通过计算快速连接协议与所述内存端904连接，其中，M为大于或者等于1的整数，N为大于1的整数；所述M个上行端口，用于通过计算快速连接协议连接主机端910；所述交换芯片902，用于控制所述M个上行端口（906-1至906-M）与所述N个下行端口（908-1至908-N）之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口（908-1至908-N）；所述内存端904，用于为所述主机端910提供扩展内存。
通过上述内存扩展模组，连接器上部署的M个上行端口通过计算快速连接协议连接主机端，连接器上部署的N个下行端口通过计算快速连接协议连接内存端，由于控制器实现了控制M个上行端口与N个下行端口之间进行绑定，使得上行端口连接的每个主机端都能够使用与其具有映射关系的下行端口连接的扩展内存，从而为一个或者多个主机端进行内存扩展，因此，可以解决内存容量较低问题，达到扩展内存容量效果。
在一个示例性实施例中，所述交换芯片，包括：连接器和控制器，其中，所述连接器上部署了所述M个上行端口，以及所述N个下行端口；所述控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器。
在一个示例性实施例中，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
在一个示例性实施例中，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
在一个示例性实施例中，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
在一个示例性实施例中，图10是根据本申请实施例的一种内存扩展模组的扩展内存的示意图，如图10所示，交换芯片上部署了上行端口USP，通过CXL x16的CDFP（CompactDigital Format Pluggable，紧凑型数字化接口）线缆与主机端连接，主机端包括多个CPU，交换芯片上还部署了下行端口DSP，通过CXL x16的CDFP线缆与内存端连接，内存端包括多个DIMM内存模块。
内存扩展模组还包括电源连接器、闪存芯片和调试接口，其中，电源连接器可支持P12V、P3V3_AUX的电源输入，调试接口方便内存扩展模组的调试。
在本实施例中还提供了一种内存扩展系统，该内存扩展系统用于实现上述实施例及优选实施方式，已经进行过说明的不再赘述。如以下所使用的，术语“单元”可以实现预定功能的软件和/或硬件的组合。尽管以下实施例所描述的内存扩展系统较佳地以软件来实现，但是硬件，或者软件和硬件的组合的实现也是可能并被构想的。
图11是根据本申请实施例的一种内存扩展系统的示意图，如图11所示，该内存扩展系统，其特征在于，包括：主机端1102，交换芯片1104和内存端1106，其中，所述交换芯片1104上部署了M个上行端口（1108-1至1108-M），以及N个下行端口（1110-1至1110-N），所述N个下行端口（1110-1至1110-N）通过计算快速连接协议与所述内存端1106连接，所述M个上行端口（1108-1至1108-M）通过计算快速连接协议与所述主机端1102连接，其中，M为大于或者等于1的整数，N为大于1的整数；所述交换芯片1104，用于控制所述M个上行端口（1108-1至1108-M）与所述N个下行端口（1110-1至1110-N）之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口；所述内存端1106，用于为所述主机端1102提供扩展内存；所述主机端1102，用于将所述内存端1106作为扩展内存进行使用。
通过上述内存扩展系统，连接器上部署的M个上行端口通过计算快速连接协议连接主机端，连接器上部署的N个下行端口通过计算快速连接协议连接内存端，由于控制器实现了控制M个上行端口与N个下行端口之间进行绑定，使得上行端口连接的每个主机端都能够使用与其具有映射关系的下行端口连接的扩展内存，从而为一个或者多个主机端进行内存扩展，因此，可以解决内存容量较低问题，达到扩展内存容量效果。
在一个示例性实施例中，所述交换芯片，包括：连接器和控制器，其中，所述连接器上部署了所述M个上行端口，以及所述N个下行端口；所述控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口。
在一个示例性实施例中，所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器。
在一个示例性实施例中，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
在一个示例性实施例中，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
在一个示例性实施例中，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
在一个示例性实施例中，图12是根据本申请实施例的一种内存扩展系统的扩展内存的示意图，如图12所示，内存扩展系统包括主机端、交换端（交换芯片）和内存端。主机端的CPU0与CPU1组成一个双路服务器，通过CXL总线互联到CXL SW（交换芯片）的输入接口（上行端口），CXL SW支持多主机连接，CXL SW的输出接口与内存资源池（内存端）互联，CXL SW所有的输入接口（下行端口）支持连接到每个输出接口，这样，CPU的每条CXL总线就能扩展更多的内存，大幅提高系统内存容量，将CXL端口资源利用到最大化。
在一个示例性实施例中，图13是根据本申请实施例的一种大型内存扩展系统的扩展内存的示意图，如图13所示，内存扩展系统包括多个主机（以主机包括Host0至Host7为例），每个主机可以连接到多个交换芯片（CXL SW），同时内存端的内存资源池的数量也可以随之增加，实现多主机、多交换芯片、多内存资源池的超大容量扩展。
本实施例中的具体示例可以参考上述实施例及示例性实施方式中所描述的示例，本实施例在此不再赘述。
显然，本领域的技术人员应该明白，上述的本申请的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (12)
1.一种交换芯片，其特征在于，包括：连接器和控制器，其中，
所述连接器上部署了M个上行端口，以及N个下行端口，其中，M为大于或者等于1的整数，N为大于1的整数；
所述M个上行端口，用于通过计算快速连接协议连接主机端；
所述N个下行端口，用于通过计算快速连接协议连接内存端，其中，所述内存端为所述主机端的扩展内存；
所述控制器，用于控制所述M个上行端口与所述N个下行端口之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口；
其中，所述控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口；
所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口；
所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器；
目标处理器以及控制器上都部署了通用异步收发传输接口，在交换芯片的初始化阶段，控制器通过通用异步收发传输接口接收目标处理器发送的信号，从而对交换芯片的上行端口和下行端口进行类型配置；目标处理器通过通用异步收发传输接口将具有对应关系的控制信号和映射关系写入控制器，控制器接收并存储控制信号和映射关系之间的对应关系，其中，映射关系包括上行端口和下行端口之间的对应关系；
交换芯片的上行端口通过计算快速连接协议连接主机端，主机端包括处理器0和处理器1，并且处理器0和处理器1之间通过超路径互联总线互联，组成了一个双路的服务器作为主机端，当一个处理器进行了内存扩展时，另一个处理器可通过超路径互联总线获取扩展内存，并且每个处理器可提供两组CXL x16接口，分别连接至交换芯片的上行端口；
交换芯片的下行端口通过计算快速连接协议连接内存端的内存扩展控制器芯片，通过内存扩展控制器内部的双倍速率控制器进行内存扩展。
2.根据权利要求1所述的交换芯片，其特征在于，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
3.根据权利要求1所述的交换芯片，其特征在于，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，
所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
4.根据权利要求1所述的交换芯片，其特征在于，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，
所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
5.一种内存扩展模组，其特征在于，包括：交换芯片和内存端，其中，
所述交换芯片上部署了M个上行端口，以及N个下行端口，所述N个下行端口通过计算快速连接协议与所述内存端连接，其中，M为大于或者等于1的整数，N为大于1的整数；
所述M个上行端口，用于通过计算快速连接协议连接主机端；
所述交换芯片，用于控制所述M个上行端口与所述N个下行端口之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口；
所述内存端，用于为所述主机端提供扩展内存；
其中，控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口；
所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口；
所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器；
目标处理器以及控制器上都部署了通用异步收发传输接口，在交换芯片的初始化阶段，控制器通过通用异步收发传输接口接收目标处理器发送的信号，从而对交换芯片的上行端口和下行端口进行类型配置；目标处理器通过通用异步收发传输接口将具有对应关系的控制信号和映射关系写入控制器，控制器接收并存储控制信号和映射关系之间的对应关系，其中，映射关系包括上行端口和下行端口之间的对应关系；
交换芯片的上行端口通过计算快速连接协议连接主机端，主机端包括处理器0和处理器1，并且处理器0和处理器1之间通过超路径互联总线互联，组成了一个双路的服务器作为主机端，当一个处理器进行了内存扩展时，另一个处理器可通过超路径互联总线获取扩展内存，并且每个处理器可提供两组CXL x16接口，分别连接至交换芯片的上行端口；
交换芯片的下行端口通过计算快速连接协议连接内存端的内存扩展控制器芯片，通过内存扩展控制器内部的双倍速率控制器进行内存扩展。
6.根据权利要求5所述的内存扩展模组，其特征在于，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
7.根据权利要求5所述的内存扩展模组，其特征在于，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，
所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
8.根据权利要求5所述的内存扩展模组，其特征在于，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，
所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
9.一种内存扩展系统，其特征在于，包括：主机端，交换芯片和内存端，其中，
所述交换芯片上部署了M个上行端口，以及N个下行端口，所述N个下行端口通过计算快速连接协议与所述内存端连接，所述M个上行端口通过计算快速连接协议与所述主机端连接，其中，M为大于或者等于1的整数，N为大于1的整数；
所述交换芯片，用于控制所述M个上行端口与所述N个下行端口之间的绑定，其中，每个所述上行端口均允许映射到N个所述下行端口；
所述内存端，用于为所述主机端提供扩展内存；
所述主机端，用于将所述内存端作为扩展内存进行使用；
其中，控制器，用于：获取目标上行端口和目标下行端口之间的目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口；
所述交换芯片，还包括：目标处理器，其中，所述控制器包括：结构管理模块和带内配置端口；所述目标处理器，用于通过所述带内配置端口向所述结构管理模块发送目标控制信号；所述结构管理模块，用于从具有对应关系的控制信号和映射关系中查找所述目标控制信号对应的所述目标映射关系；按照所述目标映射关系绑定所述目标上行端口和所述目标下行端口；
所述目标处理器以及所述控制器上均部署了通用异步收发传输接口，其中，所述目标处理器，用于在所述交换芯片的初始化阶段将所述具有对应关系的控制信号和映射关系写入所述控制器；
目标处理器以及控制器上都部署了通用异步收发传输接口，在交换芯片的初始化阶段，控制器通过通用异步收发传输接口接收目标处理器发送的信号，从而对交换芯片的上行端口和下行端口进行类型配置；目标处理器通过通用异步收发传输接口将具有对应关系的控制信号和映射关系写入控制器，控制器接收并存储控制信号和映射关系之间的对应关系，其中，映射关系包括上行端口和下行端口之间的对应关系；
交换芯片的上行端口通过计算快速连接协议连接主机端，主机端包括处理器0和处理器1，并且处理器0和处理器1之间通过超路径互联总线互联，组成了一个双路的服务器作为主机端，当一个处理器进行了内存扩展时，另一个处理器可通过超路径互联总线获取扩展内存，并且每个处理器可提供两组CXL x16接口，分别连接至交换芯片的上行端口；
交换芯片的下行端口通过计算快速连接协议连接内存端的内存扩展控制器芯片，通过内存扩展控制器内部的双倍速率控制器进行内存扩展。
10.根据权利要求9所述的内存扩展系统，其特征在于，所述目标上行端口包括m个上行端口，所述目标下行端口包括n个下行端口，其中，m小于或者等于M，n小于或者等于N。
11.根据权利要求9所述的内存扩展系统，其特征在于，所述M个上行端口，包括：第一上行端口，第二上行端口，第三上行端口和第四上行端口，所述主机端包括：第一处理器和第二处理器，其中，
所述第一上行端口和所述第二上行端口均与所述第一处理器连接，所述第三上行端口和所述第四上行端口均与所述第二处理器连接。
12.根据权利要求9所述的内存扩展系统，其特征在于，所述N个下行端口，包括：第一下行端口和第二下行端口，所述内存端包括：第一内存单元和第二内存单元，其中，
所述第一下行端口与所述第一内存单元中的内存扩展控制器连接，所述第二下行端口与所述第二内存单元中的内存扩展控制器连接。
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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