CN116868311A - 经掺杂的氧化硅的热沉积 - Google Patents

经掺杂的氧化硅的热沉积 Download PDF

Info

Publication number
CN116868311A
CN116868311A CN202280011443.3A CN202280011443A CN116868311A CN 116868311 A CN116868311 A CN 116868311A CN 202280011443 A CN202280011443 A CN 202280011443A CN 116868311 A CN116868311 A CN 116868311A
Authority
CN
China
Prior art keywords
carbon
silicon
oxygen
less
containing precursor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280011443.3A
Other languages
English (en)
Inventor
沈泽清
戚波
A·B·玛里克
N·K·英格尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN116868311A publication Critical patent/CN116868311A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Glass Compositions (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

半导体处理的示例性方法可以包括向半导体处理腔室的处理区域提供含硅前驱物和含氧前驱物。基板可以设置在半导体处理腔室的处理区域内。所述方法可以包括向半导体处理腔室的处理区域提供含碳前驱物。含碳前驱物可以由碳‑碳双键或碳‑碳三键表征。所述方法可以包括使含硅前驱物、含氧前驱物和含碳前驱物在低于约650℃的温度下进行热反应。所述方法可以包括在基板上形成含硅氧碳层。

Description

经掺杂的氧化硅的热沉积
相关申请的交叉引用
本申请主张2021年1月25日提交的题为“THERMAL DEPOSITION OF DOPED SILICONOXIDE(经掺杂的氧化硅的热沉积)”的美国专利申请号17/157,313的权益和优先权，其全部内容通过引用并入本文。
技术领域
本技术涉及用于半导体处理的方法和部件。更具体地，本技术涉及用于产生用于半导体结构的介电膜的系统和方法。
背景技术
集成电路通过在基板表面上产生复杂图案化材料层的工艺而成为可能。在基板上产生图案化材料需要形成和去除材料的受控方法。随着器件的大小不断减小，结构的纵横比可能会增加，并且在处理操作期间保持这些结构的尺寸可能会受到挑战。开发出一种跨特征可具有足够共形性的介电材料可能是挑战。此外，随着在处理期间被图案化的材料层数量的扩张，产生对其他暴露材料具有更高去除选择性的材料连同保持材料特性正成为更大的挑战。
因此，需要可用于产生高质量器件和结构的改进系统和方法。本技术解决了这些和其他需求。
发明内容
半导体处理的示例性方法可以包括向半导体处理腔室的处理区域提供含硅前驱物和含氧前驱物。基板可以设置在半导体处理腔室的处理区域内。所述方法可以包括向半导体处理腔室的处理区域提供含碳前驱物。含碳前驱物可以由碳-碳双键或碳-碳三键表征。所述方法可以包括使含硅前驱物、含氧前驱物和含碳前驱物在低于约650℃的温度下进行热反应。所述方法可以包括在基板上形成含硅氧碳层。
在一些实施例中，半导体处理腔室的处理区域可以保持无等离子体，同时在基板上形成含硅氧碳层。含硅氧碳层可以包括或基本上由硅、氧、碳和氢组成。基板可以由一个或多个特征表征。含硅氧碳层可以围绕一个或多个特征以大于或约90％的共形性形成。含硅前驱物、含氧前驱物和含碳前驱物的热反应可以在低于或约500℃的温度下执行。含硅氧碳层可由大于或约20％的碳浓度表征。含硅氧碳层可由小于或约0.4nm的均方根粗糙度表征。含硅氧碳层可由小于或约为5×10-9A/cm2的2MV/cm处的漏电流表征。所述方法可以包括将含硅氧碳膜暴露于高于或约750℃的温度下的退火。在退火之后，含硅氧碳层可以保持小于或约4.2的介电常数。可以以与含硅前驱物的大于或约2∶1的流速比提供含碳前驱物。可以以与含碳前驱物的大于或约10∶1的流速比提供含氧前驱物。
本技术的一些实施例可以涵盖半导体处理方法。所述方法可以包括向半导体处理腔室的处理区域提供含硅前驱物和含氧前驱物。基板可以设置在半导体处理腔室的处理区域内。所述方法可以包括向半导体处理腔室的处理区域提供烃。烃可以由碳-碳双键或碳-碳三键表征。所述方法可以包括使含硅前驱物、含氧前驱物和烃在约400℃和约600℃之间的温度下进行热反应。所述方法可以包括在基板上形成含硅氧碳层。
在一些实施例中，半导体处理腔室的处理区域可以在半导体处理方法期间保持无等离子体。所述方法可以包括将含硅氧碳膜暴露于高于或约750℃的温度下的退火。在退火之后，含硅氧碳层可以保持小于或约4.2的介电常数。可以以与含硅前驱物的大于或约2:1的流速比提供烃。基板可以由一个或多个特征表征。含硅氧碳层可以围绕一个或多个特征以大于或约90％的共形性形成。
本技术的一些实施例可以涵盖半导体处理方法。所述方法可以包括向半导体处理腔室的处理区域提供含硅前驱物和含氧前驱物。基板可以设置在半导体处理腔室的处理区域内。可以以与含硅前驱物的大于或约10∶1的流速比提供含氧前驱物。所述方法可以包括向半导体处理腔室的处理区域提供含碳前驱物。含碳前驱物可以由碳-碳双键或碳-碳三键表征。所述方法可以包括使含硅前驱物、含氧前驱物和含碳前驱物在低于约600℃的温度下进行热反应。所述方法可以包括在基板上形成含硅氧碳层。含硅氧碳层可以包括或基本上由硅、氧、碳和氢组成。
在一些实施例中，在基板上形成含和氧碳层的同时，半导体处理腔室的处理区域可以保持无等离子体。含硅氧碳层可由大于或约90％的厚度共形性表征。
这样的技术可以提供与常规系统和技术相比的许多好处。例如，本技术的实施例可以产生适用于多个基板特征的共形材料。此外，本技术可以产生具有高度可调的膜特性的碳掺杂的氧化硅膜。结合以下描述和附图更详细地描述这些和其他实施例以及它们的许多优点和特征。
附图说明
可以通过参考说明书的其余部分和附图来实现对所公开技术的性质和优点的进一步理解。
图1示出了根据本技术的一些实施例的示例性等离子体系统的示意性横截面图。
图2示出了根据本技术的一些实施例的半导体处理方法中的操作。
图3示出了根据本技术的一些实施例产生的示例性材料层。
包括若干附图作为示意图。应当理解，这些图是为了说明的目的，并且不被认为是按比例的，除非特别说明是按比例的。此外，作为示意图，提供这些图是为了帮助理解，并且可能不包括与现实表示相比的所有方面或信息，并且可能包括用于说明目的的夸大材料。
在附图中，相似的部件和/或特征可以具有相同的附图标记。此外，相同类型的各种部件可以通过在附图标记后加上区分相似部件的字母来区分。如果说明书中仅使用了第一附图标记，则该描述适用于任何一个具有相同第一附图标记的类似部件，而与字母无关。
具体实施方式
随着器件大小继续缩小，许多材料层的厚度和大小可以减小以缩放器件。随着结构在器件内更紧密地在一起，介电材料可在限制串扰和其他电性问题方面发挥重要作用。当前的材料可能无法在不牺牲膜的材料或电性能的情况下充分降低介电常数。例如，通过调整膜特性以降低某些材料的介电常数，可能会增加材料的泄漏特性，并且可能会降低膜的击穿特性，这可导致器件故障。此外，为了将这些膜结合到半导体集成中，处理可包括后道工序(back-end-of-line)退火工艺，所述退火工艺可将结构暴露在超过600℃或更高的温度下。许多膜可能会受到这种退火的影响，这可能会导致脱气，脱气可导致介电常数增加。
常规的技术一直在努力产生具有足够低的介电常数的膜，所述膜还保持结构和电性要求。例如，用于产生掺杂碳的氧化物的许多常规技术可以利用已经结合有硅、氧和碳的单个前驱物，这可以促进形成。然而，这些膜在沉积时可能具有更差的共形性，因为前驱物通常在材料中增加了氢结合。在随后的处理操作，尤其是退火操作期间，膜也可能更容易收缩。一些技术也可以执行原子层沉积类型的形成，尽管这些工艺通常利用具有氮的前驱物，所述前驱物被掺入膜中，并且可导致介电常数增加。
本技术通过执行基于热的材料沉积来克服这些问题，其在沉积工艺期间可能不利用等离子体生成。通过在特定的含碳前驱物和含硅/氧前驱物之间执行热反应，本技术可以允许执行低温化学气相沉积，这可以在任何数量的半导体结构上提供共形生长。所执行的工艺可以允许增加对正在产生的膜的调整，从而为不同的应用提供由各种材料特性表征的膜。
尽管剩余的公开将惯例地标识利用所公开技术的特定沉积工艺，并且将描述一种类型的半导体处理腔室，但是将容易理解，所描述的工艺可以在任何数量的半导体处理腔室中执行。因此，不应认为本技术仅限于与这些特定的沉积工艺或腔室一起使用。在描述根据本技术的半导体处理方法之前，本公开将讨论可用于执行根据本技术的实施例的工艺的一种可能的腔室。
图1示出了根据本技术的一些实施例的示例性处理腔室100的横截面图。所述图可以图示出结合本技术的一个或多个方面的系统的概述，和/或所述系统可以被具体配置为执行根据本技术的实施例的一个或多个操作。腔室100的附加细节或所执行的方法可在下文进一步描述。根据本技术的一些实施例，腔室100可用于形成膜层，但应理解，所述方法可类似地在可发生膜的形成的任何腔室中执行。处理腔室100可包括腔室主体102、设置在腔室主体102内部的基板支撑件104、以及与腔室主体102耦接并将基板支撑件104包围在处理容积120中的盖组件106。可以通过开口126将基板103提供给处理容积120，所述开口126可以常规地被密封以使用狭缝阀或门进行处理。在处理期间，基板103可以安置在基板支撑件的表面105上。如箭头145所示，基板支撑件104可以沿轴线147可旋转，基板支撑件104的轴144可以位于所述轴线147上。或者，可在沉积处理期间根据需要提升基板支撑件104以旋转。
等离子体分布调制器111可以设置在处理腔室100中以控制跨基板103的等离子体分布，所述基板103设置在基板支撑件104上。等离子体分布调制器111可以包括第一电极108，所述第一电极108可以设置为邻近腔室主体102，并且可以将腔室主体102与盖组件106的其他部件分开。第一电极108可以是盖组件106的一部分，或者可以是单独的侧壁电极。第一电极108可以是环形或环状构件，并且可以是环状电极。第一电极108可以是围绕于围绕处理容积120的处理腔室100的圆周的连续环，或者如果需要可以在选定位置处不连续。第一电极108也可以是穿孔电极(诸如穿孔环或网状电极)，或者可以是板电极(诸如例如二次气体分配器)。
一个或多个隔离器110a、110b可以接触第一电极108并且将第一电极108与气体分配器112和腔室主体102电分离和热分离，所述一个或多个隔离器110a、110b可以是介电材料，诸如陶瓷或金属氧化物(例如氧化铝和/或氮化铝)。气体分配器112可以限定用于将工艺前驱物分配到处理容积120中的孔118。气体分配器112可与第一电力源142耦接，所述第一电力源142诸如RF生成器、RF电源、DC电源、脉冲DC电源、脉冲RF电源或可与处理腔室耦接的任何其他电源。在一些实施例中，第一电力源142可以是RF电源。
气体分配器112可以是导电气体分配器或非导电气体分配器。气体分配器112也可以由导电和非导电部件形成。例如，气体分配器112的主体可以是导电的，而气体分配器112的面板可以是不导电的。气体分配器112可以诸如由如图1中所示的第一电力源142供电，或者在一些实施例中，气体分配器112可以与地耦接。
第一电极108可以与可以控制处理腔室100的接地路径的第一调谐电路128耦接。第一调谐电路128可以包括第一电子传感器130和第一电子控制器134。第一电子控制器134可以是或包括可变电容或其他电路元件。第一调谐电路128可以是或包括一个或多个电感132。第一调谐电路128可以是在处理期间在处理容积120中存在的等离子体条件下实现可变或可控阻抗的任何电路。在所示的一些实施例中，第一调谐电路128可以包括在接地与第一电子传感器130之间并联耦接的第一电路支路和第二电路支路。第一电路支路可以包括第一电感132A。第二电路支路可以包括与第一电子控制器134串联耦接的第二电感132B。第二电感132B可以设置在第一电子控制器134与节点之间，所述节点将第一电路支路和第二电路支路都连接到第一电子传感器130。第一电子传感器130可以是电压或电流传感器并且可以与第一电子控制器134耦接，其可以提供对处理容积120内的等离子体条件的一定程度的闭环控制。
第二电极122可以与基板支撑件104耦接。第二电极122可嵌入基板支撑件104内或与基板支撑件104的表面耦接。第二电极122可以是板、穿孔板、网格、丝网或导电元件的任何其他分布式布置。第二电极122可以是调谐电极，并且可以通过导管146与第二调谐电路136耦接，导管146例如具有选定电阻(诸如50欧姆)的电缆(例如，布置在基板支撑件104的轴144中)。第二调谐电路136可以具有第二电子传感器138和第二电子控制器140，第二电子控制器140可以是第二可变电容。第二电子传感器138可以是电压或电流传感器，并且可以与第二电子控制器140耦接以提供对处理容积120中的等离子体条件的进一步控制。
第三电极124可以与基板支撑件104耦接，所述第三电极124可以是偏置电极和/或静电吸附电极。第三电极可以通过滤波器148与第二电力源150耦接，滤波器148可以是阻抗匹配电路。第二电力源150可以是DC电源、脉冲DC电源、RF偏置电源、脉冲RF源或偏置电源、或这些或其他电源的组合。在一些实施例中，第二电力源150可以是RF偏置电源。基板支撑件104还可以包括一个或多个加热元件，所述加热元件被配置为将基板加热到处理温度，所述处理温度可以在约25℃和约800℃之间或更高。
图1的盖组件106和基板支撑件104可以与任何用于等离子体或热处理的处理腔室一起使用。在操作中，处理腔室100可以提供对处理容积120中的等离子体条件的实时控制。基板103可以设置在基板支撑件104上，并且工艺气体可以根据任何期望的流动计划使用入口114流过盖组件106。气体可以通过出口152离开处理腔室100。电力可以与气体分配器112耦接以在处理容积120中建立等离子体。在一些实施例中，可以使用第三电极124对基板施加电偏压。
在对处理容积120中的等离子体进行激发时，可以在等离子体与第一电极108之间建立电位差。还可以在等离子体与第二电极122之间建立电位差。然后可以使用电子控制器134、140来调整由两个调谐电路128和136表示的接地路径的流动特性。可以将设定点传送到第一调谐电路128和第二调谐电路136以提供对沉积速率和从中心到边缘的等离子体密度均匀性的独立控制。在电子控制器都可以是可变电容的实施例中，电子传感器可以调节可变电容以独立地最大化沉积速率和最小化厚度不均匀性。
调谐电路128、136中的每一者可以具有可变阻抗，所述可变阻抗可以使用相应的电子控制器134、140进行调整。在电子控制器134、140是可变电容的情况下，可以选择每个可变电容的电容范围以及第一电感132A和第二电感132B的电感以提供阻抗范围。所述范围可取决于等离子体的频率和电压特性，其可在每个可变电容的电容范围内具有最小值。因此，当第一电子控制器134的电容处于最小值或最大值时，第一调谐电路128的阻抗可能很高，从而导致在基板支撑件上具有最小的空中或横向覆盖的等离子体形状。当第一电子控制器134的电容接近使第一调谐电路128的阻抗最小化的值时，等离子体的空中覆盖范围可以增长到最大值，从而有效地覆盖基板支撑件104的整个工作区域。随着第一电子控制器134的电容偏离最小阻抗设置，等离子体形状可能从腔室壁收缩并且基板支撑件的空中覆盖可能下降。随着第二电子控制器140的电容可以改变，第二电子控制器140可以具有类似的效果，增加和减少等离子体在基板支撑件上方的空中覆盖。
电子传感器130、138可用于在闭合回路中调谐相应的电路128、136。取决于所使用的传感器的类型，电流或电压的设定点可以安装在每个传感器中，并且传感器可以提供有控制软件，所述控制软件确定对每个相应的电子控制器134、140的调整以最小化与设定点的偏差。因此，可以在处理期间选择和动态控制等离子体形状。应当理解，虽然前面的讨论基于电子控制器134、140(它们可以是可变电容)，但是任何具有可调整特性的电子部件都可用于为调谐电路128和136提供可调阻抗。
如前所述，虽然等离子体处理腔室可用于膜处理的一个或多个方面，但在一些实施例中，形成硅、氧和碳膜可能不利用等离子体增强工艺，这可能会限制通过从前驱物中进一步释放碳而产生的膜的共形性，并且可能会限制所产生的膜中的碳结合。在一些实施例中，本技术可以至少形成膜而不生成等离子体。图2示出了根据本技术的一些实施例的处理方法200中的示例性操作。所述方法可以在各种处理腔室中执行，包括上述处理腔室100，以及包括可以在其中执行操作的非等离子体腔室的任何其他腔室。方法200可以包括多个可选操作，这些可选操作可以与或可以不与根据本技术的方法的一些实施例具体相关联。例如，描述了操作中的许多操作以提供结构形成的更广泛范围，但这些操作对技术而言不是关键的，或者可以通过容易理解的替代方法来执行。方法200可以包括一种处理方法，所述处理方法可以包括用于显影(develop)含硅和氧的膜的多个操作，其可以包括膜内碳的可调比率。如将在下文进一步解释的，改变硅、氧和碳的比率以及材料结合到膜中的方式可以提供多种特性以促进用于多种结构的器件处理。
在操作205处，所述方法可以包括将含硅前驱物和含氧前驱物提供到可以容纳基板的半导体处理腔室的处理区域。在可以与操作205同时发生以及在操作205之前或之后发生的操作210处，可以将含碳前驱物提供给半导体处理腔室的处理区域。在操作215处，含硅前驱物、含氧前驱物和含碳前驱物可在半导体处理腔室的处理区域内热反应，这可以在操作220处在基板上形成含硅和氧和碳层。由于在一些实施例中执行反应，半导体处理腔室、基座或基板可以保持在小于或约650℃的温度下，并且在一些实施例中可以保持在小于或约600℃的温度下、小于或约590℃、小于或约580℃、小于或约570℃、小于或约560℃、小于或约550℃、小于或约540℃、小于或约530℃、小于或约520℃、小于或约510℃、小于或约500℃、小于或约490℃、小于或约480℃、小于或约470℃、小于或约460℃、小于或约450℃、小于或约440℃、小于或约430℃、小于或约420℃、小于或约410℃，小于或约400℃，或更低的温度下。
如前所述，可以在基板处理区域保持无等离子体的同时执行形成操作中的一些或全部。通过执行热化学气相沉积，可以产生更共形的材料的形成。根据本技术的一些实施例，可在处理期间使用的含硅前驱物的非限制性实例可包括硅烷、乙硅烷、四氟化硅、四氯化硅、二氯硅烷、原硅酸四乙酯，以及可用于含硅膜的形成的任何其他含硅前驱物。贯穿本技术所述的任何操作中使用的含氧前驱物可包括双原子氧、一氧化二氮、二氧化氮、臭氧以及可用于氧化硅膜的形成的任何其他含氧前驱物，尽管在一些实施例中含氧前驱物可以不包括羟基部分。
含碳前驱物可以是或包括任何数量的含碳前驱物。例如，含碳前驱物可以是或包括任何烃，或包括或由碳和氢组成的任何材料。在一些实施例中，为了促进碳前驱物与硅或氧前驱物之间的反应，含碳前驱物可以由一个或多个碳-碳双键和/或一个或多个碳-碳三键表征。因此，在一些实施例中，含碳前驱物可以是或包括烯烃或炔烃，诸如乙炔、乙烯、丙烯或任何其他含碳材料。前驱物可以包括含碳和氢的前驱物，其可以包括任何量的碳和氢键合连同任何其他元素键合，尽管在一些实施例中，含碳前驱物可以由碳-碳和碳-氢键合组成。
许多因素可以影响膜内的硅、氧和碳浓度。例如，在一些实施例中，所产生的膜可以限于或基本上由硅、氧、碳和氢连同可导致例如污染物的痕量(trace)材料组成。在一些实施例中，膜内的硅浓度可维持在小于或约40％，这可有助于限制所产生的膜的漏电流，因为更富含硅的膜可由更高的漏电流表征。因此，在一些实施例中，在如下所述的退火之前或之后所产生的材料可以由小于或约38％的硅浓度表征，并且可以保持在小于或约36％、小于或约35％，小于或约34％、小于或约33％、小于或约32％、小于或约31％、小于或约30％、小于或约29％、小于或约28％、小于或约27％、小于或约26％、小于或约25％、或更少。
膜内的氧浓度可以维持在低于或约55％，这可以指示在退火之后保留在膜中的碳和氢的量，其中较低的氧含量可以指示更多的碳和氢可以被保留。因此，在一些实施例中，在如下所述的退火之前或之后所产生的材料可以由小于或约54％的氧浓度表征，并且可以保持在小于或约53％、小于或约52％，小于或约51％、小于或约50％、小于或约49％、小于或约48％、小于或约47％、小于或约46％、小于或约45％、小于或约44％、小于或约43％、小于或约42％、小于或约41％、小于或约40％、小于或约39％、小于或约38％、小于或约37％、小于或约36％、小于或约35％、小于或约34％、小于或约33％、小于或约32％、小于或约31％、小于或约30％或更少。
本技术可以能够基于流速来调节膜内的碳结合，如下文将讨论的。在本技术的实施例中，碳浓度可包括在约0％至约30％之间，并且可由在如下文讨论的退火之前或之后所产生的材料内的碳浓度表征，所述碳浓度为大于或约5％、大于或约10％、大于或约12％、大于或约14％、大于或约16％、大于或约18％、大于或约20％、大于或约22％、大于或约24％、大于或约26％、或更高。
膜中的氢结合可影响一种或多种材料特性，以及所产生的膜的质量。尽管含碳前驱物和/或含硅前驱物可包括氢，但在一些实施例中可以不提供额外的氢源。尽管惰性前驱物或载气可以与含硅前驱物和含碳前驱物一起提供，但是在一些实施例中，没有其他化学反应性前驱物可以与前驱物一起传送。通过将提供给腔室的氢限制为含碳前驱物和含硅前驱物中包括的氢，所产生的膜中氢的原子比可以低于额外提供氢的情况。
膜的粗糙度也可能受膜的组成物影响，其中含碳前驱物可以增加粗糙度。例如，在一些实施例中，较长链烃可能有助于增加膜粗糙度。粗糙度可能会受到所产生的膜厚度的影响，并且在一些实施例中，粗糙度特性可以针对任何膜厚度，包括小于或约1000nm的沉积厚度，并且可以由沉积到小于或约500nm、小于或约250nm、小于或约100nm、小于或约50nm、小于或约20nm、小于或约10nm、小于或约5nm或更小厚度的膜表征。例如，沉积膜的均方根粗糙度可以是小于或约3.0nm，并且可以小于或约2.5nm、小于或约2.0nm、小于或约1.5nm、小于或约1.0nm、小于或约0.9nm、小于或约0.8nm、小于或约0.7nm、小于或约0.6nm、小于或约0.5nm、小于或约0.4nm、小于或约0.3nm、小于或约0.2nm、小于或约0.1nm、或更小。
漏电流和介电击穿可受到所产生的材料内的原子浓度的影响。然而，通过根据本技术的实施例产生材料，2MV/cm的漏电流可以保持在小于或约9.0×10-9A/cm2，并且可以保持在小于或约8.0×10-9A/cm2、小于或约7.0×10-9A/cm2、小于或约6.0×10-9A/cm2、小于或约5.0×10-9A/cm2、小于或约4.0×10-9A/cm2、小于或约3.0×10-9A/cm2、小于或约2.0×10- 9A/cm2、小于或约1.0×10-9A/cm2、小于或约9.0×10-10A/cm2、小于小于或约8.0×10-10A/cm2、小于或约7.0×10-10A/cm2、小于或约6.0×10-10A/cm2、小于或约5.0×10-10A/cm2、或更低。此外，0.001A/cm2处的膜击穿电压可以保持在大于或约6.0MV/cm，并且可以保持在大于或约6.5MV/cm、大于或约7.0MV/cm、大于或约7.5MV/cm、大于或约8.0MV/cm、大于或约8.5MV/cm、大于或约9.0MV/cm、大于或约9.5MV/cm、大于或约10.0MV/cmcm、大于或约10.5MV/cm、大于或约11.0MV/cm、大于或约11.5MV/cm、大于或约12.0MV/cm、或更高。
为了产生由较低介电常数表征的膜同时保持足够的泄漏和击穿性能，本技术可以递送前驱物以控制原子结合，并促进硅和氧之间以及硅和碳之间的键合，这可以提高膜质量和性能。例如，在较高的流速下，可保留增加的碳-氢键，或者碳可在氧周围键合，这可能更容易从膜中脱气。因此，含硅前驱物和含碳前驱物的流速可以保持低以确保碳和硅之间可以发生增加的键合。例如，在一些实施例中，含碳前驱物的流速可以保持在小于或约250sccm，并且可以保持在小于或约200sccm、小于或约150sccm、小于或约100sccm、小于或约90sccm、小于或约80sccm、小于或约70sccm、小于或约60sccm、小于或约50sccm、小于或约40sccm、小于或约30sccm、小于或约20sccm、小于或约10sccm、或更低。通过保持足够低的含碳前驱物流速，可以发生改进的碳-硅键合，这可以限制后续退火处理期间的收缩和脱气。例如，随着含碳前驱物流速增加到超过100sccm或更多，增加的悬空键可以结合在膜中，并且对膜进行退火可以进一步减少碳和氢的结合，这可以推高介电常数。因此，通过保持含碳前驱物的较低流速，可以进一步降低介电常数。这也可有助于保持所产生薄膜的较高击穿电压。
类似地，保持较低的含硅前驱物流速可以帮助控制硅结合，否则这会增加更多硅-硅键合的膜泄漏。因此，在本技术的一些实施例中，含硅前驱物的流速可以保持在小于或约100sccm，并且可以保持在小于或约95sccm、小于或约90sccm、小于或约85sccm、小于或约80sccm、小于或约75sccm、小于或约70sccm、小于或约65sccm、小于或约60sccm、小于或约55sccm、小于或约50sccm、小于或约45sccm、小于或约40sccm、小于或约35sccm、小于或约30sccm、小于或约25sccm、小于或约20sccm、小于或约15sccm、小于或约10sccm、小于或约5sccm或更低。
以彼此之间的某比率提供前驱物还可以促进对膜的形成的控制以产生前述的特性和特征。例如，在一些实施例中，含碳前驱物的流速可保持高于含硅前驱物，这可有助于降低介电常数和泄漏特性。因此，在一些实施例中，含碳前驱物与含硅前驱物的流速比可保持在大于或约1:1，并且可保持在大于或约2:1、大于或约3:1、大于或约4:1、大于或约5:1、大于或约6:1、大于或约7:1或更高。另外，含氧前驱物的流速可以保持高于含硅前驱物或含碳前驱物中的任一者，这可以促进由增加的硅-氧和硅-碳键合表征的材料的生长。在一些实施例中，含氧前驱物与其他前驱物中的任一者的流速比可保持在大于或约10:1，并且可保持在大于或约25:1、大于或约50:1、大于或约75:1、大于或约100:1、大于或约125:1、大于或约150:1、大于或约175:1、大于或约200:1、大于或约300:1、大于或约400:1、大于或约500:1、大于或约600:1、大于或约700:1、大于或约800:1、大于或约900:1、大于或约1000:1，或更高。
通过本技术产生的硅氧碳材料可以用于多种结构中，并且可以作为用于整合的材料被包括，其可以在已经执行后续处理之后被保持或去除，这可以包括在可选操作225处的下游工艺处的退火，其可以超过700℃的温度，并且可以在大于或约750℃、大于或约800℃、大于或约850℃或更高的温度下执行。由于本技术的一些实施例产生的改进的膜键合和生长，低k材料可以较少地被退火工艺损坏，从而为低k材料提供额外的整合操作。例如，在许多碳氧化硅膜的形成期间，碳可在氧周围形成，这可增加退火中碳和氢的损失。通过根据本技术的实施例执行沉积(其中可以执行改进的硅-碳结合)，在退火期间可以更好地保留碳。
尽管所产生的材料可能会受到退火的影响，但是本技术可以在退火之前或之后产生由较低介电常数表征的膜，并且可以产生由小于或约4.2的介电常数表征的材料，并且可以由小于或约4.1、小于或约4.0、小于或约3.9、小于或约3.8、小于或约3.7、小于或约3.6、小于或约3.5、小于或约3.4、小于或约3.3、小于或约3.2、小于或约3.1、小于或约3.0、小于或约2.9、小于或约2.8、小于或约2.7或更低的介电常数表征。另外，根据本技术的实施例产生的材料在如上所述的退火之后介电常数可以增加小于或约1.0，并且介电常数可以增加小于或约0.9、小于或约0.8、小于或约0.7、小于或约0.6、小于或约0.5、小于或约0.4、小于或约0.3、小于或约0.2、小于或约0.1，或者退火后介电常数可以实质上或基本上保持一致。
以这种方式结合碳可以提高材料相对于其他氧化物材料(包括热氧化物)的蚀刻选择性。例如，在一些实施例中，在形成硅氧碳材料和随后的材料处理之后，可以在可选操作230中去除所述材料。在一些实施例中，原位等离子体可以由腔室的处理区域内的含卤素和/或含氧前驱物形成。此外，在一些实施例中，可以执行湿式蚀刻。例如，在一些实施例中可以执行稀释的氟化氢或其他湿式蚀刻。当根据本技术的一些实施例将碳结合在膜内时，材料可以以小于或约1:1的相对于热氧化物的比率进行蚀刻，并且可以以小于或约0.8、小于或约0.6:1、小于或约0.4:1、小于或约0.2:1、小于或约0.1:1、小于或约0.5:1、小于或约0.1:1、小于或约0.05:1，小于或约0.01:1，或更小的比率进行蚀刻。
如前所述，在一些实施例中，基于热的材料的形成可以提供更共形的膜，所述膜可以用作在半导体处理期间使用的衬垫、间隔物或其他材料。图3示出了根据本技术的一些实施例产生的示例性沉积。例如，基板305可以具有形成的材料310，或者可以具有穿过基板形成的多个特征，这可以产生高纵横比结构。在本技术的一些实施例中，硅氧碳膜315可以在如图所示的结构上方形成。应当理解，所述示例并非旨在进行限制，因为本技术可以用于任何数量的处理操作中。膜的形成可以基于先前描述的方法发生。
特征的纵横比，或特征的深度相对于在蚀刻期间形成的特征的宽度或直径的比可以是大于或约10:1，并且可以是大于或约15:1、大于或约20:1、大于或约25:1、大于或约30:1、大于或约35:1、大于或约40:1、大于或约45:1，大于或约50:1，或更大。等离子体沉积层可能无法进入沟槽内更深处，并且可能在特征的顶部发生夹止(pinch off)。然而，通过本技术产生的硅氧碳膜可由完全覆盖所示结构表征。例如，沿着更靠近结构的顶部的侧壁的膜的厚度和沿着更靠近结构的底部的侧壁的膜的厚度可以基本上相同，其中所产生的膜是基本上共形的。因此，在一些实施例中，沉积的膜可由厚度的大于或约80％的共形性或相似性表征，所述厚度是在沿特征的侧壁或基底或沿形成的膜的任何两个区域之间形成的。在一些实施例中，共形性可以是大于或约85％、大于或约90％、大于或约92％、大于或约94％、大于或约96％、大于或约98％、或更高。因此，本技术可以产生低k膜，所述低k膜可以结合在许多半导体工艺中，对于这些半导体工艺可以实现共形性和改进的电特性。
在前面的描述中，为了解释的目的，已经阐述了许多细节以便提供对本技术的各种实施例的理解。然而，对于本领域技术人员来说将显而易见的是，某些实施例可以在没有这些细节中的一些的情况下或具有附加细节的情况下实践。
已经公开了若干实施例，本领域技术人员将认识到，在不背离实施例的精神的情况下，可以使用各种修改、替代构造和等效物。此外，为了避免不必要地混淆本技术，没有描述许多众所周知的工艺和要素。因此，以上描述不应被视为限制本技术的范围。
在提供值范围的情况下，应当理解，除非上下文另有明确规定，否则也具体地公开了所述范围的上限与下限之间的每个中间值(至下限单位的最小分数。涵盖了任何规定值或规定范围内的未规定中间值与所规定范围中的任何其他规定或中间值之间的任何更窄范围。这些较小范围的上限和下限可以独立地包括在所述范围内或排除在所述范围内，并且每个范围(其中较小的范围中包括极限值中的任一者、不包括极限值中的任一者、或包括极限值中的两者)也涵盖在本技术内，受制于所规定范围中的任何具体排除的极限值。如果所规定的范围包括极限值中的一者或两者，则也包括排除其中所包括的任一个或两个极限值的范围。
如本文和所附权利要求中使用的，单数形式“一(a或an)”和“所述(the)”包括复数指代，除非上下文另有明确规定。因此，例如，对“前驱物”的指代包括复数个这样的前驱物，并且对“层”的指代包括对本领域技术人员已知的一个或多个层及其等效物的指代，等等。
此外，当在本说明书和以下权利要求中使用词语“包括(comprise(s))”、“包括有(comprising)”、“包含(contain(s))”、“包含有(containing)”、“包括(include(s))”、“包括有(including)”时，旨在指定所述特征、整数、部件或操作的存在，但不排除存在或添加一个或多个其他特征、整数、部件、操作、动作或群组。

Claims (20)

1.一种半导体处理方法，所述方法包括：
向半导体处理腔室的处理区域提供含硅前驱物和含氧前驱物，其中基板设置在所述半导体处理腔室的所述处理区域内；
向所述半导体处理腔室的所述处理区域提供含碳前驱物，其中所述含碳前驱物由碳-碳双键或碳-碳三键表征；
在低于约650℃的温度下使所述含硅前驱物、所述含氧前驱物和所述含碳前驱物进行热反应；以及
在所述基板上形成含硅氧碳层。
2.如权利要求1所述的半导体处理方法，其中，在所述基板上形成所述含硅氧碳层的同时，所述半导体处理腔室的所述处理区域保持无等离子体。
3.如权利要求1所述的半导体处理方法，其中，所述含硅氧碳层基本上由硅、氧、碳和氢组成。
4.如权利要求1所述的半导体处理方法，其中，所述基板的特征在于一个或多个特征，并且其中围绕所述一个或多个特征以大于或约90％的共形性形成所述含硅氧碳层。
5.如权利要求1所述的半导体处理方法，其中使所述含硅前驱物、所述含氧前驱物和所述含碳前驱物在低于或约500℃的温度下进行热反应。
6.如权利要求1所述的半导体处理方法，其中所述含硅氧碳层由大于或约20％的碳浓度表征，并且其中所述含硅氧碳层的特征由小于或约0.4nm的均方根粗糙度表征。
7.如权利要求6所述的半导体处理方法，其中所述含硅氧碳层由小于或约5×10-9A/cm2的2MV/cm处的漏电流表征。
8.如权利要求1所述的半导体处理方法，进一步包括：
将所述含硅氧碳膜暴露于高于或约750℃的温度下的退火。
9.如权利要求8所述的半导体处理方法，其中，在所述退火之后，所述含硅氧碳层保持小于或约4.2的介电常数。
10.如权利要求1所述的半导体处理方法，其中，以与所述含硅前驱物的大于或约2:1的流速比提供所述含碳前驱物。
11.如权利要求10所述的半导体处理方法，其中以与所述含碳前驱物的大于或约10∶1的流速比提供所述含氧前驱物。
12.一种半导体处理方法，所述方法包括：
向半导体处理腔室的处理区域提供含硅前驱物和含氧前驱物，其中基板设置在所述半导体处理腔室的所述处理区域内；
向所述半导体处理腔室的所述处理区域提供烃，其中所述烃由碳-碳双键或碳-碳三键表征；
在约400℃至约600℃之间的温度下使所述含硅前驱物、所述含氧前驱物和所述烃进行热反应；以及
在所述基板上形成含硅氧碳层。
13.如权利要求12所述的半导体处理方法，其中，在所述半导体处理方法期间，所述半导体处理腔室的所述处理区域保持无等离子体。
14.如权利要求12所述的半导体处理方法，进一步包括：
将所述含硅氧碳膜暴露于高于或约750℃的温度下的退火。
15.如权利要求14所述的半导体处理方法，其中，在所述退火之后，所述含硅氧碳层保持小于或约4.2的介电常数。
16.如权利要求12所述的半导体处理方法，其中以与所述含硅前驱物的大于或约2:1的流速比提供所述烃。
17.如权利要求12所述的半导体处理方法，其中，所述基板由一个或多个特征表征，并且其中围绕所述一个或多个特征形成具有大于或约90％的共形性的所述含硅氧碳层。
18.一种半导体处理方法，所述方法包括：
向半导体处理腔室的处理区域提供含硅前驱物和含氧前驱物，其中基板设置在所述半导体处理腔室的所述处理区域内，并且其中以与所述含硅前驱物的大于或约10∶1的流速比提供所述含氧前驱物；
向所述半导体处理腔室的所述处理区域提供含碳前驱物，其中所述含碳前驱物由碳-碳双键或碳-碳三键表征；
在低于约600℃的温度下使所述含硅前驱物、所述含氧前驱物和所述含碳前驱物进行热反应；以及
在所述基板上形成含硅氧碳层，其中所述含硅氧碳层基本上由硅、氧、碳和氢组成。
19.如权利要求18所述的半导体处理方法，其中在所述基板上形成所述含硅氧碳层的同时，所述半导体处理腔室的所述处理区域保持无等离子体。
20.如权利要求18所述的半导体处理方法，其中，所述含硅氧碳层由大于或约90％的厚度共形性表征。
CN202280011443.3A 2021-01-25 2022-01-19 经掺杂的氧化硅的热沉积 Pending CN116868311A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/157,313 2021-01-25
US17/157,313 US11355354B1 (en) 2021-01-25 2021-01-25 Thermal deposition of doped silicon oxide
PCT/US2022/012872 WO2022159426A1 (en) 2021-01-25 2022-01-19 Thermal deposition of doped silicon oxide

Publications (1)

Publication Number Publication Date
CN116868311A true CN116868311A (zh) 2023-10-10

Family

ID=81852341

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280011443.3A Pending CN116868311A (zh) 2021-01-25 2022-01-19 经掺杂的氧化硅的热沉积

Country Status (6)

Country Link
US (1) US11355354B1 (zh)
JP (1) JP2024503880A (zh)
KR (1) KR20230134577A (zh)
CN (1) CN116868311A (zh)
TW (1) TWI809674B (zh)
WO (1) WO2022159426A1 (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6602806B1 (en) * 1999-08-17 2003-08-05 Applied Materials, Inc. Thermal CVD process for depositing a low dielectric constant carbon-doped silicon oxide film
US6410462B1 (en) * 2000-05-12 2002-06-25 Sharp Laboratories Of America, Inc. Method of making low-K carbon doped silicon oxide
US7695765B1 (en) * 2004-11-12 2010-04-13 Novellus Systems, Inc. Methods for producing low-stress carbon-doped oxide films with improved integration properties
US9611544B2 (en) * 2010-04-15 2017-04-04 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US20140186544A1 (en) * 2013-01-02 2014-07-03 Applied Materials, Inc. Metal processing using high density plasma
KR102255727B1 (ko) * 2016-02-26 2021-05-26 버슘머트리얼즈 유에스, 엘엘씨 규소 함유 막의 증착을 위한 조성물, 및 이를 이용한 방법
TW202403083A (zh) * 2018-06-19 2024-01-16 美商應用材料股份有限公司 間隙填充物沉積方法及類金剛石之碳的間隙填充物材料

Also Published As

Publication number Publication date
WO2022159426A1 (en) 2022-07-28
KR20230134577A (ko) 2023-09-21
TW202244300A (zh) 2022-11-16
JP2024503880A (ja) 2024-01-29
TWI809674B (zh) 2023-07-21
US11355354B1 (en) 2022-06-07

Similar Documents

Publication Publication Date Title
KR20200015279A (ko) 나노결정질 그래핀의 형성방법 및 이를 포함하는 소자
US11939674B2 (en) Methods to reduce material surface roughness
CN116868311A (zh) 经掺杂的氧化硅的热沉积
CN117321242A (zh) 无氦硅形成
TWI794691B (zh) 高硼含量硬遮罩材料及其形成方法
TWI780638B (zh) 硼及碳膜之催化形成
US11682554B2 (en) Catalytic thermal deposition of carbon-containing materials
US20230360906A1 (en) Silicon-and-carbon-containing materials with low dielectric constants
TWI840814B (zh) 金屬摻雜的碳硬遮罩
US11756785B2 (en) Molecular layer deposition contact landing protection for 3D NAND
TWI817522B (zh) 用於遮罩圖案化的氮化硼
TWI828120B (zh) 具有金屬摻雜劑之材料的沉積方法
US11894228B2 (en) Treatments for controlling deposition defects
US12014925B2 (en) Metal-doped carbon hardmasks
TWI830965B (zh) 三維nand閘極堆疊之強化
JP2023542174A (ja) ドーピング半導体膜
JP2023501588A (ja) 低減された水素堆積方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination