CN116867285B - 半导体结构及其形成方法、存储器 - Google Patents
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Abstract
一种半导体结构及其形成方法、存储器,该方法包括:在衬底上形成第一膜层结构,第一膜层结构包括第一牺牲层、第一半导体层和第二牺牲层;在第一膜层结构上形成沟道孔;在沟道孔内随形形成第二膜层结构,第二膜层包括缓冲层、铁电薄膜层和沟道层;在沟道孔内填充第一绝缘层,且第一绝缘层覆盖第一膜层结构的表面;在第一方向上形成多个隔离结构,以形成多个间隔分布于的子半导体结构。通过在垂直于衬底的方向上形成沟道孔,且第一半导体层作为栅极形成于沟道孔两侧,可以沿沟道孔的中心线方向多个间隔分布的半导体结构,此种分布方式结构紧凑,提高了器件的结构紧凑性,解决了器件内部半导体结构分布密度低的问题。
Description
技术领域
本公开涉及半导体技术领域,具体而言,涉及一种半导体结构及其形成方法、存储器。
背景技术
铁电随机存取存储器(Ferroelectric Random Access Memory,FeRAM)是一种利用铁电材料特性进行数据存储的非易失性存储器。与传统的闪存、动态随机存取存储器(Dynamic Random Access Memory,DRAM)和静态随机存取存储器(Static Random AccessMemory,SRAM)等存储器相比,铁电存储器由于具有读写速度快、数据密度高、低功耗等诸多独特的优势,在许多应用领域具有潜力,如智能卡、嵌入式系统和物联网设备等。
然而,与其他存储器相比,铁电存储器在结构和制造工艺上仍面临一些挑战,尤其是在尺寸和制造成本等方面仍有待突破和提高。
需要说明的是,在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此,提供了一种半导体结构及其形成方法、存储器,通过该形成方法形成的半导体结构可解决铁电存储器分布密度低的问题,提高器件的可靠性,降低生产成本。
本公开的其他特性和优点将通过下面的详细描述变得显然,或部分地通过本公开的实践而习得。
根据本公开的一个方面,提供了一种半导体结构的形成方法,该形成方法包括:
提供衬底;
在所述衬底上形成第一膜层结构,所述第一膜层结构包括沿远离所述衬底方向上依次设置的第一牺牲层、第一半导体层和第二牺牲层;
在所述第一膜层结构上形成沟道孔,所述沟道孔贯穿所述第二牺牲层和所述第一半导体层,并延伸至所述第一牺牲层内;
在所述沟道孔内随形形成第二膜层结构,且所述第二膜层结构延伸至所述第一膜层结构的表面,所述第二膜层包括依次形成的缓冲层、铁电薄膜层和沟道层;
在所述沟道孔内填充第一绝缘层,且所述第一绝缘层覆盖所述第一膜层结构的表面;
在第一方向上形成多个隔离结构,以在沿所述沟道孔的中心线方向上形成多个间隔分布的子半导体结构,所述第一方向为垂直于所述沟道孔的中心线的方向。
在本公开的一些实施例中,基于前述方案,形成多个所述子半导体结构后,所述方法还包括:
在所述隔离结构内填充第二绝缘层,且所述第二绝缘层延伸至所述第一绝缘层的表面;
对所述第二绝缘层进行平坦化处理。
在本公开的一些实施例中,基于前述方案,在形成所述第二绝缘层后,所述方法还包括:
形成第一开口,所述第一开口贯穿所述第二绝缘层和所述第一绝缘层,并延伸至所述第一半导体层内,以露出所述第一半导体层,所述第一开口在所述衬底上正投影的中心线与所述沟道孔在所述衬底上的正投影的中心线平行;
在所述第一开口内形成金属层,以形成字线结构,所述字线结构用于连接多个所述子半导体结构,以形成最终半导体结构。
在本公开的一些实施例中,基于前述方案,在形成所述第一开口后,所述方法还包括:
对所述第一开口内的所述第一半导体层进行掺杂,以在所述第一开口的底部形成掺杂层。
在本公开的一些实施例中,基于前述方案,所述掺杂层包括含钴硅化物、含钛硅化物、含镍硅化物中的一种或者多种。
根据本公开的另一个方面,提供了一种半导体结构,该半导体结构包括:
衬底;
第一膜层结构,形成于所述衬底上,所述第一膜层结构包括沿远离所述衬底方向依次设置的第一牺牲层、第一半导体层和第二牺牲层;
沟道孔,所述沟道孔形成于所述第一膜层结构内,且所述沟道孔贯穿所述第二牺牲层和所述第一半导体层,并延伸至所述第一牺牲层内;
第二膜层结构,随形形成于所述沟道孔内,并延伸至所述第一膜层结构的表面上,所述第二膜层结构包括依次形成的缓冲层、铁电薄膜层和沟道层。
在本公开的一些实施例中,基于前述方案,所述铁电薄膜层包括氧化铪、氧化锆、掺杂氧化铪、或掺杂氧化锆;其中所述掺杂氧化铪和所述掺杂氧化锆包括硅、铝、锆、镧、铈、锶、镥、钪、钕、钆、锗、氮中的一种或多种。
在本公开的一些实施例中,基于前述方案,所述沟道层包括氧化物半导体材料。
在本公开的一些实施例中,基于前述方案,所述半导体结构还包括字线结构,所述字线结构包括第一开口,以及依次形成于所述第一开口内的掺杂层和金属层,所述第一开口形成于所述第一膜层结构内,且所述第一开口在所述衬底上的正投影的中心线与所述沟道孔在所述衬底上的正投影的中心线平行。
根据本公开的另一个方面,提供了一种存储器,该存储器包括上述半导体结构。
本公开提供的半导体结构的形成方法,通过在衬底上形成多层堆叠的第一膜层结构,并在第一膜层结构内形成沟道孔,在沟道孔内形成第二膜层结构,并在平行于沟道孔的中心线的方向上间隔分布多个子半导体结构,以在垂直于衬底方向上形成多个紧凑分布的具有垂直方向沟道的铁电晶体管,该结构解决了铁电存储器中铁电晶体管分布密度低的温度,提供了器件的分布密度,进一步提高了器件的紧凑性,且该方法过程简单,易于制造,降低了器件的制造成本。
本公开提供的半导体结构,在衬底上形成第一膜层结构,沟道孔位于第一膜层结构内,在第一沟道孔内形成第二膜层结构,第二膜层结构包括缓冲层、铁电薄膜层和沟道层,此半导体结构中的栅极形成于沟道孔的两侧,且铁电薄膜层形成于垂直于衬底方向上的沟道孔内,此种半导体结构的结构紧凑,在沿沟道孔的中心线方向上可以紧密的排布多个半导体结构,提高了器件的分布密度,且此种半导体结构制造工艺简单,制造成本低。
本公开提供了一种存储器,该存储器包括沿垂直于衬底方向上延伸的多个上述半导体结构,此种存储器中的结构分布密度高,结构紧凑度高,存储器集成度高。
应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本公开的实施例,并与说明书一起用于解释本公开的原理。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1为本公开示例性实施例中的一种现有技术中的存储器的结构示意图。
图2为本公开示例性实施例中的一种半导体结构的形成方法的流程图。
图3为本公开示例性实施例中的一种半导体结构的结构示意图。
图4为本公开示例性实施例中的一种第一膜层结构的结构示意图。
图5为本公开示例性实施例中的一种沟道孔的结构示意图。
图6为本公开示例性实施例中的一种第二膜层结构的结构示意图。
图7为本公开示例性实施例中的一种隔离结构的结构示意图。
图8为本公开示例性实施例中的一种第二绝缘层的结构示意图。
图9为本公开示例性实施例中的一种第一开口的结构示意图。
图10为本公开示例性实施例中的一种掺杂层的结构示意图。
图11为本公开示例性实施例中的一种位线结构的形成方法的流程图。
图12为本公开示例性实施例中的一种存储器的结构示意图。
其中,附图标记说明如下:
11、子半导体结构;12、第一半导体结构;13、第二半导体结构;21、位线结构;100、衬底;200、第一膜层结构;210、第一牺牲层;220、第一半导体层;230、第二牺牲层;300、沟道孔;400、第二膜层结构;410、缓冲层;420、铁电薄膜层;430、沟道层;510、第一绝缘层;520、第二绝缘层;610、隔离结构;620、第一开口;630、掺杂层;640、金属层;700、源漏极;1001、介质层;1002、金属导电层;1003、铁电层;1004、栅极层。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的实施方式;相反,提供这些实施方式使得本公开将全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构,因而将省略它们的详细描述。此外,附图仅为本公开的示意性图解,并非一定是按比例绘制。
虽然本说明书中使用相对性的用语,例如“上”“下”来描述图标的一个组件对于另一组件的相对关系,但是这些术语用于本说明书中仅出于方便,例如根据附图中所述的示例的方向。能理解的是,如果将图标的装置翻转使其上下颠倒,则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时,有可能是指某结构一体形成于其它结构上,或指某结构“直接”设置在其它结构上,或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等;用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等;用语“第一”、“第二”和“第三”等仅作为标记使用,不是对其对象的数量限制。
在相关技术中,铁电随机存取存储器(Ferroelectric Random Access Memory,FeRAM)是一种非易失性存储器类型,利用铁电材料的特性进行数据存储,与传统的DRAM和SRAM等易失性存储器不同,FeRAM具有较低的功耗和快速的读写速度。FeRAM采用铁电材料作为存储单元,可以在外加电场的作用下产生可逆的电极化效应,从而实现数据的存储和读取。
在晶体管型铁电存储器中,铁电场效应晶体管(Ferroelectric Field-EffectTransistor,FeFET)采用铁电薄膜材料代替场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor,MOSFET)中的栅介质层1001,如图1所示,其利用铁电材料的极化方向来控制沟道电流的导通和截止,具体的,当栅极电压施加在铁电材料上时,铁电材料的极化方向会发生变化,导致源极和漏极之间形成或断开导电通路,这种导电状态的改变可以用来控制电流的流动,实现开关功能。目前,常用的铁电存储器的结构如图1所示,其中,栅极层1004形成于铁电薄膜层420上,即,在衬底100的表面上依次形成介质层1001、金属导电层1002、铁电层1003和栅极层1004,且源漏极700形成于衬底100上,此种结构的铁电场效应晶体管在器件中的分布密度低,限制器件的功能。因此,提高铁电场效应晶体管在器件中的分布密度成为有待解决的问题,即,为了减小器件的尺寸,提高器件的集成度,需要提高铁电场效应晶体管在器件中的分布密度。
基于此,本公开实施方式提供了一种半导体结构的形成方法,如图2所示,结合图3,该形成方法包括:步骤S100~步骤S600。
其中,步骤S100:提供衬底100;
步骤S200:在衬底100上形成第一膜层结构200,第一膜层结构200包括沿远离衬底100方向上依次设置的第一牺牲层210、第一半导体层220和第二牺牲层230;
步骤S300:在第一膜层结构200上形成沟道孔300,沟道孔300贯穿第二牺牲层230和第一半导体层220,并延伸至第一牺牲层210内;
步骤S400:在沟道孔300内随形形成第二膜层结构400,且第二膜层结构400延伸至第一膜层结构200的表面,第二膜层包括依次形成的缓冲层410、铁电薄膜层420和沟道层430;
步骤S500:在沟道孔300内填充第一绝缘层510,且第一绝缘层510覆盖第一膜层结构200的表面;
步骤S600:在第一方向上形成多个隔离结构610,以在沿沟道孔300的中心线方向上形成多个间隔分布的子半导体结构11,第一方向为垂直于沟道孔300的中心线的方向。
本公开提供的半导体结构的形成方法,通过在衬底100上形成多层堆叠的第一膜层结构200,并在第一膜层结构200内形成沟道孔300,在沟道孔300内形成第二膜层结构400,并在平行于沟道孔300的中心线的方向上间隔分布多个子半导体结构11,以在垂直于衬底100方向上形成多个紧凑分布的具有垂直方向沟道的铁电晶体管,该结构解决了铁电存储器中铁电晶体管分布密度低的温度,提供了器件的分布密度,进一步提高了器件的紧凑性,且该方法过程简单,易于制造,降低了器件的制造成本。
下面将结合附图对本公开实施例提供的半导体结构的形成方法的各个步骤进行详细说明:
在本公开提供的实施例中,在步骤S100中,提供衬底100。
衬底100可以为半导体衬底100,例如,可以是硅(Si)衬底100、锗(Ge)衬底100、硅锗(Ge Si)衬底100、SOI(绝缘体上硅,Silicon On Insulator)或GOI(绝缘体上锗,Germanium On Insulator)。在一些实施例中,半导体衬底100还可以为包括其他元素半导体或者化合物半导体的衬底100,例如,碳化硅(SiC)、磷化铟(InP)或砷化镓(GaAs)、碲化镉(CdTe)、硒化铟(InSe)、氮化镓(GaN)、磷化镓铟(InGaAs)等。优选的,本公开提供的衬底100可以是SOI(绝缘体上硅,Silicon On Insulator)。本公开所提供的衬底100的截面可以是长方形、正方形,也可以是圆形等其它形状,衬底100的形状可以根据器件的实际设计需要进行选择,本公开不做具体限定。
在本公开提供的实施例中,在步骤S200中,如图4所示,在衬底100上形成第一膜层结构200,第一膜层结构200包括沿远离衬底100方向上依次设置的第一牺牲层210、第一半导体层220和第二牺牲层230。
在衬底100上形成第一膜层结构200,第一膜层结构200包括沿远离衬底100方向堆叠设置的第一牺牲层210、第一半导体层220和第二牺牲层230。其中,第一牺牲层210和第二牺牲层230可以为介电常数较小的绝缘材料形成的膜层,如可以是氧化硅(SiO2)或介电常数小于氧化硅(SiO2)的材料。第一半导体层220可以为硅(Si)或者其它半导体材料制成,例如,可以是锗(Ge)、硅锗(Ge Si)、碳化硅(SiC)、磷化铟(InP)、砷化镓(GaAs)、碲化镉(CdTe)、硒化铟(InSe)、氮化镓(GaN)或磷化镓铟(InGaAs)等,在本公开中,优选的,第一半导体层220可以为硅。
在本公开中,第一半导体层220可用于形成半导体结构的栅极,例如,可以对第一半导体层220进行n型掺杂,使用五价元素(如磷(P)、砷(As)或锑(Sb))对第一半导体层220进行掺杂,以形成n型掺杂的栅极;或可以对第一半导体层220进行p型掺杂,使用三价元素(如硼(B)、铝(Al)或镓(Ga))对第一半导体层220进行掺杂,以形成p型掺杂的栅极。第一半导体层220的掺杂类型可以根据半导体结构的具体实际应用环境进行选择,本公开不做具体限定。
在一些实施例中,第一膜层结构200可以是由三个膜层结构构成,当然,第一膜层结构200也可以是多层膜层结构构成,例如,第一膜层结构200可以包括多个交替形成的牺牲层和半导体层,且第一膜层结构200的顶层膜层为牺牲层,其中,半导体层的数量可以根据器件在垂直衬底100方向上所需的栅极数量确定,例如,第一膜层结构200的膜层数量可以是3层、5层、7层、9层等,第一膜层结构200中堆叠的层数越多,器件的集成度越高。本公开所提供的实施例以第一膜层结构200中的牺牲层包括第一牺牲层210和第二牺牲层230,半导体层包括第一半导体层220为例进行说明。
其中,第一牺牲层210、第一半导体层220和第二牺牲层230可以通过化学气相沉积(Chemical Vapor Deposition,CVD)、物理气相沉积(Physical Vapor Deposition,PVD)、原子层沉积(Atomic Vapor Deposition,ALD)或其他沉积方法形成,第一牺牲层210、第一半导体层220和第二牺牲层230的形成方法可以相同或不同,可以根据实际工艺制程的需要选择形成第一膜层结构200的方法,此处不做具体限定。
在本公开提供的实施例中,在步骤S300中,如图5所示,在第一膜层结构200上形成沟道孔300,沟道孔300贯穿第二牺牲层230和第一半导体层220,并延伸至第一牺牲层210内。
沟道孔300可以沿垂直于衬底100的方向形成于第一膜层结构200内,沟道孔300贯穿第二牺牲层230和子半导体结构11,并延伸至第一牺牲层210的内部,以使第一半导体层220位于沟道孔300的两侧,在沟道孔300的两侧形成栅极。其中,沟道孔300可以采用蚀刻等工艺方法形成,例如,可以对第一膜层结构200进行一次蚀刻以形成沟道孔300,或可以对第一膜层结构200进行多次蚀刻以形成沟道孔300。当然,在第一膜层结构200为多层牺牲层和多层半导体层交替堆叠的结构时,沟道孔300形成于第一膜层结构200内,且沟道孔300的底部位于与衬底100相邻的牺牲层内,沟道孔300的尺寸可以根据第一膜层结构200的尺寸做相适应的变化。
在本公开中,沟道孔300在垂直于衬底100方向上的截面可以是矩形、正方向、梯形或V形结构,沟道孔300的形状可以根据实际工艺或者实际设计需求进行适应性的变化,本公开不做具体限定。优选的,沟道孔300在垂直于衬底100方向上的截面为矩形。
在本公开提供的实施例中,在步骤S400中,如图6所示,在沟道孔300内随形形成第二膜层结构400,且第二膜层结构400延伸至第一膜层结构200的表面,第二膜层包括依次形成的缓冲层410、铁电薄膜层420和沟道层430。
在第一膜层结构200内形成沟道孔300后,在沟道孔300内随形形成第二膜层结构400,且第二膜层结构400延伸至第一膜层结构200的表面上。第二膜层结构400包括依次形成的缓冲层410、铁电薄膜层420和沟道层430,其中,第二膜层结构400覆盖沟道孔300的内部以及第一膜层结构200远离衬底100一侧的表面上。
其中,缓冲层410位于第一半导体层220和铁电薄膜层420之间,其可以隔离铁电薄膜层420,避免铁电薄膜层420与第一半导体层220直接接触,避免两者发生元素扩散或者化学反应。此外,缓冲层410可以作为铁电薄膜层420的生长层,或者作为应力调控层,有利于促进铁电薄膜层420中的铁相的生长,进而提升铁电薄膜层420的性能,同时,缓冲层410的设置还可以有效降低器件的漏电电流,提升器件的保持性能。
缓冲层410可以是氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化镧(La2O3)、氮氧硅铪(HfSiON)、氧化锗(GeO2)、氧化铝(Al2O3)、氮氧化硅(SiON)、氮化硅(Si3N4)或氧化硅(SiO2)中的一种或者多种。缓冲层410可以通过化学气相沉积(Chemical VaporDeposition,CVD)、物理气相沉积(Physical Vapor Deposition,PVD)或原子层沉积(Atomic Vapor Deposition,ALD)等沉积方法形成于沟道孔300的内侧壁上。上述制备缓冲层410的工艺方法和材料均可以进行任何的组合或者单独实施,本公开不做具体限定。
其中,铁电薄膜层420形成于缓冲层410的表面。铁电薄膜层420可以由铁电材料制成,例如,可以是氧化铌(PbZrTiO3,PZT)、钛酸钡(BaTiO3)、氧化铪(HfO2)、氧化锆(ZrO2)、掺杂其它元素的氧化铪(HfO2)或掺杂其它元素的氧化锆(ZrO2),其中,其它元素包括硅(Si)、铝(Al)、锆(Zr)、镧(La)、铈(Ce)、锶(Sr)、钆(Gd)、镥(Lu)、钪(Sc)、钕(Nd)、锗(Ge)或氮(N)中的一种或者多种。铁电薄膜层420可以通过物理气相沉积(Physical Vapor Deposition,PVD)、溅射沉积(Sputtering)、分子束外延(Molecular Beam Epitaxy,MBE)或化学溶液法(Chemical Solution Deposition,CSD)或其它工艺方法形成。
其中,沟道层430形成于铁电薄膜层420的表面。沟道层430包括氧化物半导体材料,其可以具有高载流子迁移率,可以获取更大的读取电流和读取速度,可促进铁电薄膜层420生成铁电相,进而提升铁电薄膜层420的性能。另外,其与铁电薄膜层420之间的化学反应较弱,,两者之间物界面层,可以实现更小的工作电压。
沟道层430可以为氧化铟镓锌(InGaZnOx)、氧化铟(In2O3)、氧化铟锌(In2O3-ZnO)、氧化铟锌锡(In2O3-ZnO-SnO2)、氧化锌锡(ZnO-SnO2)、氧化锌铝锡(ZnO-Al2O3-SnO2)、氧化硅锌锡(SiO2-ZnO-SnO2)、氧化铟铝锌(InAlZnOx)、氧化铟锆锌(InZrZnOx)、氧化铟铪锌(InHfZnOx)、氧化锌(ZnO)或氧化镓(Ga2O3)中的一种或多种。沟道层430可以通过物理气相沉积(Physical Vapor Deposition,PVD)、化学气相沉积(Chemical VaporDeposition,CVD)、分子束外延(Molecular Beam Epitaxy,MBE)、溅射沉积(SputteringDeposition)或涂覆法(Coating Method)等工艺方法形成,本公开不做具体限定。
在本公开提供的实施例中,在步骤S500中,如图6所示,在沟道孔300内填充第一绝缘层510,且第一绝缘层510覆盖第一膜层结构200的表面。
在沟道孔300内形成第二膜层结构400后,在沟道孔300内填充第一绝缘层510,且第一绝缘层510覆盖第一膜层结构200的表面。第一绝缘层510可由绝缘材料形成,例如,可以是氧化硅(SiO2)、氮化硅(Si3N4)或者氮氧化硅(SiON)等材料。第一绝缘层510可以通过物理气相沉积(Physical Vapor Deposition,PVD)、化学气相沉积(Chemical VaporDeposition,CVD)或原子层沉积(Atomic Layer Deposition,ALD)等工艺方法形成。
在本公开提供的实施例中,在步骤S600中,如图7所示,在第一方向上形成多个隔离结构610,以在沿沟道孔300的中心线方向上形成多个间隔分布的子半导体结构11,第一方向为垂直于沟道孔300的中心线的方向。
其中,多个隔离结构610可以是在垂直于沟道孔300的中心线方向上蚀刻的多个沟槽结构,每一隔离结构610可以贯穿第一绝缘层510、第二牺牲层230和第一半导体层220,且延伸是第一牺牲层210的内部。其中,在垂直于衬底100的方向上,隔离结构610的底部可以与沟道孔300的底部平行,或隔离结构610的底部低于沟道孔300的底部,以保证隔离结构610可以将沟道孔300隔离出多个子半导体结构11。
隔离结构610的数量为至少一个,例如,在隔离结构610的数量为一个时,一个隔离结构610将沟道孔300隔离为两个子半导体结构11;在在隔离结构610的数量为两个时,两个隔离结构610将沟道孔300隔离为三个子半导体结构11;依此类推,当隔离结构610的数量为n个时,子半导体结构11的数量为n+1个,其中,n≥1。其中,多个子半导体结构11沿沟道孔300的中心线方向上平行间隔分布,即,在衬底100上形成多个间隔分布的铁电晶体管结构。
在本公开中,形成子半导体结构11后,如图11所示,该形成方法还包括:步骤S701~步骤S704。
其中,步骤S701:在隔离结构610内填充第二绝缘层520,且第二绝缘层520延伸至第一绝缘层510的表面;
步骤S702:对第二绝缘层520进行平坦化处理;
步骤S703:形成第一开口620,第一开口620贯穿第二绝缘层520和第一绝缘层510,并延伸至第一半导体层220内,以露出第一半导体层220,第一开口620在衬底100上正投影的中心线与沟道孔300在衬底100上的正投影的中心线平行;
步骤S704:在第一开口620内形成金属层640,以形成字线结构,字线结构用于连接多个子半导体结构11,以形成最终半导体结构。
在本公开提供的实施例中,在步骤S701和步骤S702中,如图8所示,在隔离结构610内填充第二绝缘层520,且第二绝缘层520延伸至第一绝缘层510的表面;对第二绝缘层520进行平坦化处理。
为了对多个子半导体结构11进行绝缘隔离,可以在隔离结构610内填充第二绝缘层520。第二绝缘层520填满各隔离结构610内,且第二绝缘层520延伸至第一绝缘层510的表面,覆盖第一绝缘层510的表面。其中,第二绝缘层520可由绝缘材料形成,例如,可以是氧化硅(SiO2)、氮化硅(Si3N4)或者氮氧化硅(SiON)等材料。第一绝缘层510可以通过物理气相沉积(Physical Vapor Deposition,PVD)、化学气相沉积(Chemical Vapor Deposition,CVD)或原子层沉积(Atomic Layer Deposition,ALD)等工艺方法形成。在本公开中,第一绝缘层510和第二绝缘层520可采用相同的材料形成,但并不限于此。在形成第二绝缘层520后,可对第二绝缘层520进行平坦化处理,例如,利用蚀刻等工艺方法时第二绝缘层520的表面平坦化。
在本公开提供的实施例中,在步骤S703和步骤S704中,如图9所示,形成第一开口620,第一开口620贯穿第二绝缘层520和第一绝缘层510,并延伸至第一半导体层220内,以露出第一半导体层220,第一开口620在衬底100上正投影的中心线与沟道孔300在衬底100上的正投影的中心线平行;在第一开口620内形成金属层640,以形成字线结构,字线结构用于连接多个子半导体结构11,以形成最终半导体结构。
在衬底100上形成多个隔离的子半导体结构11后,需要在结构中形成字线结构,以形成对多个独立的子半导体结构11中电路导通进行控制。其中,字线结构的形成方法包括:形成第一开口620,第一开口620贯穿第二绝缘层520和第一绝缘层510,并延伸至第一半导体层220内,以露出第一半导体层220,第一开口620在衬底100上正投影的中心线与沟道孔300在衬底100上的正投影的中心线平行;对第一开口620内的第一半导体层220进行掺杂,以在第一开口620的底部形成掺杂层630;在掺杂层630上形成金属层640,以在第一开口620内形成字线结构后,形成最终半导体结构。
其中,若第一开口620的底部位于第一半导体层220的表面,即第一开口620仅露出第一半导体层220的表面,那么掺杂层630仅位于第一开口620的底部;若第一开口620的底部位于第一半导体层220的内部,即第一开口620露出第一半导体层220,且部分第一半导体层220位于第一开口620的靠近其底部的侧壁上,那么掺杂层630则位于第一开口620的底部以及第一开口620靠近底部的侧壁上。
如图10所示,掺杂层630为对第一半导体进行重掺杂而形成。重掺杂是指在第一半导体层220中加入高浓度的杂质,以显著改变其电子性质和导电行为的过程,通过重掺杂,可以使第一半导体材料具有特定的电子特性,以满足特定的器件需求。
其中,掺杂层630包括含钴(Co)硅化物、含钛(Ti)硅化物、含镍(Ni)硅化物中的一种或者多种。通过在第一半导体层220上形成掺杂层630,以减小接触电阻,进一步提高器件的性能。
在形成掺杂层630后,在第一开口620内形成金属层640,如图3所示,金属层640的表面可以低于第一开口620的表面。其中,金属层640可以是由钨(W)、铝(Al)、铜(Cu)、银(Ag)或金(Au)等导电金属材料制成。
在形成金属层640后,在第一开口620内填充第三绝缘层,且第三绝缘层覆盖第二绝缘层520的表面。其中,第三绝缘层可由绝缘材料形成,例如,可以是氧化硅(SiO2)、氮化硅(Si3N4)或者氮氧化硅(SiON)等材料。第三绝缘层可以通过物理气相沉积(PhysicalVapor Deposition,PVD)、化学气相沉积(Chemical Vapor Deposition,CVD)或原子层沉积(Atomic Layer Deposition,ALD)等工艺方法形成。在本公开中,第一绝缘层510、第二绝缘层520和第三绝缘层可采用相同的材料形成,但并不限于此。在形成第三绝缘层后,可对第三绝缘层进行平坦化处理,例如,利用蚀刻等工艺方法时第三绝缘层的表面平坦化,以露出第二膜层结构400的表面,形成最终半导体结构。
在本公开提供的实施例中,如图3所示,该形成方法还包括半导体结构的源漏极700的形成方法。其中,源漏极700形成于子半导体结构11的沟道层430的表面,源漏极700设置于平行于衬底100的方向上。在本公开中,源漏极700的形成方法可以根据本领域常用的形成方法形成,此处不再赘述。
本公开提供的半导体结构的形成方法,通过在衬底100上形成多层堆叠的第一膜层结构200,并在第一膜层结构200内形成沟道孔300,在沟道孔300内形成第二膜层结构400,并在平行于沟道孔300的中心线的方向上间隔分布多个子半导体结构11,以在垂直于衬底100方向上形成多个紧凑分布的具有垂直方向沟道的铁电晶体管,该结构解决了铁电存储器中铁电晶体管分布密度低的温度,提供了器件的分布密度,进一步提高了器件的紧凑性,且该方法过程简单,易于制造,降低了器件的制造成本。
需要说明的是,尽管在附图中以特定顺序描述了本公开中半导体结构的形成方法的各个步骤,但是,这并非要求或者暗示必须按照该特定顺序来执行这些步骤,或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的,可以省略某些步骤,将多个步骤合并为一个步骤执行,以及/或者将一个步骤分解为多个步骤执行等。
本公开实施方式提供了一种半导体结构,如图3所示,该半导体结构包括:衬底100、第一膜层结构200、沟道孔300和第二膜层结构400。
其中,第一膜层结构200形成于衬底100上,第一膜层结构200包括沿远离衬底100方向依次设置的第一牺牲层210、第一半导体层220和第二牺牲层230;沟道孔300形成于第一膜层结构200内,且沟道孔300贯穿第二牺牲层230和第一半导体层220,并延伸至第一牺牲层210内;第二膜层结构400随形形成于沟道孔300内,并延伸至第一膜层结构200的表面上,第二膜层结构400包括依次形成的缓冲层410、铁电薄膜层420和沟道层430。
本公开提供的半导体结构,在衬底100上形成第一膜层结构200,沟道孔300位于第一膜层结构200内,在第一沟道孔300内形成第二膜层结构400,第二膜层结构400包括缓冲层410、铁电薄膜层420和沟道层430,此半导体结构中的栅极形成于沟道孔300的两侧,且铁电薄膜层420形成于垂直于衬底100方向上的沟道孔300内,此种半导体结构的结构紧凑,在沿沟道孔300的中心线方向上可以紧密的排布多个半导体结构,提高了器件的分布密度,且此种半导体结构制造工艺简单,制造成本低。
下面将结合附图对本公开实施例提供的半导体结构的各个部分进行详细说明:
在本公开提供的实施例中,第一膜层结构200形成于衬底100的表面,且第一膜层结构200包括依次叠设于衬底100上的第一牺牲层210、第一半导体层220和第二牺牲层230。其中,第一膜层结构200的具体结构和各个膜层的材料以及形成方法均如上文所述,此处不再赘述。
沟道孔300形成于第一膜层结构200内,且沟道孔300贯穿第一膜层结构200内的第二牺牲层230和第一半导体层220,以延伸至第一牺牲层210内,即,半导体结构具有垂直于衬底100的沟道孔300结构,且沟道孔300的设置将第一半导体层220分隔在沟道孔300的两侧,以使第一半导体层220形成半导体结构的栅极,即,半导体结构的栅极位于沟道孔300的两侧,此种半导体结构的结构紧凑度高、分布密度高。
半导体结构的第二膜层结构400随形形成于沟道孔300内,并延伸至第一膜层结构200的表面上,第二膜层结构400包括缓冲层410、铁电薄膜层420和沟道层430。其中,第二膜层结构400的具体结构和各个膜层的材料以及形成方法均如上文所述,此处不再赘述。
其中,铁电薄膜层420形成于缓冲层410的表面。铁电薄膜层420可以由铁电材料制成,例如,可以是氧化铌(PbZrTiO3,PZT)、钛酸钡(BaTiO3)、氧化铪(HfO2)、氧化锆(ZrO2)、掺杂其它元素的氧化铪(HfO2)或掺杂其它元素的氧化锆(ZrO2),其中,其它元素包括硅(Si)、铝(Al)、锆(Zr)、镧(La)、铈(Ce)、锶(Sr)、钆(Gd)、镥(Lu)、钪(Sc)、钕(Nd)、锗(Ge)或氮(N)中的一种或者多种。铁电薄膜层420可以通过物理气相沉积(Physical VaporDeposition,PVD)、溅射沉积(Sputtering)、分子束外延(Molecular Beam Epitaxy,MBE)或化学溶液法(Chemical Solution Deposition,CSD)或其它工艺方法形成。
其中,沟道层430形成于铁电薄膜层420的表面。沟道层430包括氧化物半导体材料,其可以具有高载流子迁移率,可以获取更大的读取电流和读取速度,可促进铁电薄膜层420生成铁电相,进而提升铁电薄膜层420的性能。另外,其与铁电薄膜层420之间的化学反应较弱,,两者之间物界面层,可以实现更小的工作电压。沟道层430可以为氧化铟镓锌(InGaZnOx)、氧化铟(In2O3)、氧化铟锌(In2O3-ZnO)、氧化铟锌锡(In2O3-ZnO-SnO2)、氧化锌锡(ZnO-SnO2)、氧化锌铝锡(ZnO-Al2O3-SnO2)、氧化硅锌锡(SiO2-ZnO-SnO2)、氧化铟铝锌(InAlZnOx)、氧化铟锆锌(InZrZnOx)、氧化铟铪锌(InHfZnOx)、氧化锌(ZnO)或氧化镓(Ga2O3)中的一种或多种。沟道层430可以通过物理气相沉积(Physical VaporDeposition,PVD)、化学气相沉积(Chemical Vapor Deposition,CVD)、分子束外延(Molecular Beam Epitaxy,MBE)、溅射沉积(Sputtering Deposition)或涂覆法(CoatingMethod)等工艺方法形成,本公开不做具体限定。
半导体结构包括上述衬底100、第一膜层结构200、沟道孔300和第二膜层结构400,此外,还包括字线结构,字线结构是用于连接集成电路中的多个晶体管,在集成电路制造过程中,多个晶体管通过字线相互连接,形成复杂的电路功能,字线可以提供电流和信号的传输路径,使晶体管能够相互通信和协作工作。其中,字线结构包括第一开口620,以及依次形成于第一开口620内的掺杂层630和金属层640,第一开口620形成于第一膜层结构200内,且第一开口620在衬底100上的正投影的中心线与沟道孔300在衬底100上的正投影的中心线平行。
其中,若第一开口620的底部位于第一半导体层220的表面,即第一开口620仅露出第一半导体层220的表面,那么掺杂层630仅位于第一开口620的底部;若第一开口620的底部位于第一半导体层220的内部,即第一开口620露出第一半导体层220,且部分第一半导体层220位于第一开口620的靠近其底部的侧壁上,那么掺杂层630则位于第一开口620的底部以及第一开口620靠近底部的侧壁上。
掺杂层630为对第一半导体进行重掺杂而形成。重掺杂是指在第一半导体层220中加入高浓度的杂质,以显著改变其电子性质和导电行为的过程,通过重掺杂,可以使第一半导体材料具有特定的电子特性,以满足特定的器件需求。其中,掺杂层630包括含钴(Co)硅化物、含钛(Ti)硅化物、含镍(Ni)硅化物中的一种或者多种。通过在第一半导体层220上形成掺杂层630,以减小接触电阻,进一步提高器件的性能。
在形成掺杂层630后,在第一开口620内形成金属层640,金属层640的表面可以低于第一开口620的表面。其中,金属层640可以是由钨(W)、铝(Al)、铜(Cu)、银(Ag)或金(Au)等导电金属材料制成。上述字线结构的具体结构和形成方法如上文半导体结构的形成方法所述,此处不再赘述。
本公开提供的半导体结构,在衬底100上形成第一膜层结构200,沟道孔300位于第一膜层结构200内,在第一沟道孔300内形成第二膜层结构400,第二膜层结构400包括缓冲层410、铁电薄膜层420和沟道层430,此半导体结构中的栅极形成于沟道孔300的两侧,且铁电薄膜层420形成于垂直于衬底100方向上的沟道孔300内,此种半导体结构的结构紧凑,在沿沟道孔300的中心线方向上可以紧密的排布多个半导体结构,提高了器件的分布密度,且此种半导体结构制造工艺简单,制造成本低。
本公开实施方式提供了一种存储器,如图12所示,该存储器包括多个上述半导体结构,多个半导体结构沿垂直于衬底100的方向上分布。
存储器可包括多个半导体结构,如图12所示,存储器可以包括沿垂直与衬底100方向上依次堆叠设置的第一半导体结构12和第二半导体结构13,其中,第一半导体结构12和第二半导体结构13的结构相同或类似,两者的具体结构以及形成方法如上文所述,此处不再赘述。
本公开提供了一种存储器,该存储器包括沿垂直于衬底100方向上延伸的多个上述半导体结构,此种存储器中的结构分布密度高,结构紧凑度高,存储器集成度高。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的,本公开的真正范围和精神由所附的权利要求指出。
Claims (10)
1.一种半导体结构的形成方法,其特征在于,包括:
提供衬底;
在所述衬底上形成第一膜层结构,所述第一膜层结构包括沿远离所述衬底方向上依次设置的第一牺牲层、第一半导体层和第二牺牲层;
在所述第一膜层结构上形成沟道孔,所述沟道孔贯穿所述第二牺牲层和所述第一半导体层,并延伸至所述第一牺牲层内;
在所述沟道孔内随形形成第二膜层结构,且所述第二膜层结构延伸至所述第一膜层结构的表面,所述第二膜层包括依次形成的缓冲层、铁电薄膜层和沟道层;
在所述沟道孔内填充第一绝缘层,且所述第一绝缘层覆盖所述第一膜层结构的表面;
在第一方向上形成多个隔离结构,以在沿所述沟道孔的中心线方向上形成多个间隔分布的子半导体结构,所述第一方向为垂直于所述沟道孔的中心线的方向;
源漏极形成于所述子半导体结构的沟道层的表面,且位于所述沟道孔的两侧。
2.根据权利要求1所述的半导体结构的形成方法,其特征在于,形成多个所述子半导体结构后,所述方法还包括:
在所述隔离结构内填充第二绝缘层,且所述第二绝缘层延伸至所述第一绝缘层的表面;
对所述第二绝缘层进行平坦化处理。
3.根据权利要求2所述的半导体结构的形成方法,其特征在于,在形成所述第二绝缘层后,所述方法还包括:
形成第一开口,所述第一开口贯穿所述第二绝缘层和所述第一绝缘层,并延伸至所述第一半导体层内,以露出所述第一半导体层,所述第一开口在所述衬底上正投影的中心线与所述沟道孔在所述衬底上的正投影的中心线平行;
在所述第一开口内形成金属层,以形成字线结构,所述字线结构用于连接多个所述子半导体结构,以形成最终半导体结构。
4.根据权利要求3所述的半导体结构的形成方法,其特征在于,在形成所述第一开口后,所述方法还包括:
对所述第一开口内的所述第一半导体层进行掺杂,以在所述第一开口的底部形成掺杂层。
5.根据权利要求4所述的半导体结构的形成方法,其特征在于,所述掺杂层包括含钴硅化物、含钛硅化物、含镍硅化物中的一种或者多种。
6.一种半导体结构,其特征在于,包括:
衬底;
第一膜层结构,形成于所述衬底上,所述第一膜层结构包括沿远离所述衬底方向依次设置的第一牺牲层、第一半导体层和第二牺牲层;
沟道孔,所述沟道孔形成于所述第一膜层结构内,且所述沟道孔贯穿所述第二牺牲层和所述第一半导体层,并延伸至所述第一牺牲层内;
第二膜层结构,随形形成于所述沟道孔内,并延伸至所述第一膜层结构的表面上,所述第二膜层结构包括依次形成的缓冲层、铁电薄膜层和沟道层;
在第一方向上具有多个隔离结构,以在沿所述沟道孔的中心线方向上形成多个间隔分布的子半导体结构,所述第一方向为垂直于所述沟道孔的中心线的方向;源漏极形成于所述子半导体结构的沟道层的表面,且位于所述沟道孔的两侧。
7.根据权利要求6所述的半导体结构,其特征在于,所述铁电薄膜层包括氧化铪、氧化锆、掺杂氧化铪、或掺杂氧化锆;其中所述掺杂氧化铪和所述掺杂氧化锆包括硅、铝、锆、镧、铈、锶、镥、钪、钕、钆、锗、氮中的一种或多种。
8.根据权利要求6所述的半导体结构,其特征在于,所述沟道层包括氧化物半导体材料。
9.根据权利要求6所述的半导体结构,其特征在于,所述半导体结构还包括字线结构,所述字线结构包括第一开口,以及依次形成于所述第一开口内的掺杂层和金属层,所述第一开口形成于所述第一膜层结构内,且所述第一开口在所述衬底上的正投影的中心线与所述沟道孔在所述衬底上的正投影的中心线平行。
10.一种存储器,形成于衬底上,其特征在于,包括:多个如权利要求6-9任一项所述的半导体结构,多个所述半导体结构沿垂直于所述衬底的方向上分布。
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