CN116825721A - 一种半导体器件及制造方法 - Google Patents

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Abstract

本申请提供一种半导体器件及制造方法，半导体器件包括衬底，衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，第一掺杂区域上设置有堆叠的多个第一半导体层，多个第一半导体层之间具有第一间隙，第二掺杂区域上设置有堆叠的多个第二半导体层，多个第二半导体层之间具有第二间隙，在第一间隙中形成第一偶极子层，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，在第二间隙中进行退火处理，得到第二偶极子层，第二偶极子层和第一偶极子层的极性相反。能够避免由于第二间隙的空间受限导致填充不均匀，附着颗粒物在第二间隙中的填充效果更好，能够实现多阈值集成，提高器件性能。

Description

一种半导体器件及制造方法
技术领域
本申请涉及半导体领域，特别涉及一种半导体器件及制造方法。
背景技术
随着集成电路特征尺寸持续微缩，传统三栅或双栅的鳍式场效应晶体管(FinField-Effect Transistor，FinFET)在3nm以下节点受到限制，而与主流后高k金属栅FinFET工艺兼容的纳米环栅晶体管(Gate-all-around Field-Effect Transistor，GAA-FET)将是实现尺寸微缩的下一代关键结构，GAA-FET的沟道主要为堆叠纳米片(StackedNanosheet)结构。
在现有技术中，GAA-FET中具有包围沟道的功函数层(WFL)，在工艺过程中，由于堆叠纳米片之间的空间限制，容易出现功函数层难以填充或者填充不均匀的现象，导致半导体器件阈值难以精确调控，影响器件性能。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件及制造方法，能够避免由于第二间隙的空间受限导致填充不均匀，甚至无法填充的情况，附着颗粒物在第二间隙中的填充效果更好，且能够实现多阈值集成，可以精确调控半导体器件阈值，提高器件性能。其具体方案如下：
第一方面，本申请提供了一种半导体器件的制造方法，包括：
提供衬底，所述衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，所述第一掺杂区域上设置有堆叠的多个第一半导体层，所述第二掺杂区域上设置有堆叠的多个第二半导体层，所述多个第一半导体层之间具有第一间隙，所述多个第二半导体层之间具有第二间隙；
在所述第一间隙中形成第一偶极子层，所述第一偶极子层包括依次包围所述第一半导体层的第一介质层和第二介质层，在所述第二间隙中形成依次包围所述第二半导体层的所述第一介质层、所述第二介质层和附着颗粒物；
在所述第二间隙中，对所述第一介质层、所述第二介质层和所述附着颗粒物进行退火处理，得到第二偶极子层，所述第二偶极子层包括依次包围所述第二半导体层的第三介质层和所述第二介质层；所述第二偶极子层和所述第一偶极子层的极性相反；
在所述第一间隙中和所述第二间隙中形成金属栅结构。
第二方面，本申请实施例还提供了一种半导体器件，包括：
衬底，所述衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，所述第一掺杂区域上设置有堆叠的多个第一半导体层，所述第二掺杂区域上设置有堆叠的多个第二半导体层；
在所述多个第一半导体层之间，具有依次包围所述第一半导体层的第一偶极子层和金属栅结构，在所述多个第二半导体层之间，具有依次包围所述第二半导体层的第二偶极子层和金属栅结构，所述第一偶极子层包括依次包围所述第一半导体层的第一介质层和第二介质层，所述第二偶极子层包括依次包围所述第二半导体层的第三介质层和所述第二介质层；所述第二偶极子层和所述第一偶极子层的极性相反。
本申请实施例提供了一种半导体器件及制造方法，半导体器件包括衬底，衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，第一掺杂区域上设置有堆叠的多个第一半导体层，多个第一半导体层之间具有第一间隙，第二掺杂区域上设置有堆叠的多个第二半导体层，多个第二半导体层之间具有第二间隙，在第一间隙中形成第一偶极子层，第一偶极子层包括依次包围第一半导体层的第一介质层和第二介质层，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，在第二间隙中，对第一介质层、第二介质层和附着颗粒物进行退火处理，得到第二偶极子层，第二偶极子层包括依次包围第二半导体层的第三介质层和第二介质层，第二偶极子层和第一偶极子层的极性相反，在第一间隙中和第二间隙中形成金属栅结构。
可见，在第二间隙中的第二介质层表面形成附着颗粒物，附着颗粒物的尺寸较小，更容易进入到第二间隙中，能够避免由于第二间隙的空间受限导致填充不均匀，甚至无法填充的情况，附着颗粒物在第二间隙中的填充效果更好，然后经过退火处理能够使附着颗粒物扩散进入第一介质层中或者进入到第一介质层和第二半导体层之间，得到第二偶极子层。由于位于第一掺杂区域的第一偶极子层的极性，与位于第二掺杂区域的第二偶极子层的极性相反，在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值，实现多阈值集成，通过控制附着颗粒物的量可以精确调控半导体器件阈值，提高器件性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例提供的一种半导体器件的制造方法的流程示意图；
图2示出了本申请实施例提供的一种半导体器件的结构示意图；
图3-5示出了本申请实施例提供的又一种半导体器件的结构示意图；
图6示出了本申请实施例提供的一种半导体器件的整体结构示意图；
图7为本申请实施例提供的一种半导体器件在Y-Y方向的剖视图；
图8为本申请实施例提供的一种半导体器件在X-X方向的剖视图；
图9-15示出了本申请实施例提供的又一种半导体器件的结构示意图；
图16为本申请实施例提供的一种半导体器件在X-X方向的剖视图；
图17为本申请实施例提供的一种半导体器件在Y-Y方向的剖视图；
图18-25示出了本申请实施例提供的又一种半导体器件的结构示意图；
图26示出了本申请实施例提供的一种半导体器件的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，GAA-FET中具有包围沟道的功函数层(WFL)，在工艺过程中，由于堆叠纳米片之间的空间限制，容易出现功函数层难以填充或者填充不均匀的现象，导致半导体器件阈值难以精确调控，影响器件性能。
基于以上技术问题，本申请实施例提供了一种半导体器件及制造方法，半导体器件包括衬底，衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，第一掺杂区域上设置有堆叠的多个第一半导体层，多个第一半导体层之间具有第一间隙，第二掺杂区域上设置有堆叠的多个第二半导体层，多个第二半导体层之间具有第二间隙，在第一间隙中形成第一偶极子层，第一偶极子层包括依次包围第一半导体层的第一介质层和第二介质层，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，在第二间隙中，对第一介质层、第二介质层和附着颗粒物进行退火处理，得到第二偶极子层，第二偶极子层包括依次包围第二半导体层的第三介质层和第二介质层，第二偶极子层和第一偶极子层的极性相反，在第一间隙中和第二间隙中形成金属栅结构。
可见，在第二间隙中的第二介质层表面形成附着颗粒物，附着颗粒物的尺寸较小，更容易进入到第二间隙中，能够避免由于第二间隙的空间受限导致填充不均匀，甚至无法填充的情况，附着颗粒物在第二间隙中的填充效果更好，然后经过退火处理能够使附着颗粒物扩散进入第一介质层中或者进入到第一介质层和第二半导体层之间，得到第二偶极子层。由于位于第一掺杂区域的第一偶极子层的极性，与位于第二掺杂区域的第二偶极子层的极性相反，在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值，实现多阈值集成，通过控制附着颗粒物的量可以精确调控半导体器件阈值，提高器件性能。
为了便于理解，下面结合附图对本申请实施例提供的一种半导体器件及制造方法进行详细的说明。
参考图1所示，为本申请实施例提供的一种半导体器件的制造方法的流程示意图，该方法可以包括以下步骤。
S101，提供衬底。
在本申请实施例中，可以提供衬底，衬底的材料可以为Si或SiGe，可以对衬底进行掺杂，使衬底具有第一掺杂区域和第二掺杂区域，第一掺杂区域和第二掺杂区域的掺杂类型不同，比如半导体器件可以为CMOS器件，第一掺杂区域可以为PMOS区域，第二掺杂区域可以为NMOS区域。参考图17所示，为本申请实施例提供的又一种半导体器件的结构示意图，衬底100具有第一掺杂区域1001和第二掺杂区域1002。
具体地，可以在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对于PMOS，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对NMOS，上述高掺杂阱区为p阱，注入的杂质为p型杂质离子，比如硼(B)离子。
在本申请实施例中，第一掺杂区域上设置有堆叠的多个第一半导体层，在第一掺杂区域中第一半导体层作为沟道材料，多个第一半导体层之间具间隙，可以记为第一间隙。第二掺杂区域上设置有堆叠的多个第二半导体层，在第二掺杂区域第二半导体层作为沟道材料，多个第二半导体层之间具有间隙，可以记为第二间隙。参考图17所示，第一掺杂区域1001上具有多个第一半导体层1021，在第二掺杂区域1002上具有多个第二半导体层1022。
具体地，可以在衬底上外延生长，形成第三半导体层和第四半导体层交替层叠的堆叠层，可以将第一掺杂区域中的第四半导体层作为第一半导体层，将第二掺杂区域中的第四半导体层作为第二半导体层。参考图2所示，为本申请实施例提供的一种半导体器件的结构示意图，在衬底100上具有由第三半导体层101和第四半导体层102交替层叠的堆叠层。
可以在堆叠层上形成第一侧墙和牺牲层，以第一侧墙为掩蔽，对堆叠层进行刻蚀，把外延生长的堆叠层做成多个周期分布的鳍片。具体地，可以在堆叠层上覆盖一层牺牲层103，牺牲层具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层，沉积第一侧墙104，材料可以为氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层，使其仅保留在堆叠层上多道周期性氮化硅第一侧墙104，第一侧墙104在光刻中可以起到硬掩膜(Hard Mask)的作用。参考图3所示，为本申请实施例提供的又一种半导体器件的结构示意图，在第一掺杂区域1001和第二掺杂区域1002中均形成第一侧墙104和牺牲层103。
以第一侧墙104为掩膜进行刻蚀，形成带有堆叠层结构的鳍片。鳍片上部为堆叠层形成的导电通道区，下部为衬底，形成如图4所示的鳍片。该鳍片不仅包括堆叠层结构，还包括深入到衬底的单晶硅结构100。刻蚀工艺可以为干法刻蚀或湿法刻蚀，比如采用反应离子刻蚀(Reactive ion etching，RIE)。鳍片将用以形成一个或多个n型场效晶体管和/或p型场效晶体管的水平纳米片。
可以在相邻的两个鳍之间形成浅槽隔离(shallow trench isolation，STI)区105，从而隔开相邻鳍片上的晶体管，如图5所示。首先介电绝缘材料进行沉积，然后进行平坦化，例如用CMP工艺，然后进行介电绝缘材料选择性回刻，露出三维的鳍片结构，以形成浅沟槽隔离区105。浅沟槽隔离区105其上表面一般和鳍片中堆叠层结构与衬底单晶硅的界面齐平，也可高于或低于该界面水平线。浅沟槽隔离区105可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。
参考图6为本申请实施例提供的一种半导体器件的整体结构示意图，其中定义两个方向，设置了X-X、Y-Y两条虚线，X-X线为沿鳍线方向、鳍片的中心线，Y-Y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以X-X、Y-Y两条线的剖面示意图。可以理解的是，图6中仅示出一种掺杂区域的结构图，比如仅为PMOS或NMOS。
接着，可以在鳍上形成假栅106和第三侧墙107，如图7所示，为本申请实施例提供的一种半导体器件在Y-Y方向的剖视图，在露出的鳍片上、与鳍线相垂直的方向(即Y-Y方向)上形成假栅106，假栅横跨鳍上部的堆叠层，图8为本申请实施例提供的一种半导体器件在X-X方向的剖视图。假栅106所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。
在假栅两侧，沿鳍线方向(即X-X方向)分别设置氮化硅(SiNx)第三侧墙107，两侧的第三侧墙107厚度可以相同，如图9所示。
具体地，可以采用假栅106和第三侧墙107作为掩膜，通过刻蚀工艺对鳍片进行源漏刻蚀，参考图10所示，仅保留假栅106和第三侧墙107下方的堆叠层。
接着，从外向内刻蚀第一半导体层101两端的部分区域，在第一半导体层101两端形成第二侧墙108。具体地，如图11所示，进行pull-back刻蚀，对第一半导体层101从外向中心方向刻蚀掉部分第一半导体层101，以便后续在被刻蚀掉的第一半导体层101的区域形成第二侧墙108。
然后，在鳍片外周沉积氮化硅(SiNx)第二侧墙108，参考图12所示，接着对第二侧墙108进行刻蚀，刻蚀至在竖直方向与第二半导体层102平齐，即在第一半导体层101两端形成第二侧墙108，参考图13所示。
外延形成源漏区并进行源漏掺杂，如图14所示，对于PMOS，源漏区材料为硼(B)掺杂SiGe(SiGe:B)，对于NMOS，源漏区材料为磷(P)掺杂硅(Si)(Si:P)，并最终形成源漏区110。在假栅106和源漏区110上表面沉积隔绝层111，防止后续步骤中的假栅层106与源漏区110之间的互连短路，并对隔绝层111进行化学机械抛光，使其平坦化。
然后，如图15所示，通过选择性刻蚀或腐蚀工艺，将多晶硅(PolySi，p-si)或非晶硅(a-si)形成的假栅106刻蚀或腐蚀掉，即去掉假栅106。
接着，可以去除堆叠层中的第三半导体层101，保留第一掺杂区域中的第一半导体层1021，以及第二掺杂区域中的第二半导体层1022，相邻第一半导体层1021之间具有第一间隙，相邻第二半导体层1022之间具有第二间隙。参考图16所示，为本申请实施例提供的一种半导体器件在X-X方向的剖视图，参考图17所示，为本申请实施例提供的一种半导体器件在Y-Y方向的剖视图，图16和图17为去除假栅106后形成的半导体器件在不同方向的结构示意图。
S102，在第一间隙中形成第一偶极子层，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物。
在本申请实施例中，可以在第一间隙中形成第一偶极子层，第一偶极子层包括依次包围第一半导体层的第一介质层和第二介质层。具体地，可以在第一间隙中通过沉积或其它方式，依次形成包围第一半导体层的第一介质层和第二介质层。其中，第二介质层的材料包括Hf基高k材料。
在本申请实施例中，可以在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，具体地，可以通过沉积或溅射等方式在第二间隙中形成第一介质层和第二介质层，附着颗粒物可以为纳米颗粒、团簇、基团、分子团等，附着颗粒物的尺寸较小，在形成附着颗粒物时可以采用气体吹扫或气体浸泡等方式形成。可以理解的是，形成附着颗粒物的方式不限于气体吹扫和气体浸泡，也可以通过其它方式形成附着颗粒物。
由于附着颗粒物的尺寸较小，更容易进入到第二间隙中，能够避免由于第二间隙的空间受限导致填充不均匀，甚至无法填充的情况，附着颗粒物在第二间隙中的填充效果更好。参考图23所示，在第一间隙中具有依次包围第一半导体层1021的第一介质层201和第二介质层202，在第二间隙中具有依次包围第二半导体层1022的第一介质层201、第二介质层202和附着颗粒物204。
具体地，第一介质层的厚度可以大于等于0.1nm，且小于等于5nm，第二介质层的厚度也可以大于等于0.1nm，且小于等于5nm，附着颗粒物的厚度也可以大于等于0.1nm，且小于等于5nm。第一介质层的厚度、第二介质层的厚度和附着颗粒物的厚度可以相等，也可以不相等。可以理解的是，在形成第一介质层之前，可以在第一间隙中形成包围第一半导体层的界面氧化层(IL)，以及在第二间隙中形成包围第二半导体层的界面氧化层，界面氧化层的材料可以为二氧化硅等。
在本申请实施例中，可以同时在第一间隙中形成依次包围第一半导体层的第一介质层和第二介质层，以及在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，也就是说，同时在第一间隙和第二间隙中形成第一介质层和第二介质层，能够节省工艺时间。也可以在第一间隙中形成依次包围第一半导体层的第一介质层和第二介质层之后，再在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，比如，在形成第一偶极子层的过程中，将第二掺杂区域中的第二半导体层进行遮蔽，在第一偶极子层形成之后，再将第二半导体层暴露出来，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物。还可以先在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，然后在第一间隙中形成第一偶极子层，二者的先后顺序在此不做具体限定，可根据实际需求进行设置。
在一种可能的实现方式中，在第二间隙中形成依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，可以具体为，在第二间隙中，依次沉积形成包围第二半导体层的第一介质层和第二介质层，比如通过原子层沉积(Atomic Layer Deposition，ALD)等方式，这样可以得到更加均匀的第一介质层和第二介质层。
然后在第二间隙中，通过气体吹扫或气体浸泡(Soaking)的方式在第二介质层的表面形成附着颗粒物，气体能够更容易进入到第二间隙中，不受第二间隙的空间限制，可在较窄的间隙中形成附着颗粒物。由于气体在反应腔室内分布较为均匀，形成的附着颗粒物的分布也会更加均匀。具体地，可以在特定的气体氛围中，通过气体吹扫或气体浸泡在第二介质层的表面上形成附着颗粒物。可以控制气体流量、气压、射频功率、鼓泡温度、反应温度等参数，控制第二介质层表面上附着颗粒物的量，进而可以控制器件阈值。
在一种可能的实现方式中，在第二间隙中，依次沉积形成包围第二半导体层的第一介质层和第二介质层，可以具体为，在第一间隙中依次沉积形成包围第一半导体层的第一介质层、第二介质层和隔离层，同时，在第二间隙中依次沉积形成包围第二半导体层的第一介质层、第二介质层和隔离层。参考图18，在第一掺杂区域1001和第二掺杂区域1002中均具有第一介质层201、第二介质层202和隔离层203，这样可以同时在两个掺杂区域中形成第一介质层和第二介质层，能够节省工艺时间，接着，去除第二间隙中的隔离层，以便在第二间隙中的第二介质层上形成附着颗粒物。参考图20所示，在去除第二间隙中的隔离层之后，第二间隙中具有第一介质层201和第二介质层202。
接着，在第二间隙中，通过气体吹扫的方式在第二介质层的表面形成附着颗粒物，可以具体为，在第一间隙中，通过气体吹扫的方式在隔离层的表面形成附着颗粒物，同时，在第二间隙中，通过气体吹扫或气体浸泡的方式在第二介质层的表面形成附着颗粒物，这样可以同时在第一间隙中形成第一偶极子层，在第二间隙中形成第一介质层、第二介质层和附着颗粒物，减少工艺时间，避免材料浪费。参考图21所示，在第一掺杂区域1001和第二掺杂区域1002中均具有附着颗粒物204。
具体地，可以在第一掺杂区域和第二掺杂区域中，同时通过沉积的方式形成第一介质层、第二介质层和隔离层，接着去除第二间隙中的隔离层，以便在第二间隙中沉积附着颗粒物，接着，在第一掺杂区域和第二掺杂区域中同时形成附着颗粒物。这样，在第二间隙中，具有依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物，在第一间隙中，具有依次包围第一半导体层的第一介质层、第二介质层、隔离层和附着颗粒物，由于附着颗粒物和第二介质层之间具有隔离层，隔离层可以起到隔离作用，附着颗粒物对第一偶极子层中的静电影响较小，可以忽略不计，从而能够同时在第一间隙中形成第一偶极子层，在第二间隙中形成第一介质层、第二介质层和附着颗粒物，节省工艺时间。
在第一间隙中形成隔离层和附着颗粒物之后，可以去除第一间隙中的隔离层和附着颗粒物，以得到第一偶极子层，从而避免附着颗粒物对第一偶极子层中的静电电场方向的影响，能够更加精确的控制第一掺杂区域的器件阈值。
在第一间隙中，由于附着颗粒物附着在第二介质层的表面，分布较为稀疏，可以通过去除第一间隙中的隔离层，以使第一间隙中的隔离层和附着颗粒物均去除，从而得到第一偶极子层。去除第一间隙中的隔离层可以采用腐蚀液腐蚀的方式，这样，仅通过去除一层隔离层，能够使隔离层和附着颗粒物这两层均除掉，相比于针对隔离层和附着颗粒物都分别进行腐蚀去除，材料的刻蚀、腐蚀选择性更好，可以缩短工艺时间，能够更容易的去除附着颗粒物。
具体地，去除第一间隙中的隔离层，可以具体为，在第二间隙中，形成包围附着颗粒物的第一保护层，第一保护层可以为光刻胶(PR)或a-C等，参考图22所示，在第二掺杂区域1002中具有第一保护层207，以第一保护层为掩蔽，去除第一间隙中的隔离层，然后去除第一保护层，能够避免对第二间隙中的第一介质层、第二介质层和附着颗粒物造成损伤，提高器件性能。参考图23所示，为去除第一保护层207之后的半导体结构图，在第一掺杂区域1001中，第一空隙中具有依次包围第一半导体层1021的第一介质层201和第二介质层202。
具体地，去除第二间隙中的隔离层，可以具体为，在第一间隙中，形成包围隔离层的第二保护层，第二保护层可以为光刻胶(PR)或a-C等，以第二保护层为掩蔽，去除第二间隙中的隔离层，然后去除第二保护层，能够避免对第一间隙中的第一介质层和第二介质层造成损伤，提高器件性能。参考图19所示，在第一掺杂区域1001中具有第二保护层205，在第二掺杂区域1002中去除隔离层之后，具有第一半导体层201和第二半导体层202。参考图20所示，为去除第二保护层205之后的半导体结构图。
S103，在第二间隙中，对第一介质层、第二介质层和附着颗粒物进行退火处理，得到第二偶极子层。
在本申请实施例中，可以对第二间隙中的第一介质层、第二介质层和附着颗粒物进行退火处理，使附着颗粒物扩散进入第一介质层中或者进入到第一介质层和第二半导体层之间，得到第二偶极子层。
第二偶极子层包括依次包围第二半导体层的第三介质层和第二介质层，具体地，在附着颗粒物扩散进入第一介质层中时，第三介质层为新形成的复合层，在附着颗粒物扩散进入到第一介质层和第二半导体层之间时，第三介质层包括第一介质层和附着颗粒物。参考图24所示，在退火过程中，黑色的附着颗粒物204扩散进入到第一介质层201中。参考图25所示，退火后在第二间隙中具有第二偶极子层302，第二偶极子层302包括第三介质层206和第二介质层202，在第一间隙中具有第一偶极子层301，第一偶极子层301包括第一介质层201和第二介质层202。
在本申请实施例中，通过改变第一介质层和附着颗粒物的材料，可以使第二偶极子层和第一偶极子层的极性相反，也就是说，第二偶极子层中的静电电场方向和第一偶极子层中的静电电场方向相反，静电电场方向可以由沟道指向金属栅的方向，也可以为由金属栅指向沟道的方向。
比如，第一掺杂区域为PMOS区域，第二掺杂区域为NMOS区域，在第一偶极子层中的静电电场方向为由金属栅指向沟道方向时，第二偶极子层中的静电电场方向为由沟道指向金属栅的方向，可以在PMOS区域和NMOS区域均形成低阈值器件，得到的CMOS器件也为低阈值器件。
还比如，第一掺杂区域为PMOS区域，第二掺杂区域为NMOS区域，在第一偶极子层中的静电电场方向为由沟道指向金属栅的方向时，第二偶极子层中的静电电场方向为由金属栅指向沟道方向，可以在PMOS区域和NMOS区域均形成高阈值器件，得到的CMOS器件也为高阈值器件。
也就是说，在第一掺杂区域和第二掺杂区域的掺杂类型不同时，可以在第一掺杂区域和第二掺杂区域均形成高阈值器件，或均形成低阈值器件。这样，由于位于第一掺杂区域的第一偶极子层的极性，与位于第二掺杂区域的第二偶极子层的极性相反，在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值，实现多阈值集成，通过控制附着颗粒物的量可以精确调控半导体器件阈值，提高器件性能。
在一种可能的实现方式中，在第一介质层的材料包括AlOx、MnOx、ZrOx、TiOx或MoOx等中的至少一种，附着颗粒物的材料包括LaOx、MgOx、ScOx、YOx或NdOx等中的至少一种时，可以在第一掺杂区域和第二掺杂区域中均形成低阈值器件。
具体地，在第一掺杂区域PMOS区域中，第一偶极子层中的静电电场方向为由金属栅指向沟道的方向能够在第一掺杂区域PMOS中形成低阈值器件。在第二掺杂区域NMOS区域中，在第二偶极子层中主要为附着颗粒物中的离子对静电电场方向有作用，第一介质层对静电电场方向的影响可以忽略，则第二偶极子层中的静电电场方向为由沟道指向金属栅的方向，能够在第二掺杂区域NMOS中也形成低阈值器件，实现多阈值集成。
在另一种可能的实现方式中，在第一介质层的材料包括LaOx、MgOx、ScOx、YOx或NdOx等中的至少一种，附着颗粒物的材料包括AlOx、MnOx、ZrOx、TiOx或MoOx等中的至少一种时，可以在第一掺杂区域和第二掺杂区域中均形成高阈值器件。
具体地，在第一掺杂区域PMOS区域中，第一偶极子层中的静电电场方向为由沟道指向金属栅的方向能够在第一掺杂区域PMOS中形成高阈值器件。在第二掺杂区域NMOS区域中，在第二偶极子层中主要为附着颗粒物中的离子对静电电场方向有作用，第一介质层对静电电场方向的影响可以忽略，则第二偶极子层中的静电电场方向为由金属栅指向沟道的方向能够在第二掺杂区域NMOS中也形成高阈值器件，实现多阈值集成。
S104，在第一间隙中和第二间隙中形成金属栅结构。
在本申请实施例中，可以在第一间隙和第二间隙中形成金属栅结构，具体地，金属栅208可以包括覆盖层TiN、阻挡层TaN、功函数层WFL和填充层W等多层结构，图26中未示出其具体膜层结构。
具体地，可以沉积覆盖层TiN和阻挡层TaN，形成TiN/TaN barrier-I，接着在NMOS区域和PMOS区域均沉积PMOS WFL，PMOS WFL的材料可以为TiN或TiSiN，然后，对于NMOS所有区域选择腐蚀去除PMOS WFL，保留PMOS区域的PMOS WFL，接着，可根据实际需求对于部分NMOS区域选择腐蚀barrier-I，控制TiN的残留厚度，然后，对于部分PMOS区域选择腐蚀PMOSWFL，从而控制PMOS WFL的残留厚度，然后对于NMOS区域和PMOS区域均沉积NMOS WFL，NMOSWFL的材料可以为TiAlCx，最后，进行TiN/TaN barrier-II和填充层W导电填充金属沉积，从而形成高k金属栅结构，并进行CMP平坦化。
接着可以在顶部进行ILD介质沉积，形成介质CMP层，在介质CMP层进行接触孔光刻与刻蚀，沉积孔硅化物，引出接触电极，后继完成多层后道互连和钝化保护工艺，从而完成GAA-FET半导体器件制备。
本申请实施例提供了一种半导体器件的制造方法，在第二间隙中的第二介质层表面形成附着颗粒物，附着颗粒物的尺寸较小，更容易进入到第二间隙中，能够避免由于第二间隙的空间受限导致填充不均匀，甚至无法填充的情况，附着颗粒物在第二间隙中的填充效果更好，然后经过退火处理能够使附着颗粒物扩散进入第一介质层中或者进入到第一介质层和第二半导体层之间，得到第二偶极子层。由于位于第一掺杂区域的第一偶极子层的极性，与位于第二掺杂区域的第二偶极子层的极性相反，在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值，实现多阈值集成，通过控制附着颗粒物的量可以精确调控半导体器件阈值，提高器件性能。
基于以上半导体器件的制造方法，本申请实施例还提供了一种半导体器件，参考图26所示，为本申请实施例提供的一种半导体器件的结构示意图，包括：
衬底100，衬底具有掺杂类型不同的第一掺杂区域1001和第二掺杂区域1002，第一掺杂区域1001上设置有堆叠的多个第一半导体层1021，第二掺杂区域1002上设置有堆叠的多个第二半导体层1022；
在多个第一半导体层1021之间，具有依次包围第一半导体层1021的第一偶极子层301和金属栅结构208，在多个第二半导体层1022之间，具有依次包围第二半导体层1022的第二偶极子层302和金属栅结构208，第一偶极子层301包括依次包围第一半导体层1021的第一介质层201和第二介质层202，第二偶极子层302包括依次包围第二半导体层1022的第三介质层206和第二介质层202；第二偶极子层302和第一偶极子层301的极性相反。
在一种可能的实现方式中，在第一间隙中具有依次包围第一半导体层的第一介质层、第二介质层、隔离层和附着颗粒物，在第二间隙中具有依次包围第二半导体层的第一介质层、第二介质层和附着颗粒物。
在一种可能的实现方式中，在第一间隙中具有依次包围第一半导体层的第一介质层和第二介质层。
在一种可能的实现方式中，第一介质层的材料包括AlOx、MnOx、ZrOx、TiOx或MoOx等中的至少一种，附着颗粒物的材料包括LaOx、MgOx、ScOx、YOx或NdOx等中的至少一种；或，第一介质层的材料包括LaOx、MgOx、ScOx、YOx或NdOx等中的至少一种，附着颗粒物的材料包括AlOx、MnOx、ZrOx、TiOx或MoOx等中的至少一种。
在一种可能的实现方式中，第二介质层的材料包括Hf基高k材料。
在一种可能的实现方式中，第一介质层或第二介质层或附着颗粒物的厚度大于等于0.1nm，且小于等于5nm。
本申请实施例提供了一种半导体器件，在第二间隙中的第二介质层表面形成附着颗粒物，附着颗粒物的尺寸较小，更容易进入到第二间隙中，能够避免由于第二间隙的空间受限导致填充不均匀，甚至无法填充的情况，附着颗粒物在第二间隙中的填充效果更好，然后经过退火处理能够使附着颗粒物扩散进入第一介质层中或者进入到第一介质层和第二半导体层之间，得到第二偶极子层。由于位于第一掺杂区域的第一偶极子层的极性，与位于第二掺杂区域的第二偶极子层的极性相反，在第一掺杂区域和第二掺杂区域可以形成不同的器件阈值，实现多阈值集成，通过控制附着颗粒物的量可以精确调控半导体器件阈值，提高器件性能。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于器件结构实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供衬底，所述衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，所述第一掺杂区域上设置有堆叠的多个第一半导体层，所述第二掺杂区域上设置有堆叠的多个第二半导体层，所述多个第一半导体层之间具有第一间隙，所述多个第二半导体层之间具有第二间隙；
在所述第一间隙中形成第一偶极子层，所述第一偶极子层包括依次包围所述第一半导体层的第一介质层和第二介质层，在所述第二间隙中形成依次包围所述第二半导体层的所述第一介质层、所述第二介质层和附着颗粒物；
在所述第二间隙中，对所述第一介质层、所述第二介质层和所述附着颗粒物进行退火处理，得到第二偶极子层，所述第二偶极子层包括依次包围所述第二半导体层的第三介质层和所述第二介质层；所述第二偶极子层和所述第一偶极子层的极性相反；
在所述第一间隙中和所述第二间隙中形成金属栅结构。
2.根据权利要求1所述的制造方法，其特征在于，所述在所述第二间隙中形成依次包围所述第二半导体层的所述第一介质层、所述第二介质层和附着颗粒物，包括：
在所述第二间隙中，依次沉积形成包围所述第二半导体层的所述第一介质层和所述第二介质层；
在所述第二间隙中，通过气体吹扫或气体浸泡方式在所述第二介质层的表面形成附着颗粒物。
3.根据权利要求2所述的制造方法，其特征在于，所述在所述第二间隙中，依次沉积形成包围所述第二半导体层的所述第一介质层和所述第二介质层，包括：
在所述第一间隙中依次沉积形成包围所述第一半导体层的第一介质层、第二介质层和隔离层，在所述第二间隙中依次沉积形成包围所述第二半导体层的所述第一介质层、所述第二介质层和所述隔离层；
去除所述第二间隙中的所述隔离层；
所述在所述第二间隙中，通过气体吹扫的方式在所述第二介质层的表面形成附着颗粒物，包括：
在所述第一间隙中，通过气体吹扫的方式在所述隔离层的表面形成附着颗粒物，在所述第二间隙中，通过气体吹扫的方式在所述第二介质层的表面形成附着颗粒物。
4.根据权利要求3所述的制造方法，其特征在于，所述方法还包括：
去除所述第一间隙中的所述隔离层，以使所述第一间隙中的所述隔离层和所述附着颗粒物去除，得到所述第一偶极子层。
5.根据权利要求4所述的制造方法，其特征在于，所述去除所述第一间隙中的所述隔离层，包括：
在所述第二间隙中，形成包围所述附着颗粒物的第一保护层；
以所述第一保护层为掩蔽，去除所述第一间隙中的所述隔离层；
去除所述第一保护层。
6.根据权利要求3所述的制造方法，其特征在于，所述去除所述第二间隙中的所述隔离层，包括：
在所述第一间隙中，形成包围所述隔离层的第二保护层；
以所述第二保护层为掩蔽，去除所述第二间隙中的所述隔离层；
去除所述第二保护层。
7.根据权利要求1-6任意一项所述的制造方法，其特征在于，所述第一介质层的材料包括AlOx、MnOx、ZrOx、TiOx或MoOx中的至少一种，所述附着颗粒物的材料包括LaOx、MgOx、ScOx、YOx或NdOx中的至少一种；或，所述第一介质层的材料包括LaOx、MgOx、ScOx、YOx或NdOx中的至少一种，所述附着颗粒物的材料包括AlOx、MnOx、ZrOx、TiOx或MoOx中的至少一种。
8.根据权利要求1-6任意一项所述的制造方法，其特征在于，所述第二介质层的材料包括Hf基高k材料。
9.根据权利要求1-6任意一项所述的制造方法，其特征在于，所述第一介质层或所述第二介质层或所述附着颗粒物的厚度大于等于0.1nm，且小于等于5nm。
10.一种半导体器件，其特征在于，包括：
衬底，所述衬底具有掺杂类型不同的第一掺杂区域和第二掺杂区域，所述第一掺杂区域上设置有堆叠的多个第一半导体层，所述第二掺杂区域上设置有堆叠的多个第二半导体层；
在所述多个第一半导体层之间，具有依次包围所述第一半导体层的第一偶极子层和金属栅结构，在所述多个第二半导体层之间，具有依次包围所述第二半导体层的第二偶极子层和金属栅结构，所述第一偶极子层包括依次包围所述第一半导体层的第一介质层和第二介质层，所述第二偶极子层包括依次包围所述第二半导体层的第三介质层和所述第二介质层；所述第二偶极子层和所述第一偶极子层的极性相反。
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