CN116825630A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制造方法，所述方法包括：获取形成有第二导电类型区域的晶圆；通过光刻使光刻胶露出注入窗口；通过离子注入向所述注入窗口下方的所述第二导电类型区域中注入第二导电类型的离子，形成第二导电类型的埋层；对所述光刻胶进行回刻，所述光刻胶被去除一定厚度从而所述注入窗口扩大；通过离子注入向扩大后的注入窗口下方的所述第二导电类型区域中注入第一导电类型的离子，形成第一导电类型掺杂区；所述埋层位于所述第一导电类型掺杂区下方。本发明无需使用额外的光刻版即可形成齐纳二极管的第一导电类型掺杂区，且第一导电类型掺杂区的注入工艺参数可以独立设定，易于满足齐纳二极管的性能需求。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种齐纳二极管，还涉及一种齐纳二极管的制造方法。
背景技术
齐纳二极管(Zener Diode)是一种利用雪崩击穿效应的面接触型晶体二极管，也叫稳压二极管。其利用了PN结工作在反向击穿状态时，击穿电压附近的电流变化很大，电压变化却很小的原理，因此直到施加的电压达到临界反向击穿电压前都具有很高的电阻。在反向击穿时，齐纳二极管在一定的电流范围内(或者说在一定功率损耗范围内)端电压几乎不变，表现出稳压特性。齐纳二极管的反向电压在增加到某个特殊值时，对于一个微小偏压的变化，就会使电流产生一个可观的增加。在这临界击穿点上，反向电阻降低到一个很小的数值，在这个低阻区中电流增加而电压则保持恒定。引起这种效应的电压称为“击穿”电压或“齐纳”电压，齐纳二极管广泛应用于稳压电源与限幅电路之中。
齐纳二极管可以与其他器件集成在一起，例如在BCD工艺平台中集成齐纳二极管。业界希望能够在满足性能需求的前提下以较低的成本制造齐纳二极管，例如以较低的制造成本实现在BCD工艺平台中集成齐纳二极管。在集成制造过程中，为了控制制造成本，要考虑减少工艺制造用的光刻版数量，应尽量确保齐纳二极管及其他器件的同种掺杂能用同一块光刻版进行。而同种掺杂用同一块光刻版有时难以同时满足齐纳二极管及其他器件的各区的特殊要求。这就需要精确的工艺模拟和巧妙的工艺设计，从而实现器件性能与集成兼容性的折中。
发明内容
基于此，有必要提供一种能够在满足齐纳二极管性能需求的前提下，具有较低的制造成本的半导体器件及其制造方法。
一种半导体器件的制造方法，所述半导体器件中集成有齐纳二极管，所述方法包括：获取形成有第二导电类型区域的晶圆；通过光刻使光刻胶露出注入窗口；通过离子注入向所述注入窗口下方的所述第二导电类型区域中注入第二导电类型的离子，形成第二导电类型的埋层；对所述光刻胶进行回刻，所述光刻胶被去除一定厚度从而所述注入窗口扩大；通过离子注入向扩大后的注入窗口下方的所述第二导电类型区域中注入第一导电类型的离子，形成第一导电类型掺杂区；所述埋层位于所述第一导电类型掺杂区下方；其中，所述第一导电类型掺杂区作为所述齐纳二极管的第一极，所述埋层、第二导电类型区域及位于所述第二导电类型区域的表层的第二导电类型掺杂区作为所述齐纳二极管的第二极，所述第一导电类型掺杂区、第二导电类型掺杂区及埋层均位于齐纳二极管区域中；所述第一导电类型为N型、所述第二导电类型为P型、所述第一极为阴极、所述第二极为阳极，或所述第一导电类型为P型、所述第二导电类型为N型、所述第一极为阳极、所述第二极为阴极。
上述半导体器件的制造方法，通过光刻胶的回刻，使注入窗口扩大至与第一导电类型掺杂区的面积相匹配，因此无需使用额外的光刻版即可形成齐纳二极管的第一导电类型掺杂区，且第一导电类型掺杂区的注入工艺参数/工艺条件可以独立设定，易于满足齐纳二极管的性能需求。无需增加光刻版，既能有效提升器件性能，又能进一步提高工艺兼容性。
在其中一个实施例中，所述半导体器件还集成有LDMOS器件，所述第二导电类型掺杂区通过光刻及离子注入形成，且同时形成所述LDMOS器件的有源区的第一区域，所述第一区域具有第二导电类型。
在其中一个实施例中，通过光刻及离子注入形成所述第二导电类型掺杂区的步骤位于所述通过光刻使光刻胶露出注入窗口的步骤之前。
在其中一个实施例中，所述获取形成有第二导电类型区域的晶圆的步骤中，所述晶圆还在第二导电类型区域的表面形成有隔离介质；所述第二导电类型掺杂区和所述第一导电类型掺杂区之间被所述隔离介质隔离。
在其中一个实施例中，所述第一导电类型掺杂区的宽度为所述第一导电类型掺杂区两侧的隔离介质之间的间距；所述光刻胶被去除一定厚度从而所述注入窗口扩大的步骤，是扩大至将所述第一导电类型掺杂区两侧的隔离介质部分露出。
在其中一个实施例中，所述第二导电类型掺杂区的掺杂浓度大于所述第二导电类型区域的掺杂浓度。
在其中一个实施例中，所述第一导电类型掺杂区与所述埋层直接接触。
在其中一个实施例中，所述第一导电类型掺杂区的宽度大于所述埋层的宽度。
在其中一个实施例中，还包括进行轻掺杂漏注入的步骤，所述轻掺杂漏注入包括注入第一导电类型离子从而在所述LDMOS器件的有源区形成轻掺杂注入区、在所述埋层上方形成浅结区，所述浅结区的宽度大于所述第一导电类型掺杂区的宽度。
在其中一个实施例中，所述浅结区的掺杂浓度小于所述第一导电类型掺杂区的掺杂浓度。
一种半导体器件，包括齐纳二极管，通过如前述任一实施例所述的制造方法制造形成。
附图说明
为了更好地描述和说明这里公开的那些发明的实施例和/或示例，可以参考一幅或多幅附图。用于描述附图的附加细节或示例不应当被认为是对所公开的发明、目前描述的实施例和/或示例以及目前理解的这些发明的最佳模式中的任何一者的范围的限制。
图1a和图1b是一种示例性的制造齐纳二极管的过程中晶圆局部的剖面结构示意图；
图2是一实施例中半导体器件的制造方法的流程图；
图3a～图3c是采用图2所示的半导体器件的制造方法制造的过程中晶圆局部的剖面结构示意图；
图4是另一实施例中半导体器件的制造方法的流程图；
图5a～图5c是采用图4所示的半导体器件的制造方法制造的过程中晶圆局部的剖面结构示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
一种示例性的齐纳二极管的制造方法参照图1a和图1b(其中图1b省略了衬底110)，该制造方法可以用于BCD工艺平台中。具体地，在LDMOS(Laterally Diffused MetalOxide Semiconductor，横向扩散金属氧化物半导体)器件进行有源区注入时，一并形成图1a所示的N+区132和P+区134。其中N+区132可以是在LDMOS器件的源漏注入时一并注入形成(N+区132与源漏注入使用同一块光刻版)，P+区134可以是在LDMOS器件的衬底引出区注入时一并注入形成(P+区134与衬底引出区使用同一块光刻版)。在图1a所示结构的基础上，使用光刻版对光刻胶192进行曝光，然后显影露出注入窗口，注入P型离子形成Pbury(P型埋层)136，如图1b所示。图1b所示结构的N+区132作为齐纳二极管的阴极，P型埋层136作为齐纳二极管的阳极并通过P阱120——P+区134引出。
上述制造方法中，齐纳二极管阳极的P型埋层136是通过单独的光刻版来定义，可以根据需要单独调节工艺参数和工艺条件。但是齐纳二极管阴极的N+区132为了节省成本与源漏注入是使用同一块光刻版，因此需要兼顾源漏的需求，N+区132的工艺参数和工艺条件的调节受限，无法提升齐纳二极管的器件性能。
本申请提供一种半导体器件的制造方法，用于制造齐纳二极管，通过较低的制造成本实现齐纳二极管阴极的掺杂区能够独立调节注入的工艺参数和工艺条件，既能有效提升器件性能，又能进一步提高工艺兼容性。图2是本申请一实施例中半导体器件的制造方法的流程图，包括下列步骤：
S210，获取形成有第二导电类型区域的晶圆。
参见图3a，可以通过离子注入或外延等工艺，在衬底310上或衬底310的上层形成第二导电类型区域(即阱区320)。
在本申请的一个实施例中，还可以在晶圆的正面(即阱区320的表面)形成隔离介质340。在本申请的一个实施例中，隔离介质340是LOCOS(Local Oxidation of Silicon，硅局部氧化隔离)结构。在其他实施例中，隔离介质340也可以是浅沟槽隔离结构(STI)，或者多晶硅(poly)等其他介质材质或介质形态的隔离结构，本申请对此不做限制。
衬底310为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在图3a所示的实施例中，衬底310的构成材料选用单晶硅。在图3a所示的实施例中，衬底310具有第二导电类型。
S220，通过光刻使光刻胶露出注入窗口。
在本申请的一个实施例中，图2所示的制造方法应用于BCD工艺平台，在步骤S220之前先进行有源区注入。在图3a所示实施例中，有源区注入包括注入第一导电类型离子，形成LDMOS器件的源漏区，以及注入第二导电类型的离子，形成LDMOS的衬底引出区；其中注入的第二导电类型的离子还会在晶圆的齐纳二极管区域形成第二导电类型掺杂区334，即第二导电类型掺杂区334与LDMOS的衬底引出区采用同一块光刻版进行光刻和离子注入。在其他实施例中，也可以是图2所示的制造方法应用于与其他半导体器件(包括但不限于双极晶体管、结型场效应晶体管、光电二极管、肖特基势垒二极管等中的一种多或多种)一起制备的工艺平台，在步骤S220之前先进行第二导电类型掺杂区334的制备。在图3a所示实施例中，第二导电类型掺杂区334与其他半导体器件的同种导电类型掺杂区采用同一块光刻版进行光刻和离子注入。在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型，制造的齐纳二极管为P-Zener Diode；在其他实施例中，也可以是第一导电类型为P型，第二导电类型为N型，制造的齐纳二极管为N-Zener Diode。
在本申请的一个实施例中，在晶圆的正面(即阱区320的表面)涂覆光刻胶392，然后通过埋层光刻版进行曝光，之后显影形成注入窗口31，参照图3b。图3b中省略了衬底310。
S230，通过离子注入在注入窗口下方的第二导电类型区域中形成第二导电类型的埋层。
通过注入窗口31注入第二导电类型的离子，在阱区320中形成埋层336。埋层336是通过单独的埋层光刻版来定义，可以根据需要单独调节工艺参数和工艺条件。
S240，对光刻胶进行回刻，光刻胶被去除一定厚度从而注入窗口扩大。
使用光刻胶的去胶/灰化设备对图3b中的光刻胶392(晶圆上的光刻胶)进行处理，将光刻胶392去除一部分，即图3b中的光刻胶392会被去掉一层，因此光刻胶392厚度减小、注入窗口31扩大成图3c中的注入窗口33。步骤S240的光刻胶回刻可以通过descum工艺进行，scum是指光刻胶显影后在晶圆表面残留的一层薄的胶质层。
S250，通过离子注入在扩大后的注入窗口下方的第二导电类型区域中形成第一导电类型掺杂区。
通过注入窗口33注入第一导电类型的离子，在阱区320中、埋层336上方形成第一导电类型掺杂区332。在本申请的一个实施例中，第一导电类型掺杂区332的宽度受注入窗口33的宽度限制，因此该实施例中步骤S240中光刻胶回刻的工艺参数要根据第一导电类型掺杂区332的设计宽度来设定，即回刻去除的光刻胶厚度根据第一导电类型掺杂区332的设计宽度来设定。
第一导电类型掺杂区332、第二导电类型掺杂区334及埋层336均位于晶圆的齐纳二极管区域中。在图3c所示的结构中，第一导电类型掺杂区332为N+区，第二导电类型掺杂区334为P+区，埋层336为P型掺杂区；第一导电类型掺杂区332作为齐纳二极管的阴极，埋层336、阱区320及位于阱区320表层的第二导电类型掺杂区334作为齐纳二极管的阳极。在第一导电类型为P型，第二导电类型为N型的实施例中，第一导电类型掺杂区332为齐纳二极管的阳极，埋层336、阱区320及第二导电类型掺杂区334作为齐纳二极管的阴极。
上述半导体器件的制造方法，通过光刻胶的回刻，使注入窗口31扩大至与第一导电类型掺杂区332的宽度相匹配，因此无需使用额外的光刻版即可形成齐纳二极管的第一导电类型掺杂区332，且第一导电类型掺杂区332的注入不与LDMOS的源漏注入共用一块光刻版，因此第一导电类型掺杂区332的注入工艺参数/工艺条件可以独立设定，易于满足齐纳二极管的性能需求。既能有效提升器件性能，又能进一步提高工艺兼容性。
在图3c所示的实施例中，第一导电类型掺杂区332与埋层336直接接触，具体是第一导电类型掺杂区332的底部与埋层336的顶部接触。
在图3c所示的实施例中，第一导电类型掺杂区332的宽度大于埋层336的宽度。
在图3c所示的实施例中，隔离介质340会对步骤S250中第一导电类型离子的注入进行阻挡，因此第一导电类型掺杂区332的宽度为其两侧的隔离介质340之间的间距。在本申请的一个实施例中，步骤S240的光刻胶回刻是将注入窗口31扩大至将第一导电类型掺杂区332两侧的隔离介质340部分露出。这样步骤S240的光刻胶回刻就不需要精确控制回刻去除的光刻胶厚度，可以降低工艺难度。相应地，在形成隔离介质340时，通过控制相应的隔离介质340的尺寸(即预定形成第一导电类型掺杂区332的区域两侧的隔离介质340的间距)，就可以调整第一导电类型掺杂区332的宽度。
在本申请的一个实施例中，第二导电类型掺杂区334的掺杂浓度大于阱区320的掺杂浓度。
在本申请的一个实施例中，上述半导体器件的制造方法还包括进行轻掺杂漏注入的步骤，具体包括注入第一导电类型离子，从而在LDMOS器件的有源区形成轻掺杂注入区、在埋层336上方形成浅结区，浅结区的宽度大于第一导电类型掺杂区332的宽度。利用BCD工艺平台中的轻掺杂漏(LDD)注入，使齐纳二极管形成换边结，能够优化齐纳二极管的特性。
以下提供齐纳二极管形成换边结的一个实施例。参照图4，该实施例中半导体器件的制造方法包括如下步骤：
S412，获取形成有第二导电类型区域的晶圆。
参见图5a，可以通过离子注入或外延等工艺，在衬底510上或衬底510的上层形成第二导电类型区域(即阱区520)。
衬底510为半导体衬底，其材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在图5a所示的实施例中，衬底510的构成材料选用单晶硅。在图5a所示的实施例中，衬底510具有第二导电类型。
S414，在第二导电类型区域表面形成隔离介质。
在图5a所示的实施例中，隔离介质540是LOCOS(Local Oxidation of Silicon，硅局部氧化隔离)结构。在其他实施例中，隔离介质540也可以是浅沟槽隔离结构(STI)，或者多晶硅(poly)等其他介质材质或介质形态的隔离结构，本申请对此不做限制。
S416，完成有源区注入。
在本申请的一个实施例中，图4所示的制造方法应用于BCD工艺平台。有源区注入包括轻掺杂漏注入和源漏注入。轻掺杂漏注入包括注入第一导电类型离子，在LDMOS的有源区形成浅结(用于减少源漏间的沟道漏电流效应)，以及在齐纳二极管区域形成浅结区538。源漏注入包括注入第一导电类型离子，形成LDMOS的源漏区；以及注入第二导电类型的离子，在LDMOS的有源区形成LDMOS的衬底引出区、在齐纳二极管区域形成第二导电类型掺杂区534。即浅结区538与LDD注入采用同一块光刻版进行光刻和离子注入，第二导电类型掺杂区534与LDMOS的衬底引出区采用同一块光刻版进行光刻和离子注入，参照图5a。在本申请的一个实施例中，第一导电类型为N型，第二导电类型为P型，制造的齐纳二极管为P-ZenerDiode；在其他实施例中，也可以是第一导电类型为P型，第二导电类型为N型，制造的齐纳二极管为N-Zener Diode。
S420，通过光刻使光刻胶露出注入窗口。
参照图5b，在晶圆的正面(即阱区520的表面)涂覆光刻胶592，然后通过埋层光刻版进行曝光，之后显影形成注入窗口51。注入窗口51位于浅结区538的正上方，且宽度小于浅结区538的宽度。图5b中省略了衬底510。
S430，通过离子注入在注入窗口下方的第二导电类型区域中形成第二导电类型的埋层。
通过注入窗口51注入第二导电类型的离子，在阱区520中形成埋层536。埋层536形成于浅结区538下方，通过单独的埋层光刻版来定义，可以根据需要单独调节工艺参数和工艺条件。
S440，对光刻胶进行回刻，光刻胶被去除一定厚度从而注入窗口扩大。
使用光刻胶的去胶/灰化设备对图5b中的光刻胶592进行处理，将光刻胶592去除一部分，即图5b中的光刻胶592会被去掉一层，因此光刻胶592厚度减小、注入窗口51扩大成图5c中的注入窗口53。
S450，通过离子注入在扩大后的注入窗口下方的第二导电类型区域中形成第一导电类型掺杂区。
通过注入窗口53注入第一导电类型的离子，在埋层536上方形成第一导电类型掺杂区532，第一导电类型掺杂区532与浅结区538部分重合，浅结区538的宽度大于第一导电类型掺杂区532的宽度。第一导电类型掺杂区532的掺杂浓度大于浅结区538的掺杂浓度。
第一导电类型掺杂区532、浅结区538、第二导电类型掺杂区534及埋层536均位于晶圆的齐纳二极管区域中。在图5c所示的结构中，第一导电类型掺杂区532为N+区，第二导电类型掺杂区534为P+区，埋层536为P型掺杂区，浅结区538为N型掺杂区；第一导电类型掺杂区532和浅结区538作为齐纳二极管的阴极，埋层536、阱区520及位于阱区520表层的第二导电类型掺杂区534作为齐纳二极管的阳极。在第一导电类型为P型，第二导电类型为N型的实施例中，第一导电类型掺杂区532和浅结区538为齐纳二极管的阳极，埋层536、阱区520及第二导电类型掺杂区534作为齐纳二极管的阴极。在其他实施例中，也可以是图4所示的制造方法应用于与其他半导体器件(包括但不限于双极晶体管、结型场效应晶体管、光电二极管、肖特基势垒二极管等中的一种多或多种)一起制备的工艺平台，有源区注入包括注入第一导电类型离子以在齐纳二极管区域形成浅结区538，该浅结区538与其他半导体器件的同种导电类型掺杂区采用同一块光刻版进行光刻和离子注入。
在本申请的一个实施例中，第二导电类型掺杂区534的掺杂浓度大于阱区520的掺杂浓度。
在图5c所示的实施例中，第一导电类型掺杂区532与埋层536直接接触，具体是第一导电类型掺杂区532的底部与埋层536的顶部接触。
在图5c所示的实施例中，第一导电类型掺杂区532的宽度大于埋层536的宽度。
根据本领域的相关研究，齐纳二极管将结击穿控制在第一导电类型掺杂区532和埋层536的纵向接触面上，可以获得较为理想的电压-电流曲线。在图5c所示的齐纳二极管中，由于设置了浅结区538，因此外圈的PN结由图3c的第一导电类型掺杂区332-埋层336变成了浅结区538-埋层536/第一导电类型掺杂区532-埋层536，由于浅结区538的掺杂浓度低于第一导电类型掺杂区532的掺杂浓度，因此外圈的PN结的击穿电压会变高(变得比第一导电类型掺杂区532和埋层536的纵向接触面高)，这样更能保证齐纳二极管的击穿发生在该纵向接触面上，因此可以进一步提高齐纳二极管的性能。
本申请相应提供一种半导体器件，包括齐纳二极管，所述半导体器件是通过前述任一实施例所述的半导体器件的制造方法制造形成。
应该理解的是，虽然本申请的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，本申请的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体器件的制造方法，所述半导体器件中集成有齐纳二极管，其特征在于，所述方法包括：
获取形成有第二导电类型区域的晶圆；
通过光刻使光刻胶露出注入窗口；
通过离子注入向所述注入窗口下方的所述第二导电类型区域中注入第二导电类型的离子，形成第二导电类型的埋层；
对所述光刻胶进行回刻，所述光刻胶被去除一定厚度从而所述注入窗口扩大；
通过离子注入向扩大后的注入窗口下方的所述第二导电类型区域中注入第一导电类型的离子，形成第一导电类型掺杂区；所述埋层位于所述第一导电类型掺杂区下方；
其中，所述第一导电类型掺杂区作为所述齐纳二极管的第一极，所述埋层、第二导电类型区域及位于所述第二导电类型区域的表层的第二导电类型掺杂区作为所述齐纳二极管的第二极，所述第一导电类型掺杂区、第二导电类型掺杂区及埋层均位于齐纳二极管区域中；所述第一导电类型为N型、所述第二导电类型为P型、所述第一极为阴极、所述第二极为阳极，或所述第一导电类型为P型、所述第二导电类型为N型、所述第一极为阳极、所述第二极为阴极。
2.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件还集成有LDMOS器件，所述第二导电类型掺杂区通过光刻及离子注入形成，且同时形成所述LDMOS器件的有源区的第一区域，所述第一区域具有第二导电类型。
3.根据权利要求2所述的半导体器件的制造方法，其特征在于，通过光刻及离子注入形成所述第二导电类型掺杂区的步骤位于所述通过光刻使光刻胶露出注入窗口的步骤之前。
4.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述获取形成有第二导电类型区域的晶圆的步骤中，所述晶圆还在第二导电类型区域的表面形成有隔离介质；所述第二导电类型掺杂区和所述第一导电类型掺杂区之间被所述隔离介质隔离。
5.根据权利要求4所述的半导体器件的制造方法，其特征在于，所述第一导电类型掺杂区的宽度为所述第一导电类型掺杂区两侧的隔离介质之间的间距；所述光刻胶被去除一定厚度从而所述注入窗口扩大的步骤，是扩大至将所述第一导电类型掺杂区两侧的隔离介质部分露出。
6.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第二导电类型掺杂区的掺杂浓度大于所述第二导电类型区域的掺杂浓度。
7.根据权利要求1所述的半导体器件的制造方法，其特征在于，所述第一导电类型掺杂区与所述埋层直接接触。
8.根据权利要求2所述的半导体器件的制造方法，其特征在于，还包括进行轻掺杂漏注入的步骤，所述轻掺杂漏注入包括注入第一导电类型离子从而在所述LDMOS器件的有源区形成轻掺杂注入区、在所述埋层上方形成浅结区，所述浅结区的宽度大于所述第一导电类型掺杂区的宽度。
9.根据权利要求2所述的半导体器件的制造方法，其特征在于，所述浅结区的掺杂浓度小于所述第一导电类型掺杂区的掺杂浓度。
10.一种半导体器件，包括齐纳二极管，其特征在于，通过如权利要求1-9中任一项所述的制造方法制造形成。
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