CN116799049A - 半导体装置 - Google Patents

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Abstract

实施方式提供一种能够抑制恢复时的电压振动的半导体装置。有关实施方式的半导体装置包括第1～第2电极和第1～第5半导体区域。第1半导体区域设置在第1电极之上，与第1电极电连接，是第1导电型。第2半导体区域设置在第1半导体区域之上，是第1导电型。第3半导体区域设置在第2半导体区域的一部分之上，是第1导电型。第4半导体区域设置在第2半导体区域之上及第3半导体区域之上，是第2导电型。第5半导体区域设置在第4半导体区域的一部分之上，是第2导电型。第5半导体区域的至少一部分位于第3半导体区域的至少一部分的上方。第2电极设置在第5半导体区域之上，与第5半导体区域电连接。

Description

半导体装置
本申请主张以日本专利申请2022－44513号(申请日：2022年3月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明涉及半导体装置。
背景技术
例如在电力转换等用途中，使用包括二极管的半导体装置。在二极管从接通状态向断开状态转移的恢复时，有时在二极管中产生的电压振动。
发明内容
本发明提供能够抑制恢复时的电压振动的半导体装置。
有关实施方式的半导体装置包括第1电极、第1半导体区域、第2半导体区域、第3半导体区域、第4半导体区域、第5半导体区域和第2电极。上述第1半导体区域设置在上述第1电极之上，与上述第1电极电连接，是第1导电型。上述第2半导体区域设置在第1半导体区域之上，是第1导电型，具有比上述第1半导体区域的第1导电型的杂质浓度低的第1导电型的杂质浓度。上述第3半导体区域设置在上述第2半导体区域的一部分之上，是第1导电型，具有比上述第2半导体区域的第1导电型的杂质浓度高的第1导电型的杂质浓度。上述第4半导体区域设置在上述第2半导体区域之上及上述第3半导体区域之上，是第2导电型。上述第5半导体区域设置在上述第4半导体区域的一部分之上，是第2导电型，具有比上述第4半导体区域的第2导电型的杂质浓度高的第2导电型的杂质浓度。上述第5半导体区域的至少一部分位于上述第3半导体区域的至少一部分的上方。上述第2电极设置在上述第5半导体区域之上，与上述第5半导体区域电连接。
附图说明
图1是表示有关第1实施方式的半导体装置的示意性俯视图。
图2是表示有关第1实施方式的半导体装置的示意性剖面图。
图3是表示有关第1实施方式的半导体装置的示意性剖面图。
图4是表示有关第1实施方式的半导体装置的示意性俯视图。
图5是表示有关第1实施方式的半导体装置的示意性剖面图。
图6是表示有关第1实施方式的半导体装置的示意性剖面图。
图7是例示半导体装置的特性模拟结果的曲线图。
图8是例示半导体装置的特性模拟结果的曲线图。
图9是表示有关第2实施方式的半导体装置的示意性俯视图。
图10是表示有关第2实施方式的半导体装置的一部分的示意性俯视图。
图11是表示有关第2实施方式的半导体装置的示意性剖面图。
图12是表示有关第2实施方式的半导体装置的示意性剖面图。
图13是表示有关第2实施方式的半导体装置的示意性剖面图。
图14是表示有关第2实施方式的半导体装置的一部分的示意性俯视图。
图15是表示有关第2实施方式的半导体装置的示意性剖面图。
图16是表示有关第2实施方式的半导体装置的示意性剖面图。
图17是表示有关第2实施方式的半导体装置的示意性剖面图。
具体实施方式
以下，一边参照附图一边对本发明的各实施方式进行说明。
附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比例等并不一定与现实相同。即使是表示相同的部分的情况，也存在根据附图而将彼此的尺寸或比例表示得不同的情况。
本申请的说明书和各图中，对于与已经说明的要素相同的要素赋予相同的标号而将详细的说明适当省略。
对于以下说明的各实施方式，也可以使各半导体区域的p型(第2导电型的一例)和n型(第1导电型的一例)反转而实施各实施方式。
(第1实施方式)
图1是表示有关第1实施方式的半导体装置的示意性俯视图。
图2是表示有关第1实施方式的半导体装置的示意性剖面图。
图3是表示有关第1实施方式的半导体装置的示意性剖面图。
图1～图3所示的有关实施方式的半导体装置101例如是二极管。图2与图1所示的A－A线剖面对应。图3与图1所示的B－B线剖面对应。
如图2所示，半导体装置101包括第1电极11、半导体层20和第2电极12。半导体层20例如是半导体基板。半导体层20设置在第1电极11与第2电极12之间。半导体层20包括第1半导体区域21(阴极区域)、第2半导体区域22(漂移区域)、第3半导体区域23、第4半导体区域24(阳极区域)和第5半导体区域25(接触区域)。另外，在图1中，省略第2电极12的图示，以虚线表示第4半导体区域24的下层的第3半导体区域23的位置。
在以下的说明中，设从第1电极11朝向第2电极12的方向为Z方向。Z方向例如是与第1电极11的上表面垂直的方向。Z方向与从第1半导体区域21朝向第4半导体区域24的方向对应。设相对于Z方向垂直而相互正交的两个方向为X方向及Y方向。此外，为了说明，将从第1电极11朝向第2电极12的方向称作“上”，将其相反方向称作“下”。即，将第2电极12侧设为上侧，将第1电极11侧设为下侧。这些方向基于第1电极11和第2电极12的相对的位置关系，与重力的方向无关。
第1电极11例如是设置在半导体层20的背面(下表面)的大致整体的背面电极。第1半导体区域21设置在第1电极11上，与第1电极11电连接。第1半导体区域21例如与第1电极11的上表面接触。第1半导体区域21是第1导电型(例如n型)。
第2半导体区域22设置在第1半导体区域21之上，与第1半导体区域21电连接。第2半导体区域22与第1半导体区域21接触(连续)。第2半导体区域22是第1导电型。第2半导体区域22的第1导电型的杂质浓度比第1半导体区域21的第1导电型的杂质浓度低。
如图2所示，可以在第2半导体区域22与第1半导体区域21之间设置半导体区域22b(缓冲区域)。半导体区域22b与第1半导体区域21及第2半导体区域22接触，将第1半导体区域21与第2半导体区域22电连接。半导体区域22b是第1导电型。半导体区域22b的第1导电型的杂质浓度比第1半导体区域21的第1导电型的杂质浓度低，比第2半导体区域22的第1导电型的杂质浓度高。
第3半导体区域23设置在第2半导体区域22的一部分之上，与第2半导体区域22电连接。如图2所示，第3半导体区域23的底面23u及侧面23s与第2半导体区域22接触。侧面23s是与X方向相交而在Y方向上延伸的面。第3半导体区域23的上表面23t与第2半导体区域22的上表面22t连续。上表面23t的Z方向的位置可以与上表面22t的Z方向的位置相同。第3半导体区域23是第1导电型。第3半导体区域23的第1导电型的杂质浓度比第2半导体区域22的第1导电型的杂质浓度高。第3半导体区域23的第1导电型的杂质浓度可以比第1半导体区域21的第1导电型的杂质浓度低。
第3半导体区域23的第1导电型的杂质浓度不作特别限定，例如是第2半导体区域22的第1导电型的杂质浓度的10倍以上500倍以下。第3半导体区域23的第1导电型的杂质浓度例如是1×1015atoms/cm3(原子/立方厘米)以上5×1016atoms/cm3以下。
在该例中，第3半导体区域23设置有多个。多个第3半导体区域23沿着X方向周期性地排列。各第3半导体区域23在Y方向上延伸。
第4半导体区域24设置在第2半导体区域22之上以及第3半导体区域23之上。第4半导体区域24与第2半导体区域22及第3半导体区域23电连接。如图2所示，第4半导体区域24与第2半导体区域22的上表面22t及第3半导体区域23的上表面23t接触。第4半导体区域24是第2导电型(例如p型)。
第5半导体区域25设置在第4半导体区域24的一部分之上，与第4半导体区域24电连接。如图2所示，第5半导体区域25的底面25u及侧面25s与第4半导体区域24接触。侧面25s是与X方向相交而在Y方向上延伸的面。第5半导体区域25的上表面25t与第4半导体区域24的上表面24t连续。上表面25t的Z方向的位置可以与上表面24t的Z方向的位置相同。第5半导体区域25是第2导电型。第5半导体区域25的第2导电型的杂质浓度比第4半导体区域24的第2导电型的杂质浓度高。
第5半导体区域25的第2导电型的杂质浓度不作特别限定，但例如是第4半导体区域24的第2导电型的杂质浓度的10倍以上200倍以下。第5半导体区域25的第2导电型的杂质浓度例如是1×1017atoms/cm3以上1×1019atoms/cm3以下。
第5半导体区域25的至少一部分位于第3半导体区域23的至少一部分的上方。换言之，在沿着Z方向观察的情况下，第5半导体区域25的至少一部分与第3半导体区域23的至少一部分重叠。
在该例中，第5半导体区域25设置有多个。多个第5半导体区域25沿着X方向周期性地排列。各第5半导体区域25在Y方向上延伸。多个第5半导体区域25在X方向上排列的周期可以与多个第3半导体区域23在X方向上排列的周期相同。换言之，第3半导体区域23沿着第5半导体区域25延伸。第3半导体区域23的沿着Y方向的长度可以与第5半导体区域25的沿着Y方向的长度相同。
多个第5半导体区域25各自的至少一部分位于多个第3半导体区域23各自的至少一部分的上方。即，在1个第5半导体区域25的上方配置有1个第3半导体区域23。如图1或图2所示，在相互相邻的第5半导体区域25彼此之间的区域20m的中央20c的下方，不配置第3半导体区域23。换言之，第3半导体区域23与中央20c并不在Z方向上并列(重叠)。例如，第3半导体区域23仅设置在第5半导体区域25的下方。另外，中央20c在如图1那样从上方观察的情况下，是经过将相互相邻的第5半导体区域25彼此连结的最短的线段的中点并在Y方向上延伸的线状。
第2电极12设置在第4半导体区域24之上以及第5半导体区域25之上，与第4半导体区域24及第5半导体区域25电连接。如图2所示，第2电极12的下表面与第4半导体区域24的上表面24t及第5半导体区域25的上表面25t接触。例如，第2电极12与第4半导体区域24的接触是肖特基接触，第2电极12与第5半导体区域25的接触是欧姆接触。
说明半导体装置100的各构成要素的材料的一例。
第1半导体区域21、第2半导体区域22、第3半导体区域23、第4半导体区域24、第5半导体区域25作为半导体材料而含有硅、碳化硅、氮化镓或镓砷。在作为半导体材料而使用硅的情况下，作为n型杂质可以使用砷、磷或锑。作为p型杂质可以使用硼。第3半导体区域23、第4半导体区域24及第5半导体区域25例如可以通过杂质的离子注入而形成。
第1电极11及第2电极12包含金属等导电材料。例如，第1电极11及第2电极12包含铝、钛及钨的至少某一个。例如，第2电极12包含铝及硅。或者，第2电极12包含钛或钨。
说明半导体装置100的动作。
如果相对于第1电极11向第2电极12施加正的电压，则在第2半导体区域22与第4半导体区域24之间的pn结以及第3半导体区域23与第4半导体区域24之间的pn结施加正向电压。从第5半导体区域25经由第4半导体区域24向第2半导体区域22(及第3半导体区域23)注入空穴，从第1半导体区域21向第2半导体区域22注入电子。从第2电极12向第1电极11流过电流，半导体装置100成为接通状态。在接通状态下，在第2半导体区域22积蓄空穴及电子，第2半导体区域22的电阻大幅下降。
然后，如果相对于第2电极12向第1电极11施加正的电压，则从第2电极12向第1电极11流过的电流断路，半导体装置100成为断开状态。储存在第2半导体区域22的空穴经由第5半导体区域25向第2电极12排出。储存在第2半导体区域22的电子经由第1半导体区域21向第1电极11排出。耗尽层从第2半导体区域22与第4半导体区域24的pn接面与电压对应地朝向第2半导体区域22扩展。通过扩展到第2半导体区域22的耗尽层保持耐压。
说明实施方式的效果。
如上所述，在有关实施方式的半导体装置101，第5半导体区域25的至少一部分位于第3半导体区域23的至少一部分的上方。换言之，第3半导体区域23的至少一部分配置在第5半导体区域25的下方。由此，能够在将半导体装置101(二极管)从接通状态向断开状态切换的恢复时，抑制在第1电极11与第2电极12之间产生的电压(恢复电压)的振动，能够提高恢复特性。可以认为这是因为，例如通过设置第3半导体区域23，抑制了在恢复时耗尽层从pn接面朝向第2半导体区域22扩展的速度。例如，通过设置第3半导体区域23，耗尽层到达第1半导体区域21(或半导体区域22b)为止的时间变长。由此，例如来自第2半导体区域22的载流子的排出花费时间，抑制了恢复时的第1电极11和第2电极12的电位差的急剧的变化，恢复特性成为软恢复。
另一方面，在设置有第3半导体区域23的情况下，有可能对于接通状态的导通特性产生影响。具体而言，接通电阻有可能增大。例如，有可能在第3半导体区域23与第4半导体区域24之间形成势垒，接通电流减小。相对于此，在半导体装置101，第3半导体区域23不配置在第5半导体区域25间的中央20c的下方。换言之，例如仅在作为载流子注入部位的第5半导体区域25的下方设置第3半导体区域23。在此情况下，与在中央20c的下方配置有第3半导体区域23的情况相比，能够抑制接通电阻的增大。可以认为这是因为，例如在作为载流子注入部位的第5半导体区域25的正下方，载流子浓度比较高，所以抑制了由第3半导体区域23带来的势垒的影响。例如，在载流子浓度高的情况下，空穴能够比较容易地越过势垒。
如关于图1等说明的那样，第3半导体区域23及第5半导体区域25在Y方向上延伸。即，第3半导体区域23以沿着第5半导体区域25延伸的方式配置。由此，例如即使一边抑制由第3半导体区域23带来的对导通特性的影响，也能够抑制恢复电压的振动。
例如如图2所示，第3半导体区域23的沿着X方向的长度W23是第5半导体区域25的沿着X方向的长度W25以上。由此，例如在第5半导体区域25的下方的比较大的范围中设置第3半导体区域23，所以能够进一步抑制恢复电压的振动。例如，可以认为能够使恢复时的耗尽层向下方延伸的速度更低。在该例中，长度W23比长度W25长，1个第5半导体区域25的X方向上的两端位于第3半导体区域23之上。例如，第5半导体区域25的整体在Z方向上与第3半导体区域23重叠。但是，在实施方式中，长度W23也可以比长度W25短，也可以在1个第5半导体区域25的一部分的下方不配置第3半导体区域23。长度W23不作特别限定，例如是1μm(微米)以上50μm以下。长度W25不作特别限定，例如是5μm以上50μm以下。
此外，例如第3半导体区域23的沿着X方向的长度W23可以比相邻的第3半导体区域23彼此之间的距离W23m长，可以比相邻的第5半导体区域25彼此之间的距离W25m长。在长度W23长的情况下，由于在第5半导体区域25的下方的比较大的范围中设置第3半导体区域23，所以例如能够进一步抑制恢复电压的振动。但是，实施方式并不限于上述记载，第3半导体区域23的沿着X方向的长度W23也可以比相邻的第5半导体区域25彼此之间的距离W25m短，也可以比相邻的第3半导体区域23彼此之间的距离W23m长。在长度W23短的情况下，容易抑制由第3半导体区域23带来的对导通特性的影响。
例如如图2所示，第3半导体区域23的沿着Z方向的长度D23比第4半导体区域24的沿着Z方向的长度D24长。可以想到，如果使第3半导体区域23的沿着Z方向的长度D23变长，则能进一步抑制恢复时的耗尽层的扩展。由此，能够进一步抑制恢复电压的振动。但是，在实施方式中，第4半导体区域24的沿着Z方向的长度D24也可以比第3半导体区域23的沿着Z方向的长度D23长。在第4半导体区域24的沿着Z方向的长度D24长的情况下，在从接通状态切换为断开状态而将电流断路时，不易发生第4半导体区域24的表面上的穿通(punchthrough)，断路耐受量提高。长度D23不作特别限定，例如是5μm以上20μm以下。长度D24不作特别限定，例如是2μm以上10μm以下。
(变形例)
图4是表示有关第1实施方式的半导体装置的示意性俯视图。
图5是表示有关第1实施方式的半导体装置的示意性剖面图。
图6是表示有关第1实施方式的半导体装置的示意性剖面图。
图5与图4所示的C－C线剖面对应。图6与图4所示的D－D线剖面对应。如图4～图6所示，在有关实施方式的半导体装置102，第4半导体区域24包括第1区域24a和第2区域24b。除此以外对于半导体装置102能够应用与半导体装置101同样的说明。
如图5所示，第1区域24a与第2区域24b在X方向上排列。第2区域24b比第1区域24a深。即，第2区域24b的下端24bu的Z方向上的位置比第1区域24a的下端24au(下表面)的Z方向上的位置靠下方。另外，第2区域24b的上端24bt(上表面)的Z方向上的位置可以与第1区域24a的上端24at(上表面)的Z方向上的位置相同。
第2区域24b的至少一部分位于第3半导体区域23的至少一部分与第5半导体区域25的至少一部分之间。例如，第2区域24b的X方向的长度W24b比第5半导体区域25的X方向的长度W25长。例如，第5半导体区域25的整体配置在第2区域24b之上。
在该例中，第3半导体区域23的X方向的长度W23比第2区域24b的X方向的长度W24b长。例如，如图5所示，第3半导体区域23可以与第2区域24b的X方向上的侧面24bq、24br接触。第3半导体区域23可以与第1区域24a的下端24au接触。但是，在实施方式中，长度W23也可以比长度W24b短，也可以在第2区域24b的一部分的下方不配置第3半导体区域23。
第1区域24a设置多个。多个第1区域24a沿着X方向周期性地排列。各第1区域24a在Y方向上延伸。第2区域24b设置多个。多个第2区域24b沿着X方向周期性地排列。第1区域24a和第2区域24b沿着X方向交替地排列。各第2区域24b在Y方向上延伸。
第2区域24b的第2导电型的杂质浓度可以与第1区域24a的第2导电型的杂质浓度不同。例如，第2区域24b的第2导电型的杂质浓度比第1区域24a的第2导电型的杂质浓度高。
这样，在半导体装置102，由于第4半导体区域24的一部分向下方突出，当从接通状态切换为断开状态而将电流断路时，不易发生向第4半导体区域24的表面的穿通，断路耐受量提高。
在半导体装置102，与半导体装置101同样地，能够抑制恢复电压的振动。
图7是例示半导体装置的特性模拟结果的曲线图。
图7表示有关实施方式的半导体装置100(未图示)及有关参考例的半导体装置190、191(未图示)的恢复时的电压及电流。半导体装置100是与上述的半导体装置102同样的半导体装置。半导体装置190与半导体装置100相比，是省略了第3半导体区域23的结构的半导体装置。半导体装置191与半导体装置100相比，是将第3半导体区域23的位置在X方向上进行了偏移的结构的半导体装置。在半导体装置191，第5半导体区域25间的中央20c与第3半导体区域23在Z方向上重叠，第3半导体区域23与第5半导体区域25在Z方向上不重叠。
图7的横轴表示时间(秒)。图7的纵轴的比0大的范围表示在第1电极11与第2电极12之间产生的电压V(伏特)。图7的纵轴的比0小的范围表示流过第1电极11与第2电极12之间的电流I(安培)。如图7所示，在半导体装置190的电压V190及电流I190中产生了振动。相对于此，在半导体装置100的电压V100及电流I100中，与半导体装置190相比抑制了振动。此外，在半导体装置191的电压V191及电流I191中，与半导体装置190相比也抑制了振动。这样，在实施方式中，通过设置第3半导体区域23，能够抑制恢复时的电压的振动。
图8是例示半导体装置的特性模拟结果的曲线图。
图8表示半导体装置100、190、191的接通状态下的特性。图8的纵轴表示流过第1电极11与第2电极12之间的电流I(安培)。图8的横轴表示在第1电极11与第2电极12之间产生的电压V(伏特)。
如图8所示，半导体装置191的电流IF191比半导体装置190的电流IF190大幅下降。相对于此，对于有关实施方式的半导体装置100的电流IF100，抑制从电流IF190的下降。这样，在实施方式中，第3半导体区域23优选不配置在第5半导体区域25间的中央20c的下方。由此，能够抑制设置有第3半导体区域23的情况下的对于导通特性的影响。
(第2实施方式)
图9是表示有关第2实施方式的半导体装置的示意性俯视图。
如图9所示，在实施方式半导体装置103，设定有第1区域R1和第2区域R2。第1区域R1例如是设置有二极管的二极管区域。第2区域R2例如是设置有IGBT(Insulated GateBipolar Transistor：绝缘栅双极晶体管)的IGBT区域。半导体装置103例如是RC－IGBT(Reverse Conducting IGBT：逆导型IGBT)。
在图9中，第1区域R1及第2区域R2分别是1个。第1区域R1及第2区域R2也可以分别设置多个。第1区域R1和第2区域R2在Y方向(或X方向)上排列设置。
在半导体装置103的上表面，设置有第2电极12和第3电极13(例如栅极焊盘)。在半导体装置103的上表面的端缘设置有末端绝缘膜70。
图10是表示有关第2实施方式的半导体装置的一部分的示意性俯视图。
图11～图13是表示有关第2实施方式的半导体装置的示意性剖面图。
图10是将图9所示的第1区域R1的一部分RD放大表示的俯视图。另外，在图10中省略了第2电极12的图示。图11对应于图10所示的E－E线剖面。图12对应于图10所示的F－F线剖面。图13对应于图10所示的G－G线剖面。
在半导体装置103的第1区域R1中，也设置有第1电极11、第1半导体区域21、第2半导体区域22、第3半导体区域23、第4半导体区域24、第5半导体区域25及第2电极12。半导体装置103的第1区域R1还包括第1导电部31及第1绝缘膜51。
例如如图11所示，第1导电部31隔着第1绝缘膜51与第2半导体区域22的侧面22p、第3半导体区域23的侧面23p、第4半导体区域24的侧面24p及第5半导体区域25的侧面25p分别对置。即，第1导电部31和侧面22p、侧面23p、侧面24p及侧面25p分别在Y方向上并列。第1绝缘膜51配置在第1导电部31与各侧面(侧面22p、侧面23p、侧面24p及侧面25p各自)之间。第1绝缘膜51与第1导电部31及各侧面(侧面22p、侧面23p、侧面24p及侧面25p各自)接触。另外，侧面22p、侧面23p、侧面24p及侧面25p分别是与Y方向相交并沿着Z－X平面延伸的面。
第1导电部31与位于上方的第2电极12电连接。例如，第1导电部31的电位设定为与第2电极12的电位相同。
在半导体层20设置有第1沟槽T1。第1沟槽T1是从半导体层20的表面(第4半导体区域24的上表面24t及第5半导体区域25的上表面25t)向下方延伸、到达第2半导体区域22为止的凹部。在第1沟槽T1的内侧面配置有第1绝缘膜51，在第1绝缘膜51的内侧配置有第1导电部31。
第1沟槽T1、第1绝缘膜51及第1导电部31分别设置多个。多个第1沟槽T1沿着Y方向周期性地排列。各第1沟槽T1在X方向上延伸。
多个第1绝缘膜51沿着Y方向周期性地排列。各第1绝缘膜51设置在各第1沟槽T1的内壁，在X方向上延伸。
多个第1导电部31沿着Y方向周期性地排列。各第1导电部31设置在各第1沟槽T1及各第1绝缘膜51的内部，在X方向上延伸。
例如如图10所示，在Y方向上延伸的第5半导体区域25被第1沟槽T1分割为在Y方向上相互分离的多个部分。同样，在Y方向上延伸的第3半导体区域23被第1沟槽T1在Y方向上分割为相互分离的多个部分。
图14是表示有关第2实施方式的半导体装置的一部分的示意性俯视图。
图15～图17是表示有关第2实施方式的半导体装置的示意性剖面图。
图14是将图9所示的第2区域R2的一部分RI放大表示的俯视图。另外，在图14中省略了第2电极12的图示。图15对应于图14所示的H－H线剖面。图16对应于图14所示的I－I线剖面。图17对应于图14所示的J－J线剖面。
例如如图15所示，第1电极11、第2电极12及第2半导体区域22在第2区域R2也设置。即，第1电极11、第2电极12及第2半导体区域22跨第1区域R1及第2区域R2设置，从第1区域R1到第2区域R2连续。
例如，第1电极11在第1区域R1中作为阴极电极发挥功能，在第2区域R2中作为集电极电极发挥功能。例如，第2电极12在第1区域R1中作为阳极电极发挥功能，在第2区域R2中作为发射极电极发挥功能。
例如如图15所示，半导体装置103的第2区域R2还包括第6半导体区域26(集电极区域)、第7半导体区域27(基极区域)、第8半导体区域28(发射极区域)、半导体区域29(势垒区域)、第2绝缘膜52(栅极绝缘膜)及第2导电部32(栅极电极)。例如如图16所示，半导体装置103的第2区域R2还包括半导体区域40。各半导体区域是半导体层20(半导体基板)的一部分。
第6半导体区域26设置在第1电极11与第2半导体区域22之间，与第2半导体区域22及第1电极11电连接。在第6半导体区域26与第2半导体区域22之间，可以设置半导体区域22b(缓冲区域)。第6半导体区域26例如与第2半导体区域22(或半导体区域22b)及第1电极11接触。第6半导体区域26是第2导电型。
半导体区域29设置在第2半导体区域22之上，与第2半导体区域22电连接。半导体区域29与第2半导体区域22接触。半导体区域29是第1导电型。半导体区域29的第1导电型的杂质浓度比第2半导体区域22的第1导电型的杂质浓度高。
第7半导体区域27设置在半导体区域29之上，与半导体区域29电连接。即，第7半导体区域27在第6半导体区域26的上方设置在第2半导体区域22之上，与第2半导体区域22电连接。第7半导体区域是第2导电型。
第8半导体区域28设置在第7半导体区域27的一部分之上，与第7半导体区域27电连接。第8半导体区域28与第7半导体区域27接触。第8半导体区域28是第1导电型。第8半导体区域28的第1导电型的杂质浓度比第2半导体区域22的第1导电型的杂质浓度高，也比半导体区域29的杂质浓度高。
如图16所示，半导体区域40设置在第7半导体区域27的一部分之上，与第7半导体区域27电连接。半导体区域40与第7半导体区域27接触。半导体区域40是第2导电型。半导体区域40的第2导电型的杂质浓度比第7半导体区域27的第2导电型的杂质浓度高。
如图15及图16所示，第2电极12设置在第7半导体区域27、第8半导体区域28及半导体区域40之上，与第7半导体区域27、第8半导体区域28及半导体区域40电连接。第2电极12与第7半导体区域27、第8半导体区域28及半导体区域40接触。
例如如图15所示，第2导电部32隔着第2绝缘膜52与第2半导体区域22的侧面22q、半导体区域29的侧面29q、第7半导体区域27的侧面27q及第8半导体区域28的侧面28q分别对置。即，第2导电部32和侧面22q、侧面29q、侧面27q及侧面28q分别在Y方向上并列。第2绝缘膜52配置在第2导电部32与各侧面(侧面22q、侧面29q、侧面27q及侧面28q各自)之间。第1绝缘膜51与第2导电部32及各侧面(侧面22q、侧面29q、侧面27q及侧面28q各自)接触。另外，侧面22q、侧面29q、侧面27q及侧面28q分别是与Y方向相交、沿着Z－X平面延伸的面。
第2导电部32与图13所示的第3电极13电连接。例如，第2导电部32的电位设定为与第3电极13的电位相同。能够经由第3电极13向第2导电部32施加电压。第2导电部32与第2电极12绝缘。
在半导体层20设置有第2沟槽T2。第2沟槽T2是在第2区域R2中从半导体层20的表面(第7半导体区域27的上表面及第8半导体区域28的上表面)向下方延伸、到达第2半导体区域22为止的凹部。在第2沟槽T2的内侧面配置有第2绝缘膜52，在第2绝缘膜52的内侧配置有第2导电部32。
第8半导体区域28、半导体区域40、第2沟槽T2、第2绝缘膜52及第2导电部32分别设置多个。
多个第8半导体区域28沿着X方向周期性地排列。各第8半导体区域28在Y方向上延伸。
多个半导体区域40沿着Y方向周期性地排列。各半导体区域40在X方向上延伸。
多个第2沟槽T2沿着Y方向周期性地排列。各第2沟槽T2在X方向上延伸。在从上方观察的情况下，在相互相邻的2个第2沟槽T2之间配置1个半导体区域40。换言之，第2沟槽和半导体区域40在Y方向上交替地排列。
多个第2绝缘膜52沿着Y方向周期性地排列。各第2绝缘膜52设置在各第2沟槽T2的内壁，在X方向上延伸。
多个第2导电部32沿着Y方向周期性地排列。各第2导电部32设置在各第2沟槽T2及各第2绝缘膜52的内部，在X方向上延伸。
例如如图14所示，在Y方向上延伸的第8半导体区域28被第2沟槽T2分割为在Y方向上相互分离的多个部分。在X方向上延伸的半导体区域40被第8半导体区域28分割为在X方向上相互分离的多个部分。
对半导体装置103的构成要素的材料进行说明。
第6半导体区域26、第7半导体区域27、第8半导体区域28、半导体区域29、半导体区域40作为半导体材料而包含硅、碳化硅、氮化镓或镓砷。在作为半导体材料而使用硅的情况下，作为n型杂质可以使用砷、磷、或锑。作为p型杂质可以使用硼。
第1导电部31、第2导电部32包含金属材料或多晶硅等导电材料。在导电材料中可以添加杂质。
第1绝缘膜51、第2绝缘膜52包含氧化硅或氮化硅等绝缘材料。
第3电极13的材料可以与第2电极12的材料是相同的。
对半导体装置103的动作进行说明。
第1区域R1与关于半导体装置101的说明同样地作为二极管动作。
第2区域R2作为IGBT动作。具体而言，在将相对于第2电极12为正的电压施加于第1电极11的状态下，对第2导电部32施加阈值以上的电压。由此，在第7半导体区域27形成沟道，IGBT成为接通。如果电子经过沟道向第2半导体区域22流动，则空穴从第6半导体区域26向第2半导体区域22注入。由于在第2半导体区域22中发生电导调制，半导体装置103的电阻大幅地下降。然后，如果对第2导电部32施加的电压变得比阈值低，则第7半导体区域27处的沟道消失，IGBT成为断开。
通过设置半导体区域29，在第2半导体区域22与第7半导体区域27之间针对空穴的势垒变高。由此，抑制空穴向第7半导体区域27的移动，在IGBT的导通时第2半导体区域22中的电子及空穴的密度变高，能够减小接通电阻。
对半导体装置103的效果进行说明。
在半导体装置103的第1区域R1中，也在第5半导体区域25的至少一部分的下方设置有第3半导体区域23的至少一部分。由此，与关于半导体装置101的说明同样地，在半导体装置103也能够抑制二极管的恢复电压的振动。
例如，在相对于第2电极12对第1电极11施加了正电压的逆偏置时，第3半导体区域23与第4半导体区域24的pn结的电场比第2半导体区域22与第4半导体区域24的pn结的电场强。例如，在设置有第3半导体区域23的情况下，在逆偏置时有可能变得容易发生向第4半导体区域24的表面的穿通。即，在设置有第3半导体区域23的情况下，半导体装置103的耐压有可能下降。
相对于此，通过设置第1导电部31及第1绝缘膜51，在逆偏置时，耗尽层从第1绝缘膜51的下端附近向第2半导体区域22扩展。例如，第1绝缘膜51的下端(第1沟槽T1的角部)附近的电场变强，能够抑制pn结附近的电场集中。因而，通过设置第1导电部31及第1绝缘膜51(第1沟槽T1)，能够抑制半导体装置103的耐压的下降。例如如图11所示，第1沟槽T1的下端T1u的Z方向的位置优选比第3半导体区域23的下端(底面23u)的Z方向的位置靠下方。换言之，第1沟槽T1比第3半导体区域23深。另外，第1沟槽T1的深度可以与第2沟槽T2的深度实质上相同。
第3半导体区域23在Y方向上延伸。另一方面，如关于图10说明的那样，第1沟槽T1在X方向上延伸。即，第1沟槽T1以与第3半导体区域23相交(例如正交)的方式配置。由此，1个第1沟槽T1能够与多个第3半导体区域23接触。因而，在设置有多个第3半导体区域23的情况下，也能够抑制半导体装置103的耐压的下降。此外，第3半导体区域23与在Y方向上排列的多个第1沟槽T1接触。因而，例如能够抑制半导体装置103的耐压沿着Y方向下降。
关于以上说明的各实施方式的各半导体区域之间的杂质浓度的相对的高低，例如可以使用SCM(扫描型静电电容显微镜)来确认。另外，各半导体区域中的载流子浓度可以看作与在各半导体区域中激活的杂质浓度相等。因而，关于各半导体区域之间的载流子浓度的相对的高低，也能够使用SCM来确认。此外，关于各半导体区域中的杂质浓度，例如可以通过SIMS(二次离子质谱法)来测量。
以上，例示了本发明的几个实施方式，但这些实施方式是作为例子提示的，不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明和其等价的范围中。此外，上述的各实施方式可以相互组合而实施。

Claims (7)

1.一种半导体装置，其具有：
第1电极；
第1导电型的第1半导体区域，设置在上述第1电极之上，与上述第1电极电连接；
第2半导体区域，设置在上述第1半导体区域之上，是第1导电型，具有比上述第1半导体区域的第1导电型的杂质浓度低的第1导电型的杂质浓度；
第3半导体区域，设置在上述第2半导体区域的一部分之上，是第1导电型，具有比上述第2半导体区域的第1导电型的杂质浓度高的第1导电型的杂质浓度；
第2导电型的第4半导体区域，设置在上述第2半导体区域之上及上述第3半导体区域之上；
第5半导体区域，设置在上述第4半导体区域的一部分之上，是第2导电型，具有比上述第4半导体区域的第2导电型的杂质浓度高的第2导电型的杂质浓度，至少一部分位于上述第3半导体区域的至少一部分的上方；以及
第2电极，设置在上述第5半导体区域之上，与上述第5半导体区域电连接。
2.如权利要求1所述的半导体装置，其中，
设置多个上述第3半导体区域；
设置多个上述第5半导体区域；
多个上述第3半导体区域不配置在相互相邻的上述第5半导体区域彼此之间的区域的中央的下方。
3.如权利要求1所述的半导体装置，其中，
上述第3半导体区域及上述第5半导体区域在垂直于从上述第1电极朝向上述第2电极的第1方向的第2方向上延伸。
4.如权利要求3所述的半导体装置，其中，
上述第3半导体区域的沿着与上述第1方向及上述第2方向垂直的第3方向的长度，是上述第5半导体区域的沿着上述第3方向的长度以上。
5.如权利要求1～4中任一项所述的半导体装置，其中，
上述第4半导体区域包括第1区域和第2区域；
上述第2区域的下端比上述第1区域的下端靠下方；
上述第2区域的至少一部分位于上述第5半导体区域与上述第3半导体区域之间。
6.如权利要求1～4中任一项所述的半导体装置，其中，
还具有第1导电部和第1绝缘膜；
上述第1导电部隔着上述第1绝缘膜与上述第3半导体区域的侧面、上述第4半导体区域的侧面及上述第5半导体区域的侧面对置。
7.如权利要求1～4中任一项所述的半导体装置，其中，
还具有：
第2导电型的第6半导体区域，设置在上述第1电极与上述第2半导体区域之间，与上述第1电极电连接；
第2导电型的第7半导体区域，在上述第6半导体区域的上方设置在上述第2半导体区域之上，与上述第2半导体区域电连接；
第1导电型的第8半导体区域，设置在上述第7半导体区域的一部分之上，与上述第2电极电连接；以及
第2导电部，隔着第2绝缘膜与上述第2半导体区域的侧面、上述第7半导体区域的侧面及上述第8半导体区域的侧面对置。
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