CN116773999A - 一种芯片接口测试电路及系统 - Google Patents
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Abstract
本发明提供了一种芯片接口测试电路及系统，涉及芯片测试技术领域，该芯片接口测试电路包括设置于芯片上的多个待测接口、控制电路以及选择电路；所述控制电路的输出端与所述选择电路的控制端连接，所述控制电路的输入端接收接口控制信号，并通过所述控制电路的输出端向所述选择电路的控制端输出接口选择信号；所述选择电路的输入端接收测试信号，所述选择电路包括多个输出端，所述选择电路的每一个输出端与一个待测接口连接，所述选择电路的控制端接收所述接口选择信号，并将所述测试信号施加至所述接口选择信号对应的目标待测接口上，对所述目标待测接口进行测试。本发明的方案提高了芯片接口在晶圆阶段测试的测试覆盖率，降低芯片产品整体成本。
Description
技术领域
本发明属于芯片测试技术领域，尤其是涉及一种芯片接口测试电路及系统。
背景技术
目前的芯片IO(Input/Output，输入/输出)接口测试通常分为晶圆阶段测试和封装功能测试。为了节省IO接口资源，在晶圆阶段通常只对部分IO接口进行测试，剩余未测试的IO接口则在封装后进行测试。上述测试方式存在以下问题，晶圆阶段的测试覆盖不全，导致部分IO接口和内部电路无法测试；剩余未测试的IO接口在封装后进行测试，存在一定比例的失效，增加了封装成本；以及封装后的测试同测数量有限，比晶圆阶段的测试同测数量少得多，增加了测试时间。
发明内容
本发明实施例的目的在于提供一种芯片接口测试电路及系统，从而解决现有技术中在晶圆阶段测试时芯片接口不能全部覆盖进行测试的问题。
为了实现上述目的，本发明实施例提供了一种芯片接口测试电路，包括：
设置于芯片上的多个待测接口、控制电路以及选择电路；
所述控制电路的输出端与所述选择电路的控制端连接，所述控制电路的输入端接收接口控制信号，并通过所述控制电路的输出端向所述选择电路的控制端输出接口选择信号；
所述选择电路的输入端接收测试信号，所述选择电路包括多个输出端，所述选择电路的每一个输出端与一个待测接口连接，所述选择电路的控制端接收所述接口选择信号，并将所述测试信号施加至所述接口选择信号对应的目标待测接口上，对所述目标待测接口进行测试。
可选地，所述的芯片接口测试电路，所述芯片为晶圆阶段测试时的未封装的晶圆。
可选地，所述的芯片接口测试电路，所述接口控制信号和所述测试信号由测试机输出。
可选地，所述的芯片接口测试电路，还包括：
选择接口，以及与所述选择接口连接的第一芯片压焊点；
所述接口控制信号通过所述第一芯片压焊点和所述选择接口传输至所述控制电路的输入端。
可选地，所述的芯片接口测试电路，还包括：
测试接口，以及与所述测试接口连接的第二芯片压焊点；
所述测试信号通过所述测试接口与所述第二芯片压焊点之间的第一模拟接口传输至所述选择电路的输入端。
可选地，所述的芯片接口测试电路，所述选择电路包括：
译码电路，所述选择电路的控制端和多个所述输出端分别与所述译码电路连接；
每一个输出端与所述译码电路之间连接有一个模拟开关，且每一个模拟开关与所述选择电路的输入端连接；
所述接口选择信号由所述选择电路的控制端传输至所述译码电路，所述译码电路控制所述接口选择信号对应的所述模拟开关导通，所述测试信号由所述选择电路的输入端施加至所述接口选择信号对应的所述目标待测接口上。
可选地，所述的芯片接口测试电路，还包括：
每一个待测接口连接的一个第三芯片压焊点；
所述选择电路的输出端连接至所述待测接口与所述第三芯片压焊点之间的第二模拟接口。
可选地，所述的芯片接口测试电路，所述接口控制信号包括至少一路串行信号，所述接口选择信号为并行信号；所述控制电路用于将所述至少一路串行信号转换为所述并行信号，并输出至所述选择电路的控制端。
可选地，所述的芯片接口测试电路，所述至少一路串行信号根据所述待测接口的数量确定。
本发明实施例还提供一种芯片接口测试系统，包括测试机和如上述的芯片接口测试电路。
可选的，所述的芯片接口测试系统，所述测试机输出接口控制信号至所述芯片接口测试电路中控制电路的输入端。
可选的，所述的芯片接口测试系统，所述测试机输出测试信号至所述芯片接口测试电路中选择电路的输入端。
本发明的上述技术方案至少具有如下有益效果：
上述方案中，所述芯片接口测试电路包括：设置于芯片上的多个待测接口、控制电路以及选择电路，其中，所述控制电路的输出端与所述选择电路的控制端连接，所述控制电路的输入端接收接口控制信号，并通过所述控制电路的输出端向所述选择电路的控制端输出接口选择信号，所述选择电路的输入端接收测试信号，所述选择电路包括多个输出端，所述选择电路的每一个输出端与一个待测接口连接，所述选择电路的控制端接收所述接口选择信号，并将所述测试信号施加至所述接口选择信号对应的目标待测接口上，对所述目标待测接口进行测试，从而能够覆盖芯片的全部接口，提高接口测试的覆盖率，降低成品成本，节省测试时间。
附图说明
图1为本发明实施例的芯片接口测试电路的示意图；
图2为本发明实施例的选择电路的示意图；
图3为本发明实施例的芯片接口测试流程的示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。
在本发明的各种实施例中，应理解，下述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。
另外，本文中术语“系统”和“网络”在本文中常可互换使用。
在本申请所提供的实施例中，应理解，“与A相应的B”表示B与A相关联，根据A可以确定B。但还应理解，根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其它信息确定B。
为使本领域技术人员能够更好地理解本发明实施例，先进行如下说明：
芯片IO接口，是芯片和外部通信的接口电路，一般分为数字IO接口和模拟IO接口两种，其中，数据IO接口包括输入电路、输出电路、上下拉电阻和ESD(Electro-Staticdischarge，静电阻抗器)防护电路等；模拟IO接口只包括ESD防护电路。数字IO接口有单输入、单输出和双向传输三种。这里，本发明实施例中的数字IO接口的驱动能力自动调节，即指得是单输出和双向IO的驱动能力自动调节。
晶圆阶段测试，芯片在生产完成后，需要在晶圆生产完成后进行筛选测试，其目的是将晶圆生产过程中带有缺陷的芯片筛选出来，将好的芯片送完后道工序进行减划和封装。一般地，晶圆生产过程包括IO接口电路测试、模拟电路测试、数字电路测试以及存储器测试等。
IO接口电路测试，IO接口电路在晶圆阶段测试属于重要的一项，一般芯片的IO接口电路较多，以典型的MCU芯片为例，多达几十甚至上百个。一般地，IO接口电路的测试项包括Vih(输入高电平)、Vil(输入低电平)、Voh(输出高电平)以及Vol(输出低电平)等。Vih和Vil主要测试IO接口输入电路对应一定范围内的高低电平是否能够准确识别，输出高低电平主要测试IO接口输出电路在一定驱动能力下的高低电平保持能力。
本发明实施例提供一种芯片接口测试电路，如图1所示，包括：
设置于芯片上的多个待测接口、控制电路以及选择电路；
所述控制电路的输出端与所述选择电路的控制端连接，所述控制电路的输入端接收接口控制信号，并通过所述控制电路的输出端向所述选择电路的控制端输出接口选择信号；
所述选择电路的输入端接收测试信号，所述选择电路包括多个输出端，所述选择电路的每一个输出端与一个待测接口连接，所述选择电路的控制端接收所述接口选择信号，并将所述测试信号施加至所述接口选择信号对应的目标待测接口上，对所述目标待测接口进行测试。
需要说明的是，所述控制电路和所述选择电路体积小巧，不影响所述芯片的体积。而且，所述选择电路还可以复用为除IO接口电路测试外其他电路测试的信号选择输出电路。
本发明实施例为针对芯片IO接口电路的测试电路，该芯片接口测试电路包括：设置于芯片上的多个待测接口、控制电路以及选择电路，其中，所述控制电路的输出端与所述选择电路的控制端连接，所述控制电路的输入端接收接口控制信号，并通过所述控制电路的输出端向所述选择电路的控制端输出接口选择信号，所述选择电路的输入端接收测试信号，所述选择电路包括多个输出端，所述选择电路的每一个输出端与一个待测接口连接，所述选择电路的控制端接收所述接口选择信号，并将所述测试信号施加至所述接口选择信号对应的目标待测接口上，对所述目标待测接口进行测试，从而能够覆盖芯片的全部接口，提高接口测试的覆盖率，降低成品成本，节省测试时间。
可选地，所述的芯片接口测试电路，其中，所述芯片为晶圆阶段测试时的未封装的晶圆。
需要说明的是，在晶圆生产完成后，晶圆减划封装前，测试芯片IO功能，进入晶圆阶段测试，测试芯片IO接口电路，即所述芯片为晶圆阶段测试时的未封装的晶圆。
可选地，所述的芯片接口测试电路，其中，所述接口控制信号和所述测试信号由测试机输出。
在本发明实施例中，所述接口控制信号为所述选择电路提供接口选择信号，用以在多个待测IO接口中选择目标待测IO接口。所述测试信号只从芯片外部传输到芯片内部的电信号或者从芯片内部传输到芯片外部的电信号，通常满足某种通信的电信号要求。
一般地，所述测试机输出所述接口控制信号至所述控制电路的输入端，以及所述测试机输出所述测试信号至所述选择电路的输入端。
可选地，所述的芯片接口测试电路，还包括：
选择接口，以及与所述选择接口连接的第一芯片压焊点；
所述接口控制信号通过所述第一芯片压焊点和所述选择接口传输至所述控制电路的输入端。
在本发明实施例中，将所述测试机连接所述第一芯片压焊点，所述测试机输出的所述接口控制信号，由所述第一芯片压焊点输入至所述选择接口，再通过所述选择接口与所述控制电路的输入端之间的连接电路，从而传输至所述控制电路。
需要说明的是，所述选择接口可以直接复用所述芯片上的IO接口，而不需要额外设置。
可选地，所述的芯片接口测试电路，还包括：
测试接口，以及与所述测试接口连接的第二芯片压焊点；
所述测试信号通过所述测试接口与所述第二芯片压焊点之间的第一模拟接口传输至所述选择电路的输入端。
在本发明实施例中，测试IO接口需要传输不同电平的电信号到芯片内部或者输出芯片内部不同电平的电信号，所以不能使用数字IO接口，而使用可以传输模拟信号的模拟IO接口，即所述第一模拟接口。测试IO接口传输的电信号必须能满足电源电压和地电压之间的任何电平信号，传输高压信号时可以适当提高10％左右的电压承受能力。
具体地，所述第一模拟接口为模拟输入输出信号进口，将所述测试机连接所述第一模拟接口，所述测试机输出的所述测试信号，由所述第一模拟接口输入至所述选择电路。
需要说明的是，所述测试接口也可以直接复用所述芯片上的IO接口，而不需要额外设置。
可选地，所述的芯片接口测试电路，其中，如图2所示，所述选择电路包括：
译码电路，所述选择电路的控制端和多个所述输出端分别与所述译码电路连接；
每一个输出端与所述译码电路之间连接有一个模拟开关，且每一个模拟开关与所述选择电路的输入端连接；
所述接口选择信号由所述选择电路的控制端传输至所述译码电路，所述译码电路控制所述接口选择信号对应的所述模拟开关导通，所述测试信号由所述选择电路的输入端施加至所述接口选择信号对应的所述目标待测接口上。
在本发明实施例中，所述选择电路的输入端连接测试IO接口；所述选择电路的控制端一端连接所述控制电路的输出端，另一端连接所述译码电路；所述译码电路还连接多个模拟开关，每一个模拟开关连接一个所述选择电路的输出端，且每一个模拟开关还连接所述选择电路的输入端。
具体地，所述译码电路接收所述接口选择信号，进行译码处理，控制与所述接口选择信号对应的模拟开关导通，从而与该模拟开关连接的待测IO接口与所述选择电路的输入端导通，所述测试信号施加至该待测IO接口，即目标待测IO接口上。所以，通过改变输入所述控制电路的所述接口控制信号，可依次对所述芯片上的每个待测IO接口进行测试，覆盖所有待测IO接口，从而提高测试覆盖率。
需要说明的是，由于所述测试信号需要传输不同电平信号，所以所述选择电路采用模拟开关，在同一时刻，所述译码电路控制一个模拟开关打开，进行相应连接的待测IO接口的相关测试。
可选地，所述的芯片接口测试电路，还包括：
每一个待测接口连接的一个第三芯片压焊点；
所述选择电路的输出端连接至所述待测接口与所述第三芯片压焊点之间的第二模拟接口。
在本发明实施例中，待测IO接口需要在第三芯片压焊点一端增加模拟输入输出信号接口，即所述第二模拟接口，通过所述第二模拟接口，测试管脚的信号可以施加到芯片上，或者测量到待测IO接口的输出。
可选地，所述的芯片接口测试电路，其中，所述接口控制信号包括至少一路串行信号，所述接口选择信号为并行信号；所述控制电路用于将所述至少一路串行信号转换为所述并行信号，并输出至所述选择电路的控制端。
在本发明实施例中，所述控制电路对输入的所述至少一路串行信号进行串并转换采样后由输出端输出所述并行信号至所述选择电路。
需要说明的是，所述控制电路可以对单个接口控制信号进行串并转换采样产生接口选择信号，还可以对多个接口控制信号直接采样产生接口选择信号。
可选地，所述的芯片接口测试电路，其中，所述至少一路串行信号根据所述待测接口的数量确定。
需要说明的是，示例性地，若所述待测接口的数量为四个，则所述测试机通过所述第一芯片压焊点输入两路串行信号。若所述待测接口的数量为八个，则所述测试机通过所述第一芯片压焊点输入三路串行信号。
本发明实施例还提供一种芯片接口测试系统，包括测试机和如上述的芯片接口测试电路。
本发明实施例，能够覆盖芯片的全部接口，提高接口测试的覆盖率，降低成品成本，节省测试时间。
可选地，所述的芯片接口测试系统，其中，所述测试机输出接口控制信号至所述芯片接口测试电路中控制电路的输入端。
在本发明实施中，所述测试机与所述芯片接口测试电路中的第一芯片压焊点连接，通过所述第一芯片压焊点与所述控制电路的输入端之间的连接电路，连接至所述控制电路，传输所述测试机输出的所述接口控制信号。
可选地，所述的芯片接口测试系统，其中，所述测试机输出测试信号至所述芯片接口测试电路中选择电路的输入端。
在本发明实施中，所述芯片接口测试电路中第二芯片压焊点与测试接口之间的第一模拟接口与所述测试机和所述选择电路的输入端分别连接，将所述测试机输出的模拟测试信号传输至所述选择电路。
需要说明的是，本发明实施例提供的上述芯片接口测试系统，采用测试机和如上述的芯片接口测试电路，能够实现上述的芯片接口测试电路实施例所实现的所有实施例，且能够达到相同的技术效果，在此不再对本实施例中与电路实施例相同的部分及有益效果进行具体赘述。
进一步地，如图3所示，本发明实施例还提供一种芯片接口测试流程如下：
步骤S301：在晶圆生产完成后，进行晶圆阶段测试，测试芯片上的所有IO接口电路和其他电路功能。
步骤S302：判断晶圆阶段测试是否通过。
步骤S303：若步骤S302的判断结果为通过，则进行晶圆减划封装，并在晶圆减划封装后，进行封装功能测试，此时不测试IO接口功能。
步骤S304：判断封装功能测试是否通过。
步骤S305：若步骤S304的判断结果为通过，则判定该芯片为好片。
步骤S306：若步骤S302或步骤S304的判断结果为不通过，则判断该芯片为坏片。
需要说明的是，在晶圆阶段测试，可以对测试芯片上所有的IO接口电路，避免由于测试覆盖不全，导致有问题的芯片遗留到接下来的封装环节，从而增加封装功能测试成本。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种芯片接口测试电路，其特征在于，包括：
设置于芯片上的多个待测接口、控制电路以及选择电路；
所述控制电路的输出端与所述选择电路的控制端连接，所述控制电路的输入端接收接口控制信号，并通过所述控制电路的输出端向所述选择电路的控制端输出接口选择信号；
所述选择电路的输入端接收测试信号，所述选择电路包括多个输出端，所述选择电路的每一个输出端与一个待测接口连接，所述选择电路的控制端接收所述接口选择信号，并将所述测试信号施加至所述接口选择信号对应的目标待测接口上，对所述目标待测接口进行测试。
2.根据权利要求1所述的芯片接口测试电路，其特征在于，所述芯片为晶圆阶段测试时的未封装的晶圆。
3.根据权利要求1所述的芯片接口测试电路，其特征在于，所述接口控制信号和所述测试信号由测试机输出。
4.根据权利要求1所述的芯片接口测试电路，其特征在于，还包括：
选择接口，以及与所述选择接口连接的第一芯片压焊点；
所述接口控制信号通过所述第一芯片压焊点和所述选择接口传输至所述控制电路的输入端。
5.根据权利要求1所述的芯片接口测试电路，其特征在于，还包括：
测试接口，以及与所述测试接口连接的第二芯片压焊点；
所述测试信号通过所述测试接口与所述第二芯片压焊点之间的第一模拟接口传输至所述选择电路的输入端。
6.根据权利要求1所述的芯片接口测试电路，其特征在于，所述选择电路包括：
译码电路，所述选择电路的控制端和多个所述输出端分别与所述译码电路连接；
每一个输出端与所述译码电路之间连接有一个模拟开关，且每一个模拟开关与所述选择电路的输入端连接；
所述接口选择信号由所述选择电路的控制端传输至所述译码电路，所述译码电路控制所述接口选择信号对应的所述模拟开关导通，所述测试信号由所述选择电路的输入端施加至所述接口选择信号对应的所述目标待测接口上。
7.根据权利要求1所述的芯片接口测试电路，其特征在于，还包括：
每一个待测接口连接的一个第三芯片压焊点；
所述选择电路的输出端连接至所述待测接口与所述第三芯片压焊点之间的第二模拟接口。
8.根据权利要求1所述的芯片接口测试电路，其特征在于，所述接口控制信号包括至少一路串行信号，所述接口选择信号为并行信号；所述控制电路用于将所述至少一路串行信号转换为所述并行信号，并输出至所述选择电路的控制端。
9.根据权利要求8所述的芯片接口测试电路，其特征在于，所述至少一路串行信号根据所述待测接口的数量确定。
10.一种芯片接口测试系统，包括测试机和如权利要求1至9中任一项所述的芯片接口测试电路。
11.根据权利要求10所述的芯片接口测试系统，其特征在于，所述测试机输出接口控制信号至所述芯片接口测试电路中控制电路的输入端。
12.根据权利要求10所述的芯片接口测试系统，其特征在于，所述测试机输出测试信号至所述芯片接口测试电路中选择电路的输入端。
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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