CN116762131A - 一种存储器及电子设备 - Google Patents

Abstract

一种铁电存储器，包括多个存储单元(400)，以及与这些存储单元(400)电连接的预充电线、字线、位线和源线。其中，每个存储单元(400)均包括第一晶体管、铁电电容和第二晶体管。第一晶体管的栅极受位线控制，源极或漏极中的一极与预充电线电连接，另一极分别电连接铁电电容的一端和第二晶体管的栅极。铁电电容的另一端电连接字线。第二晶体管的源漏两端分别电连接源线和位线。采用这种铁电存储器结构，可以在不需要灵敏放大器SA的情况下正确读出数据，节省了铁电存储器的面积，且降低了功耗。

Description

一种存储器及电子设备 技术领域

本申请涉及数据存储技术领域，特别涉及一种存储器及电子设备。

背景技术

动态随机存取存储器(Dynamic Random Access Memory，DRAM)已成为高性能运算不可或缺的主要存储器，市场每年对DRAM的容量需求呈指数增长。传统半导体存储器芯片是通过提高单位面积的存储能力实现容量增长，但随着市场对存储容量需求愈发强烈，目前已不可避免地面临单元间串扰加剧和单字位成本增加等瓶颈。而三维堆叠半导体存储技术，通过增加存储叠层而非缩小器件二维尺寸实现存储密度增长，将半导体存储器的发展空间带入第三维度，成为未来实现存储器芯片容量可持续增长的关键。

铁电存储器作为一种新型存储器，其功耗和速率等性能较传统的DRAM均有所提升。现有的铁电存储器主要包括铁电随机存取存储器(Ferroelectric Random Access Memory，FeRAM)和铁电场效应管(Ferroelectric Filed-Effect-Transistor，FeFET)存储器。如图1a所示的是一种FeRAM的电路图，包括4个存储单元构成的存储阵列，其中每个存储单元均包括一个金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，以及与该MOSFET连接的电容。对于每个存储单元，其MOSFET的控制端与字线(word line，WL)连接，第一端与位线(bit line，BL)连接，第二端通过电容与源线(source line，SL)连接。如图1b所示的是一种FeFET存储器的电路图，同样包括4个存储单元构成的存储阵列。与图1a不同的是，FeFET存储器中的每个MOSFET的控制端通过电容和WL连接，第一端与源线SL连接，第二端与BL连接。

FeRAM和FeFET存储器中的电容均采用铁电电容。相比于DRAM的电介质材料，铁电材料的非易失性可以显著降低存储器刷新带来的功耗。然而，无论是图1a所示的FeRAM，还是图1b所示的FeFET存储器，二者的存储密度均较为低下，且读取窗口较小、操作电压偏高。此外，由于破坏性读取后需要知道读取的信息才能写回(write back)，因此不能实现DRAM中的自动写回。由于存储阵列越大，存储器中的灵敏放大器(sense amplifier，SA)的面积也会越大，加之SA存在误读的概率，导致现有技术中FeRAM和FeFET存储器存在面积大、带宽低和稳定性差等一系列问题。

发明内容

本申请提供的一种铁电存储器，以及包含该铁电存储器的芯片和电子设备。本申请提供的铁电存储器，可以增大存储器的存储容量，同时降低功耗。

第一方面，本申请提供一种铁电存储器，包括第一预充电线、第一字线、第一位线和第一源线，以及多个存储单元。上述第一字线用于选择存储单元，第一位线用于读写数据。第一预充电线和第一源线均用于结合其他两个信号线来实现晶体管的导通和断开。其中每个存储单元包括第一晶体管、第一铁电电容和第二晶体管，上述第一晶体管的控制端和所述第一位线电连接，第一晶体管的第一端和第一预充电线电连接，第一晶体管的第二端和第一铁电电容的第一端电连接，第一铁电电容的第二端与第一字线电连接，第二晶体管的控制端分别与第一铁电电容的第一端以及第一晶体管的第二端电连接，第二晶体管的第一端与第一源线 电连接，第二晶体管的第二端与第一位线电连接。

对于本申请中的晶体管，其控制端为栅极，其第一端可以是源极或漏极中的一极，第二端为另外一极。本申请中的存储阵列可以是二维阵列，也可以是三维阵列。其中，每个存储单元都至少与一条预充电线、一条字线、一条位线和一条源线电连接。

基于本申请提供的铁电存储器的电路结构，由于第一晶体管的控制端由第一位线控制，且第一铁电电容的极化状态是否发生改变取决于第一预充电线和第一字线的电压差，第一位线上的电压的变化范围可以为0到电源电压。因此在读取数据时，第一位线的电压窗口较现有技术更大，不需要灵敏放大器来进行进一步放大，从而减少了误读数据的概率。此外，本申请提供的铁电存储器不需要灵敏放大器，解除了灵敏放大器对读取带宽的限制，从而提升了读取带宽。

在一种可能的设计中，上述第一晶体管为PMOS，第二晶体管为NMOS。

在一种可能的设计中，上述第一晶体管为NMOS，第二晶体管为PMOS。

在一种可能的设计中，每个存储单元中的第一晶体管和第二晶体管可以通过前道工艺制作，也可以通过后道工艺制作。例如，第一晶体管和第二晶体管均为采用后道工艺制作，控制电路通过前道工艺制作。该控制电路可以包括译码器、驱动器、时序控制器、缓冲器或输入输出驱动中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线，即位线、源线、字线和预充电线。在完成前道工艺FEOL后，互联线，以及存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括存储单元中的铁电电容和晶体管，也包括信号线的部分。上述互联线既包括连接控制电路中的器件的互联线，也包括上述信号线的其他部分。将存储阵列中的晶体管通过后道工艺制作，可以使得单位面积内的电路密度更大，从而提升单位面积的性能。

在一种可能的设计中，铁电存储器中的存储阵列分别通过前道工艺和后道工艺制作。其中铁电存储器的控制电路通过前道工艺制作，且存储阵列中的晶体管，例如第一晶体管和第二晶体管，也通过前道工作制作。此外，互联线，以及存储阵列中的铁电电容由后道工艺制作。信号线中的字线和源线采用后道工艺制作。

在一种可能的设计中，位线和预充电L可以是在互联线中，也可以是在存储阵列中。

在一种可能的设计中，每个存储单元还包括第二铁电电容，铁电存储器还包括第二字线，其中第二铁电电容的第一端与第一晶体管的第二端电连接，第二铁电电容的第二端与所述第二字线电连接。每个存储单元可以包含更多的铁电电容，不限于第二铁电电容。这样，每个存储单元可以实现多bit数据的存储。通过对铁电电容的选择，实现对存储单元中某一个bit的数据读写。上述第一字线可以是实施例中的选中字线WL，第二字线可以是实施例中的未选中字线Unsel WL。

在一种可能的设计中，多个存储单元呈三维阵列排列，铁电存储器还包括：第二位线、第二预充电线和第二源线，其中第一位线和第二位线分别电连接于第一方向上的相邻两个所述存储单元的第一晶体管的控制端，第一源线和第二源线分别电连接于第一方向上的相邻两个存储单元的第二晶体管的第一端，第一预充电线和第二预充电线分别电连接于第二方向上的相邻两个存储单元的第一晶体管的第一端，第一方向和第二方向垂直。上述第一位线可以是实施例中的选中位线BL，第二位线可以是实施例中的未选中位线Unsel BL。上述第一预充电线可以是实施例中的选中预充电线CL，第二预充电线可以是实施例中的未选中预充电线Unsel CL。上述第一源线可以是实施例中的选中源线SL，第二源线可以是实施例中的未选中源线Unsel SL。

在一种可能的设计中，在写入阶段，第一位线用于接收第一位线控制信号，第一预充电线用于接收第一预充电控制信号，第一字线用于接收第一字线控制信号，第二字线用于接收第二字线控制信号，第一源线用于接收第一源线控制信号，其中第一位线控制信号和第一预充电控制信号用于导通与第一位线电连接的第一晶体管，第一字线控制信号和第一预充电控制信号的电压差的绝对值大于操作电压，第二字线控制信号和第一预充电控制信号的电压差的绝对值小于或等于操作电压。

在一种可能的设计中，若读取的数据为0时，在第一读取阶段，第一位线控制信号和第一预充电控制信号用于导通与第一位线电连接的第一晶体管，第一字线控制信号和第一预充电控制信号的电压差的绝对值小于或等于操作电压，第二字线控制信号和第一预充电控制信号的电压差的绝对值小于或等于操作电压；在第二读取阶段，第一位线控制信号和第一预充电信号用于断开第一晶体管，第一字线控制信号和第二晶体管的控制端的电压差的绝对值大于操作电压，第二字线控制信号和第二晶体管的控制端的电压差的绝对值小于或等于操作电压，第二晶体管断开；在第三读取阶段，第一选中位线用于接收第一读取电压，第一预充电信号用于断开第一晶体管，第一字线控制信号和第二字线控制信号的电压相等，第一源线控制信号保持不变，且第二晶体管断开；在第四读取阶段，第一选中位线用于保持第一读取电压，第一字线控制信号和第二晶体管的控制端的电压差的绝对值大于操作电压，第二字线控制信号和第二晶体管的控制端的电压差的绝对值小于或等于操作电压，第一源线控制信号保持不变，第一晶体管断开，第二晶体管断开。

在一种可能的设计中，若读取的数据为1时，在第一读取阶段，第一位线控制信号和第一预充电控制信号用于导通与第一位线电连接的第一晶体管，第一字线控制信号和第一预充电控制信号的电压差的绝对值小于或等于操作电压，第二字线控制信号和第一预充电控制信号的电压差的绝对值小于或等于操作电压；在第二读取阶段，第一位线控制信号和第一预充电信号用于导通第一晶体管，第一字线控制信号和第二晶体管的控制端的电压差的绝对值从大于操作电压变为小于操作电压，第二字线控制信号和第二晶体管的控制端的电压差的绝对值小于或等于操作电压，第二晶体管导通；在第三读取阶段，第一选中位线用于接收第二读取电压，第一预充电信号用于断开第一晶体管，第一字线控制信号和第二字线控制信号的电压相等，第一源线控制信号保持不变，第二晶体管从导通切换为断开，第一读取电压和第二读取电压表征不同的逻辑电平；在第四读取阶段，第一选中位线用于保持第二读取电压，第一字线控制信号和第二晶体管的控制端的电压差的绝对值小于或等于操作电压，第二字线控制信号和第二晶体管的控制端的电压差的绝对值小于或等于操作电压，第一源线控制信号保持不变，第一晶体管断开，第二晶体管导通。

在一种可能的设计中，在待命阶段，第一字线控制信号和第一预充电控制信号的电压差的绝对值小于或等于操作电压，第二字线控制信号和第一预充电控制信号的电压差的绝对值小于或等于操作电压，第一晶体管导通，第二晶体管断开。

在一种可能的设计中，在写入阶段、第一读取阶段和待命阶段，第一源线控制信号和第一位线控制信号的电压值相等。

在一种可能的设计中，铁电存储器还包括控制器，在写入阶段、第一读取阶段和待命阶段，控制器用于驱动第一位线和第一源线，使得第一源线控制信号和第一位线控制信号的电压值相等。

在一种可能的设计中，第一晶体管和第二晶体管采用环栅GAA工艺制作。

在一种可能的设计中，控制器还用于：输出第一位线控制信号以控制第一位线上的电压； 输出第二位线控制信号以控制第二位线上的电压；输出第一预充电控制信号以控制第一预充电线上的电压；输出第一字线控制信号以控制第一字线上的电压；以及输出第二字线控制信号以控制第二字线上的电压。

第二方面，本申请实施例提供一种芯片，包括处理器，和如第一方面及其可能的设计中的铁电存储器，其中处理器和铁电存储器电连接。

第三方面，本申请实施例提供一种电子设备，包括处理器，和如第一方面及其可能的设计中的铁电存储器，其中处理器和铁电存储器电连接。

第四方面，本申请提供一种铁电存储器的控制方法。上述铁电存储器包括：第一预充电线、第一字线、第一位线和第一源线；以及多个存储单元，每个上述存储单元包括：第一晶体管、第一铁电电容和第二晶体管，其中上述第一晶体管的控制端和上述第一位线电连接，上述第一晶体管的第一端和上述第一预充电线电连接，上述第一晶体管的第二端和上述第一铁电电容的第一端电连接，上述第一铁电电容的第二端与上述第一字线电连接，上述第二晶体管的控制端分别与上述第一铁电电容的第一端以及上述第一晶体管的第二端电连接，上述第二晶体管的第一端与上述第一源线电连接，上述第二晶体管的第二端与上述第一位线电连接；上述方法包括：

在写入阶段，向上述第一位线输出第一位线控制信号；向上述第一预充电线输出第一预充电控制信号，其中上述第一位线控制信号和上述第一预充电控制信号用于导通与上述第一位线电连接的第一晶体管；向上述第一字线输出第一字线控制信号，其中上述第一字线控制信号和上述第一预充电控制信号的电压差的绝对值大于操作电压。

在一种可能的设计中，，上述方法还包括：在第一读取阶段，向上述第一位线输出第一位线控制信号，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一位线控制信号和上述第一预充电控制信号用于导通与上述第一位线电连接的第一晶体管，上述第一字线控制信号和上述第一预充电控制信号的电压差的绝对值小于或等于上述操作电压；在第二读取阶段，向上述第一位线输出第一位线控制信号，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一位线控制信号和上述第一预充电信号用于断开上述第一晶体管，上述第一字线控制信号和上述第二晶体管的控制端的电压差的绝对值大于上述操作电压，上述第二晶体管断开；在第三读取阶段，从上述第一位线接收第一读取电压，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一预充电信号用于断开上述第一晶体管，上述第一字线控制信号和上述第二字线控制信号的电压相等，上述第一源线控制信号保持不变，且上述第二晶体管断开；在第四读取阶段，保持上述第一位线上的上述第一读取电压，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一字线控制信号和上述第二晶体管的控制端的电压差的绝对值大于上述操作电压，上述第二字线控制信号和上述第二晶体管的控制端的电压差的绝对值小于或等于上述操作电压，上述第一源线控制信号保持不变，上述第一晶体管断开，上述第二晶体管断开。

在一种可能的设计中，上述方法还包括：在第一读取阶段，向上述第一位线输出第一位线控制信号，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一位线控制信号和上述第一预充电控制信号用于导通与上述第一位线电连接的第一晶体管，上述第一字线控制信号和上述第一预充电控制信号的电压差的绝对值小于或等于上述操作电压；在第二读取阶段，向上述第一位线输出第一位线控制信号， 向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一位线控制信号和上述第一预充电信号用于导通上述第一晶体管，上述第一字线控制信号和上述第二晶体管的控制端的电压差的绝对值大于上述操作电压，上述第二晶体管导通；在第三读取阶段，从上述第一位线接收第一读取电压，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一预充电信号用于断开上述第一晶体管，上述第一字线控制信号和上述第二字线控制信号的电压相等，上述第一源线控制信号保持不变，且上述第二晶体管从导通切换为断开；在第四读取阶段，保持上述第一位线上的上述第一读取电压，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，其中上述第一字线控制信号和上述第二晶体管的控制端的电压差的绝对值小于或等于上述操作电压，上述第二字线控制信号和上述第二晶体管的控制端的电压差的绝对值小于或等于上述操作电压，上述第一源线控制信号保持不变，上述第一晶体管断开，上述第二晶体管导通。

在一种可能的设计中，上述方法还包括：在待命阶段，向上述第一位线输出第一位线控制信号，向上述第一预充电线输出第一预充电控制信号，以及向上述第一字线输出第一字线控制信号，上述第一字线控制信号和上述第一预充电控制信号的电压差的绝对值小于或等于上述操作电压，上述第二字线控制信号和上述第一预充电控制信号的电压差的绝对值小于或等于上述操作电压，上述第一晶体管导通，上述第二晶体管断开。

在一种可能的设计中，上述方法还包括：在上述写入阶段、上述第一读取阶段和上述待命阶段，驱动上述第一位线和上述第一源线，使得上述第一源线控制信号和上述第一位线控制信号的电压值相等。

附图说明

图1a为现有技术中一种FeRAM的电路图。

图1b为现有技术中一种FeFET的电路图。

图2为本申请实施例提供的一种电子设备。

图3为本申请实施例提供的一种铁电存储器的结构示意图。

图4为本申请实施例提供的一种存储单元的电路图。

图5为本申请实施例提供的一种存储单元的工艺结构剖面图。

图6为本申请实施例提供的一种存储阵列的电路图。

图7为本申请实施例提供的一种电压变化时序图。

图8为本申请实施例提供的一种存储阵列的工艺结构剖面图。

图9为本申请实施例提供的另一种存储单元的电路图。

图10为本申请实施例提供的一种铁电存储器的工艺结构剖面图。

图11为本申请实施例提供的另一种存储阵列的电路图。

图12为本申请实施例提供的一种存储阵列的工艺结构剖面图。

图13为本申请实施例提供的另一种存储阵列的工艺结构剖面图。

图14为本申请实施例提供的又一种存储阵列的工艺结构剖面图。

图15为本申请实施例提供的一种工艺原理图。

图16为本申请实施例提供的另一种工艺原理图。

图17为本申请实施例提供的另一种存储单元的工艺结构剖面图。

具体实施方式

铁电存储器基于铁电材料的铁电效应来存储数据。铁电存储器因其超高的存储密度、低功耗和高速度等优势，有望成为替代DRAM的主要竞争者。铁电存储器中的存储单元包含铁电材料。在铁电存储器的存储单元中，铁电电容包括两个电极，以及设置于两个电极之间的铁电材料，例如铁电薄膜。由于铁电材料的非线性特性，铁电材料的介电常数不仅可以调节，而且在相变温度附近的值非常大，这使得铁电电容与其他电容相比体积较小。

铁电薄膜可以采用常见的铁电材料形成铁电薄膜。当一个电场被施加到存储单元的晶体管时，中心原子顺着电场停在低能量状态，反之，当电场反转被施加到该晶体管时，中心原子顺着电场的方向在晶体里移动并停在另一低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴，铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高，铁电畴在电场下无反转所形成的极化电荷较低，这种铁电材料的二元稳定状态使得铁电可以作为存储器。

本申请实施例提供一种包含铁电存储器的设备。图2为本申请实施例提供的一种电子设备200，该电子设备200可以是终端设备，例如手机，平板电脑，智能手环，也可以是PC(personal computer，个人电脑)、服务器、工作站等。电子设备200包括总线205，以及与总线205连接的片上系统(System on Chip，SoC)210和只读存储器(Read-Only Memory，ROM)220。SoC210可以用于处理数据，例如处理应用程序的数据，处理图像数据，以及缓存临时数据。ROM220可以用于保存非易失性数据，例如音频文件、视频文件等。ROM220可以为PROM(Programmable Read-Only Memory，可编程序只读存储器)，EPROM(Erasable Programmable Read-Only Memory，可擦除可编程只读存储器)，闪存(flash memory)等。此外，电子设备还可以包括通信芯片230和电源管理芯片240。通信芯片230可以用于协议栈的处理，或对模拟射频信号进行放大、滤波等处理，或同时实现上述功能。电源管理芯片240可以用于对其他芯片进行供电。

在一种实施方式中，SoC210可以包括用于处理应用程序的应用处理器(application processor，AP)211，用于处理图像数据的图像处理单元(Graphics Processing Unit，GPU)212，以及用于缓存数据的随机存取存储器(Random Access Memory，RAM)213。上述AP211、GPU212和RAM213可以分别被集成于一个或多个裸片(die)中，并被封装在一个封装结构中，例如采用2.5D(dimension)，3D封装，或其他的先进封装技术。在一种实施方式中，上述AP211和GPU212被集成于一个die中，RAM213被集成于另一个die中，这两个die被封装在一个封装结构中，以此获得更快的die间数据传输速率和更高的数据传输带宽。

图3为本申请实施例提供的一种铁电存储器300的结构示意图。该铁电存储器300可以是如图2所示的RAM213，属于FeRAM。在一种实施方式中，铁电存储器300也可以是设置于SoC210外部的RAM。本申请不对铁电存储器300在设备中的位置以及与SoC210的位置关系进行限定。铁电存储器300包括存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360。存储阵列310包括多个阵列排列的存储单元400，其中每个存储单元400都可以用于存储1bit或者多bit的数据。存储阵列310还包括字线(word line，WL)、位线(bit line，BL)、源线(source line，SL)和预充电线CL。每一个存储单元400都与对应的字线WL、位线BL、源线SL和预充电线CL电连接。不同的存储单元400可以通过WL、BL、SL或CL电连接。上述WL、BL、SL和CL中的一个或多个用于通过接收控制电路输出的控制电平，选择存储阵列中待读写的存储单元400，以改变存储单元400中的铁电电容的极化方向，从而实现数据的读写操作。为了方便，本申请实施例将上述WL、BL、 SL和CL统称为信号线。译码器320用于实现对存储单元400地址的译码。译码器320用于根据接收到的地址进行译码，以确定需要访问的存储单元400。驱动器330用于根据译码器320产生的译码结果来控制信号线的电平，从而实现对指定存储单元400的访问。缓存器350用于将读取的数据进行缓存，例如可以采用FIFO(first-in first-out，先入先出)来进行缓存。时序控制器330用于控制缓存器350的时序，以及控制驱动器330驱动存储阵列310中的信号线。输入输出驱动360用于驱动传输信号，例如驱动接收的数据信号和驱动需要发送的数据信号，使得数据信号可以被远距离传输。上述存储阵列310、译码器320、驱动器330、时序控制器340、缓存器350和输入输出驱动360可以集成于一个芯片中，也可以分别集成于多个芯片中。

图4为本申请实施例提供的一种存储单元400的电路图。该存储单元400包括第一晶体管M1，第二晶体管M2和铁电电容C1。其中，第一晶体管M1的控制端与位线BL电连接，用于接收位线BL中的控制信号。第一晶体管M1的第一端与预充电线CL电连接，第二端与铁电电容C1的第一端电连接，铁电电容C1的第二端与字线WL电连接。当位线BL中的控制信号控制第一晶体管M1导通后，预充电线CL上的电平与第一晶体管M1的第二端的电平和铁电电容C1的第一端的电平相等。当第一铁电电容C1的第一端和字线WL形成一定的电压差后，即铁电电容C1的两端形成电压差后，铁电电容中的铁电材料的极化方向发生改变，从而实现对数据的读写操作。第二晶体管M2的控制端分别与第一铁电电容C1的第一端和第一晶体管M1的第二端电连接，且第二晶体管M2的第一端与源线SL电连接，第二端与位线BL电连接。因此，当第一晶体管M1导通后，第二晶体管M2的栅极可以根据预充电线CL的电平高低导通或断开。当第二晶体管M2导通后，源线SL的电压和位线BL的电压保持相同。

如图4所示，在一种实施方式中，第一晶体管M1为PMOS(P-channel Metal Oxide Semiconductor，P沟道金属氧化物半导体)管，第二晶体管M2为NMOS(N-channel Metal Oxide Semiconductor，N沟道金属氧化物半导体)管。此时，第一晶体管M1在位线BL为低电平时导通，以及在位线BL为高电平时断开。当第一晶体管M1导通时，第二晶体管M2在预充电线CL为高电平时导通，以及在预充电线CL为低电平时断开。

第一晶体管M1和第二晶体管M2的控制端为栅极。本申请实施例将MOS管的漏极(drain)或源极(source)中的一极称为第一端，相应的另一极称为第二端。例如，图4中的第一晶体管M1的第一端可以为源极，第二端为漏极；或者第一端为漏极，第二端为源极。实际上，对于PMOS管，可以认为第一端和第二端中电压较低的端子为源极，电压较高的端子为漏极。相应的，对于NMOS管，可以认为第一端和第二端中电压较低的端子为漏极，电压较高的端子为源极。

在一种实施方式，上述第一晶体管M1和第二晶体管M2可以是平面器件(planar device)，也可以是鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)或者是环栅场效应晶体管(Gate-All-Around Field-Effect Transistor，GAA FET)。

在一种实施方式中，存储阵列310还可以包括未选中字线Unsel WL，相应的每个存储单元400还可以包括第二铁电电容C2，其中第二铁电电容C2的第一端与第一晶体管M1的第二端电连接，第二铁电电容C2的第二端与未选中字线Unsel WL电连接。未选中字线Unsel WL的逻辑电平与字线WL的逻辑电平相反，这样铁电存储器300可以通过字线WL只控制第一铁电电容C1的读写，并通过未选中字线Unsel WL来保持第二铁电电容C2的状态不变，从而实现在一个存储单元400中对多个bit的数据分别进行读写。

本申请实施例中的存储阵列310不仅限于包括1条未选中字线Unsel WL，每个存储单元400也不仅限于包括两个铁电电容。在一种实施方式中，存储单元400可以包括多个铁电电容。相应的，存储阵列310还包括与这些铁电电容分别对应的多条未选中字线Unsel WL，且铁电电容和未选中字线Unsel WL的连接方式如上所述。例如，存储单元400可以包括8个铁电电容，存储阵列310可以包括与之对应的8条字线，其中7条为未选中字线Unsel WL，这样一来每个存储单元400可以实现8bit的数据存储。通过控制8条字线中的WL，可以实现对8bit数据中某个bit数据的读写操作。在实际的工程实现中，这些字线WL和未选中字线Unsel WL在结构上没有区别。当需要对某个bit的数据进行读写操作时，被读写的铁电电容所对应的字线WL接收相应的控制信号，不需要被读写的铁电电容所对应的字线可以视为未选中字线Unsel WL。

如图5所示的是存储单元400及其对应信号线的一种工艺结构剖面图。存储单元400以第一晶体管M1为PMOS，第二晶体管M2为NMOS为例，且图5中的源极或漏极分别对应上述晶体管的第一端或第二端。存储阵列310中的源线SL和位线BL沿着如图5所示的x方向延伸设置，且源线SL和位线BL可以互相平行。字线WL沿着y方向延伸设置且与源线SL和位线BL垂直。预充电线CL同样沿着y方向延伸设置，且与字线WL平行，与源线SL和位线BL垂直。位线BL和源线SL之间设置有浮栅(floating gate，FG)结构，可以作为NMOS管的栅极。NMOS管的源极或漏极中的一极设置于浮栅FG与位线BL之间，另一极设置于浮栅FG与源线SL之间。NMOS管的源极和漏极之间形成的沟道(channel)可以被浮栅FG控制，从而实现NMOS管的导通和断开。位线BL和源线SL之间还可以设置一条或多条字线WL。这些字线可以设置在浮栅FG与位线BL之间，或设置在浮栅FG与源线SL之间，也可以既设置在浮栅FG与位线BL之间又设置在浮栅FG与源线SL之间。每一条字线WL与浮栅FG之间均设置有铁电薄膜，以形成铁电电容，作为数据存储的容器。浮栅FG还与PMOS管的源极或漏极中的一极连接。PMOS管中的栅极与位线BL连接，PMOS管的源极和漏极之间形成沟道，该沟道被PMOS管栅极控制。如图5所示，在一种实施方式中，PMOS管的栅极包括两个部分，其中第一个部分为在x方向上延伸的结构，其一端设置于PMOS管的源极和漏极之间；另一个部分为在z方向上延伸的结构，以连接位线BL。在一种实施方式中，预充电线CL的与PMOS管栅极接触的部分可以作为PMOS管的源极或漏极中的一极，如图5所示。因此，预充电线CL的这一部分与PMOS管的这一极之间形成沟道，并被PMOS管的栅极控制，以实现PMOS管的导通与断开。

图5所示的铁电薄膜可以采用任意一种现有技术的铁电薄膜，本申请不对铁电薄膜的材料和制作工艺进行限定。在铁电薄膜的极化方向反转时，反转与未反转区域之间将具有潜在的畴壁区域，二者之间极化方向相反时，畴壁打开，为导电状态，即低阻态；二者之间极化方向相同时，畴壁关闭，为绝缘状态，即高阻态。以高低阻态分别表征存储的“0”、“1”状态，例如高阻态对应“0”，低阻态对应“1”，或者，高阻态对应“1”，低阻态对应“0”，从而实现存储的功能。

将存储单元400按照阵列排布可以得到存储阵列310，其中每个存储单元400的电路结构相同。如图6所示的是一种包含存储单元400的存储阵列310的电路图。该存储阵列310可以包括多个阵列排布的存储单元400，且将存储单元400沿着x方向和y方向阵列排布。图6仅画出了包含4个存储单元400的存储阵列。上述4个存储单元400具体包括存储单元401、存储单元402、存储单元403和存储单元404。本领域技术人员可以根据铁电存储器的存储容量需求设计存储阵列中存储单元400的排列方式和存储单元400的个数。在一种实施 方式中，存储阵列310还可以包括更多的存储单元400，且这些存储单元400可以在z方向上排列，以形成三维存储阵列。

如图6所示，存储阵列310包括两条源线，分别是选中源线SL和未选中源线Unsel SL。当存储阵列310在y方向上还包括更多的存储单元时，存储阵列310还可以包含更多的未选中源线Unsel SL。位线WL的设置方式和源线SL相同，此处不再赘述。存储阵列310包括两条预充电线，分别是选中预充电线CL和未选中预充电线Unsel CL。当存储阵列310在x方向上还包括更多的存储单元时，存储阵列310还可以包含更多的未选中预充电线Unsel CL。字线WL的设置方式和预充电线CL相同，此处不再赘述。上述选中源线SL、未选中源线Unsel SL、选中预充电线CL、未选中预充电线Unsel CL、选中字线WL、未选中字线Unsel WL、选中位线BL和未选中位线Unsel BL均可以分别接收不同的控制信号。这些控制信号可以是控制器输出的，例如图3所示的时序控制器340。

在一种实施方式中，时序控制器340包括用于控制这些信号线的一个或多个子控制器。这些一个或多个子控制器跟上述信号线之间可以是一一对应的关系，也可以是多对多的关系。例如，时序控制器340可以仅通过一个子控制器控制所有的信号线。或者，时序控制器340也可以包括4个子控制器，其中字线子控制器用于控制所有类型的字线上的电压，位线子控制器用于控制所有类型的位线上的电压，源线子控制器用于控制所有类型的源线上的电压，预充子电线控制器用于控制所有类型的预充电线上的电压。

在一种实施方式中，与选中源线SL、选中位线BL、选中预充电线CL和选中字线WL对应和连接的存储单元为被读写的存储单元，例如图6的存储阵列310所示的左上角的存储单元401。与未选中源线Unsel SL、未选中位线Unsel BL、未选中预充电线Unsel CL和未选中字线Unsel WL对应和连接的其余三个存储单元处于屏蔽状态，即存储单元402，存储单元403和存储单元404。选中位线BL用于接收位线控制信号，以导通或断开被读写的存储单元401中的第一晶体管M1。选中预充电线CL用于接收预充电控制信号，当第一晶体管M1导通时，该预充电控制信号可以控制第二晶体管M2的导通和断开。上述选中源线SL与未选中源线SL的电平相反，选中位线BL与未选中位线BL的电平相反，选中预充电线CL与未选中预充电线Unsel CL的电平相反选，选中字线WL与未选中字线WL的电平相反。因此，上述信号线接收不同的控制信号，并选中需要进行读写操作的存储单元401，从而实现对存储阵列310中多个存储单元的选定和读写。

上述选中源线SL、选中位线BL、选中预充电线CL、选中字线WL、未选中源线Unsel SL、未选中位线Unsel BL、未选中预充电线Unsel CL和未选中字线Unsel WL均可以被控制器控制。控制器可以根据指令或输入信号，产生控制信号，以控制上述信号线上的电平高低。该控制器可以是如图3所示的时序控制器340。

表1所示的电压值列表，是对存储阵列310中的存储单元401进行读和写操作时，与存储单元401对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vth为晶体管的导通阈值电压，且Vth小于1/2Vdd。在一种实施方式中，第一工作电压Vdd可以等于第二工作电压Vw，或者第一工作电压Vdd也可以约等于第二工作电压Vw。因此，Vth也小于1/2Vw。本申请不对第一工作电压Vdd和第二工作电压Vw的具体数值做限定，但以第一工作电压Vdd等于第二工作电压Vw为例进行说明。对于选中位线BL列和浮栅FG列，斜杠“/”之前的电压值为读取数据是“0”时的电压，斜杠“/”之后的电压值为读取数据是“1”时的电压。

表1

操作	WL	Unsel WL	CL	BL	SL	FG
写0	Vw	Vw/2	0	-Vdd/2	-Vdd/2	0
写1	0	Vw/2	Vw	Vdd/2	Vdd/2	Vw
预充	Vw/2	Vw/2	0	-Vdd/2	-Vdd/2	0
破坏	Vw	Vw/2	Vw	Vdd/Vdd→0	0	0/0→Vw
读取	Vw/2	Vw/2	0	Vdd/0	0	0/Vw→Vth
写回	0	Vw/2	Vw	Vdd/0	0	0/Vth→Vw
待命	Vw/2	Vw/2	Vw/2	0	0	Vw/2

图7为一次典型的读写操作过程中，与被读写的存储单元401的各条信号线上的电压变化时序图。结合表1和图7对整个读写操作过程进行说明。需要注意的是，如图7所示的时序图中，作为示例，每条信号线上的电压均在时钟信号CLK的上升沿发生变化。在一种实施方式中，每条信号线上的电压也可以在时钟信号CLK的下降沿发生变化。图7所示的实线表示的是写“0”或读“0”时的信号线上的电压变化，虚线表示的是写“1”或读“1”时的信号线上的电压变化。

如图7所示，在t0时刻对存储单元401进行写操作。对存储单元401进行写操作，实际上是改变待写入数据的铁电电容中，铁电薄膜的极化状态。当铁电电容两端的电压差的绝对值大于铁电薄膜的矫顽电场时，铁电薄膜的极化状态发生改变；当铁电电容两端的电压差的绝对值小于或等于铁电薄膜的矫顽电场时，铁电薄膜的极化状态不发生改变。可以根据铁电薄膜的材料测得该矫顽电场的强度，然后设置一个操作电压Vw/2(Vdd/2)。当铁电电容两端的电压(即铁电薄膜两端的电压)大于Vw/2时，铁电薄膜的极化状态发生改变；当铁电电容两端的电压(即铁电薄膜两端的电压)小于或等于Vw/2时，铁电薄膜的极化状态不发生改变。

如表1所示，当对存储单元401中的第一铁电电容C1进行写“0”操作时，选中位线BL接收的位线控制信号的电压为-Vdd/2，选中预充电线CL接收的预充电控制信号的电压为0。由于图6所示的第一晶体管M1为PMOS管，因此第一晶体管M1被导通。选中预充电线CL接收的预充电电压通过第一晶体管M1传递至浮栅FG。对于第一铁电电容C1而言，其第二端电连接的选中字线WL的电压为Vw。由于选中字线WL的电压和预充电线CL的电压差的绝对值为Vw，且Vw大于操作电压Vw/2，因此铁电薄膜的极化状态变为正极化，从而实现对第一铁电电容C1的写“0”操作。此外，由于不用对第二铁电电容C2进行写操作，因此与第二铁电电容C2电连接的未选中字线Unsel WL上的电压为Vw/2，未选中字线Unsel WL上的电压和选中预充电线CL上的电压差的绝对值为Vw/2，也就是第二铁电电容C2两端的电压为Vw/2，该电压差的绝对值小于或等于操作电压1/2Vw，不会导致第二铁电电容C2中的铁电薄膜发生极化状态的改变，也就不会对第二铁电电容C2进行写操作。

在一种实施方式中，选中位线BL和选中源线SL上的电压均为-Vdd/2，第二晶体管M2的第一端和第二端没有电压差，因此第二晶体管M2断开。驱动器330可以驱动选中位线BL和选中源线SL，使得选中位线BL上的电压和选中源线SL上的电压相等，从而有效降低流过第二晶体管M2的电流，并降低铁电存储器的功耗。

在本申请实施例中，对于第一晶体管M1来说，由于其第二端与浮栅FG电连接，因此第一晶体管M1的导通和断开取决于第一晶体管M1的控制端和第一端之间的电压差，即选中位线BL和选中预充电线CL之间的电压差。对于第二晶体管M2来说，由于其第一端和第二端，即漏极和源极电连接被驱动的信号线，而浮栅FG没有被控制器直接控制，因此第二晶体管M2的导通和断开一般取决于第二晶体管M2的第一端和第二端之间的电压差。当第二 晶体管M2的第一端和第二端之间不存在电压差，即视为第二晶体管M2断开。

如表1所示，当对存储单元401中的第一铁电电容C1进行写“1”操作时，选中位线BL接收的位线控制信号的电压为Vdd/2，选中预充电线CL接收的预充电控制信号的电压为Vw。由于Vdd可以约等于Vw，Vth<1/2Vw，因此第一晶体管M1被导通。选中预充电线CL接收的预充电电压通过第一晶体管M1传递至浮栅FG。对于第一铁电电容C1而言，其第二端电连接的选中字线WL的电压为0。由于选中字线WL的电压和预充电线CL的电压差为-Vw，该电压差的绝对值大于前述的操作电压1/2Vdd(1/2Vw)且为负，因此铁电薄膜的极化状态变为负极化，从而实现对第一铁电电容C1的写“1”操作。此外，由于不用对第二铁电电容C2进行写操作，因此与第二铁电电容C2电连接的未选中字线Unsel WL上的电压为Vw/2。第二铁电电容C2两端的电压为Vw，二者的电压差为-Vw/2，不会导致第二铁电电容C2中的铁电薄膜发生极化状态的改变，也就不会对第二铁电电容C2进行写操作。此外，由于浮栅FG的电压为Vw，选中位线BL和选中源线SL上的电压均为Vdd/2，第二晶体管M2第一端和第二端之间没有电压差，因此第二晶体管M2断开。如同写“0”操作中的实施例所述，驱动器330同样也可以驱动选中位线BL信号，使得选中位线BL上的电压和选中源线SL上的电压相等，从而有效降低流过第二晶体管M2的电流，并降低铁电存储器的功耗。

对存储单元401进行读数据操作，需要经过预充、破坏、读取和写回4个步骤。

例如，当对存储单元401中的第一铁电电容C1进行数据读取时，先执行预充(pre-charge)动作。在预充阶段，第一铁电电容C1中的铁电薄膜的状态不会发生改变。此时，选中位线BL上的电压为-Vdd/2，选中预充电线CL上的电压为0，因此第一晶体管M1导通。选中预充电线CL上的电压0传递给浮栅FG。由于不需要改变铁电薄膜的状态，因此选中字线WL和未选中字线Unsel WL上的电压均为Vw/2，这样第一铁电电容C1和第二铁电电容C2两端的电压差均为Vw/2。在第一铁电电容C1的两端保持Vw/2的目的是为了给第一铁电电容C1预充电。由于浮栅FG的电压为0，选中位线BL和选中源线SL上的电压均为-Vdd/2，因此第二晶体管M2断开。在一种实施方式中，驱动器330停止驱动选中位线BL信号，因为第二晶体管M2的第一端和第二端之间没有电压差，因此漏电流也很小，可以保持较低的功耗。

在执行完预充动作后，对存储单元401中的第一铁电电容C1执行破坏动作。在破坏阶段，选中位线BL接收的位线控制信号使得选中位线BL上的电压升高至Vdd，由于选中预充电线CL的电压为Vw，因此第一晶体管M1被断开，浮栅FG进入悬空状态，浮栅FG上的电压为0。选中字线WL接收Vw电压，选中源线上的电压为0。在该破坏阶段，若第一铁电电容C1的铁电薄膜处于正极化状态，即第一铁电电容C1中存储的数据为“0”，则第一铁电电容C1两端的电压差WL-FG和铁电薄膜的正极化方向相同，因此铁电薄膜的状态不会发生改变，其他信号线上的电压也不会发生改变。由于选中位线BL的电压为Vdd，选中源线SL的电压为0，且浮栅FG的电压为0，因此第二晶体管M2断开。在一种实施方式中，驱动器330停止驱动选中位线BL信号，因为第二晶体管M2没有导通。第二铁电电容C2两端的电压差为Vw/2，即电压差小于或等于上述操作电压。

若第一铁电电容C1的铁电薄膜处于负极化状态，即第一铁电电容C1中存储的数据为“1”，则铁电薄膜的状态发生改变，由负极化状态转变为正极化状态。在刚进入破坏阶段时，选中位线BL上接收的读取电压为Vdd，浮栅FG的电压为0，选中源线SL的电压为0，选中预充电线CL的电压为Vw。在铁电薄膜的极化状态转变过程中，第一铁电电容C1释放的电荷聚集在浮栅FG，导致浮栅FG的电压升高。浮栅FG的电压和选中源线SL的电压差会因为浮栅FG的电压升高而升高，超过第二晶体管M2的阈值电压Vth，使得第二晶体管M2导通。 在第二晶体管M2导通后，由于选中源线SL的电压为0，因此选中位线BL的电压从Vdd下降至0，第一晶体管M1导通。在选中字线BL的电压下降过程中，当选中字线BL的电压与选中预充电线CL的电压差小于第一晶体管M1的阈值电压-Vth时，第一晶体管M1也导通，从而使得浮栅FG的电压继续升高至Vw。因此，第一晶体管M1和第二晶体管M2在读取数据“1”时会形成一个正反馈的回路，最终使得浮栅FG的电压迅速从0升高至Vw，且选中位线BL的电压从Vdd下降至0并保持稳定。

在读取阶段，选中预充电线CL的电压降低为0。若第一铁电电容C1中的数据为“0”，在破坏阶段选中位线BL上接收的读取电压为Vdd并继续保持，且选中源线SL电压为0，选中位线BL的电压为Vdd，因此第一晶体管M1处于断开状态。浮栅FG的电压保持为0不变，因此第二晶体管M2也处于断开状态。若第一铁电电容C1中的数据为“1”，第一晶体管M1继续处于导通状态，浮栅FG的电压会从Vw下降至第一晶体管M1断开，即下降至Vth，而选中位线BL的电压始终保持为0。在读取阶段，可以通过与选中位线BL相连的灵敏放大器SA来确认选中位线BL上的电压。在一种实施方式中，铁电存储器还可以包括反相器，用于稳定选中位线BL上的电压信号。

在写回阶段，选中预充电线CL上的电压从读取阶段的0升高至Vw，选中字线WL上的电压从读取阶段的Vw/2下降至0。若从第一铁电电容C1中读取的数据为“0”，则选中位线BL上的电压为Vdd，第一晶体管M1处于断开状态，因此浮栅FG的电压保持为0。由于选中字线WL和浮栅FG之间的电压差为0，因此第一铁电电容C1中的铁电薄膜的正极化方向不会发生改变。由于选中源线SL的电压依然保持为0，浮栅FG的电压为0，且选中位线BL的电压为Vdd，因此第二晶体管M2断开。若从第一铁电电容C1中读取的数据为“1”，则选中位线BL上的电压为0，第一晶体管M1处于导通状态，因此浮栅FG上的电压从Vth升高至Vw，与预充电线CL的电压保持一致。此时选中字线WL与浮栅FG之间的电压差为Vw，在读取过程中铁电薄膜的极化方向发生翻转后会重新被翻转，即重新变为负极化状态，从而实现数据“1”的自动写回。此时第二晶体管M2断开。

在一种实施方式中，在对存储单元401进行读数据时，按照预充、破坏、读取和写回的顺序进行。在另一种实施方式中，读取和写回这两个阶段的顺序可以互换，即按照预充、破坏、写回和读取的顺序进行。先对存储单元401进行数据写回，再读取数据，不会影响数据的读取，也不会影响数据的保存。

在一种实施方式中，驱动器330用于在上述写数据、预充、和待命阶段，驱动选中位线BL和选中源线SL，使得选中源线SL上的电压跟随选中位线BL上的电压，也就是使得选中源线SL上的电压和选中位线BL上的电压相等，因此可以降低第二晶体管M2上的漏电，从而降低功耗。

在上述破坏、读取和写回阶段不需要驱动器330的驱动能力。由于在上述3个阶段，选中源线始终为0，且浮栅FG的电压升高，因此第二晶体管M2导通，选中源线SL上的电压可以直接跟随选中位线BL上的电压。

在待命阶段，无需对存储单元401进行任何读写操作。因此，选中位线BL和选中源线SL均保持电压为0，选中字线WL、未选中字线Unsel WL和选中预充电线均保持电压为Vw/2，此时第一晶体管M1和第二晶体管M2均为导通状态，浮栅FG的电压均为Vw/2。无论是第一铁电电容C1还是第二铁电电容C2，其铁电薄膜两端的电压差均为0，满足小于或等于上述操作电压的条件，因此极化状态保持不变。

在对存储单元401进行读写操作时，其他的三个存储单元，即存储单元402，存储单元 403和存储单元404不会被写入任何数据，也不会被读取任何数据。因此，通过对存储单元402，存储单元403和存储单元404所对应的各条信号线上的电压进行控制，实现对上述三个存储单元的数据的保持。

如表2所示的电压值列表，是对存储阵列310中的存储单元401进行读和写操作时，与存储单元402对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vth为晶体管的导通阈值电压。

表2

操作	WL	Unsel WL	CL	Unsel BL	Unsel SL	FG
写0	Vw	Vw/2	0	Vdd	Vdd	Vw/2
写1	0	Vw/2	Vw	Vdd	Vdd	Vw/2
预充	Vw/2	Vw/2	0	Vdd	Vdd	Vw/2
破坏	Vw	Vw/2	Vw	Vdd	Vdd	Vw/2
读取	Vw/2	Vw/2	0	Vdd	Vdd	Vw/2
写回	0	Vw/2	Vw	Vdd	Vdd	Vw/2
待命	Vw/2	Vw/2	Vw/2	0	0	Vw/2

由于存储单元402和存储单元401共用选中字线WL、未选中字线Unsel WL和选中预充电线CL，因此，在对存储单元401进行读写操作时，与存储单元402相对应(相连接)的选中字线WL、未选中字线Unsel WL和选中预充电线CL接收的电压和表1中存储单元401的情况相同，此处不再赘述。此外，浮栅FG接收的电压均为Vw/2。除了待命阶段，存储单元402对应的未选中位线Unsel BL和未选中源线接收的电压均为Vdd。在待命阶段，未选中位线Unsel BL和未选中源线接收的电压均为0。

如表3所示的电压值列表，是对存储阵列310中的存储单元401进行读和写操作时，与存储单元403对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vth为晶体管的导通阈值电压。对于选中位线BL列和浮栅FG列，斜杠“/”之前的电压值为读取数据是“0”时的电压，斜杠“/”之后的电压值为读取数据是“1”时的电压。

表3

操作	Unsel WL	Unsel CL	BL	SL	FG
写0	Vw/2	Vw/2	-Vdd/2	-Vdd/2	Vw/2
写1	Vw/2	Vw/2	Vdd/2	Vdd/2	Vw/2
预充	Vw/2	0	-Vdd/2	-Vdd/2	0
破坏	Vw/2	0	Vdd/Vdd→0	0	0
读取	Vw/2	0	Vdd/0	0	0
写回	Vw/2	Vw/2	Vdd/0	0	0
待命	Vw/2	Vw/2	0	0	Vw/2

由于存储单元403和存储单元401共用选中源线SL和选中位线BL，因此，在对存储单元403进行读写操作时，与存储单元403相对应(相连接)的选中源线SL和选中位线BL接收的电压和表1中存储单元401的情况相同，此处不再赘述。此外，在对存储单元401进行写数据时，无论是写数据“0”还是写数据“1”，与存储单元403相对应的(相连的)未选中字线Unsel WL、未选中预充电线Unsel CL和浮栅FG所接收的电压均为Vw/2。由于未选中字线Unsel WL和未选中预充电线Unsel CL上的电压相同，因此存储单元403中的铁电薄膜的极化状态不会发生改变，也就不会对未选中的存储单元和电容写入数据。在读数据阶段和待命阶段，选中位线BL上的电压会发生变化，例如可能是-Vdd/2、Vdd或者0。无论选中位 线BL上的电压如何变化，未选中字线Unsel WL和浮栅FG之间的电压差Unsel WL-FG的值均为Vw/2或0，如表3所示。因此，在存储单元401读取数据或待命时，选中位线BL的电压会发生变化，但不会影响存储单元403中的铁电薄膜的极化状态，也就不会影响存储单元403中的数据的保存。

如表4所示的电压值列表，是对存储阵列310中的存储单元401进行读和写操作时，与存储单元404对应的各个信号线上的电压值。其中Vdd为第一工作电压，Vw为第二工作电压，Vth为晶体管的导通阈值电压。对于选中位线BL列和浮栅FG列，斜杠“/”之前的电压值为读取数据是“0”时的电压，斜杠“/”之后的电压值为读取数据是“1”时的电压。

表4

操作	Unsel WL	Unsel CL	Unsel BL	Unsel SL	FG
写0	Vw/2	Vw/2	Vdd	Vdd	Vw/2
写1	Vw/2	Vw/2	Vdd	Vdd	Vw/2
预充	Vw/2	0	Vdd	Vdd	Vw/2
破坏	Vw/2	0	Vdd	Vdd	Vw/2
读取	Vw/2	0	Vdd	Vdd	Vw/2
写回	Vw/2	Vw/2	Vdd	Vdd	Vw/2
待命	Vw/2	Vw/2	0	0	Vw/2

由于存储单元404和存储单元402共用未选中源线Unsel SL和未选中位线Unsel BL，因此，在对存储单元401进行读写操作时，与存储单元404相对应(相连接)的未选中源线Unsel SL和未选中位线Unsel BL接收的电压和表2中存储单元402的情况相同，此处不再赘述。由于存储单元404和存储单元403共用未选中预充电线Unsel CL和未选中字线Unsel WL，因此，在对存储单元401进行读写操作时，与存储单元404相对应(相连接)的未选中预充电线Unsel CL和未选中字线Unsel WL接收的电压和表3中存储单元403的情况相同，此处也不再赘述。

如图8所示的是存储阵列310的一种工艺结构剖面图。图8所示的存储单元的工艺结构和图5所示的存储单元的工艺结构相同。在x方向和y方向上，分别延伸设置了多个存储单元，图8以两个存储单元延伸设置为例。在x方向上排列的两个存储单元通过同一条源线SL和同一条位线BL电连接，且这两个x方向上排列的两个存储单元所对应的字线WL和预充电线CL相互平行排列。在y方向上排列的两个存储单元通过同一条字线WL和同一条预充电线CL电连接，且这两个y方向上排列的两个存储单元所对应的源线SL和位线BL相互平行排列。

如图9所示的是本申请实施例提供的另一种存储单元900的电路图。存储单元900与存储单元400的电路结构类似。不同的是，存储单元900中的第一晶体管M1为NMOS管，第二晶体管M2为PMOS管。因此，当位线BL为高电平时，第一晶体管M1导通，且在预充电线CL为低电平时，第二晶体管M2导通。对存储单元900的读写操作，可以参考本申请对存储单元401、401、401和401的读写逻辑进行适应性的调整，此处不再赘述。

如图10所示的是包含1个存储单元900的铁电存储器的工艺结构剖面图。图10所示的工艺结构剖面图与图5类似。不同的是，对第一晶体管M1和第二晶体管M2的晶体管类型进行了互换，即第一晶体管M1为NMOS管，第二晶体管M2为PMOS管。

如图11所示的是本申请实施例提供的一种包含存储单元900的存储阵列1100的电路图。与存储阵列310类似，存储阵列1100可以包括多个阵列排布的存储单元900，且将存储单元900沿着x方向和y方向阵列排布。图11仅画出了包含4个存储单元900的存储阵列。本领 域技术人员可以根据铁电存储器的存储容量需求设计存储阵列中存储单元900的排列方式和存储单元900的个数。在一种实施方式中，存储阵列1100还可以包括更多的存储单元900，且这些存储单元900可以在如图11所示的z方向上排列，以形成3维存储阵列。

如图12所示的是存储阵列1100的一种工艺结构剖面图。图12所示的存储单元的工艺结构和图8所示的存储单元的工艺结构相似。在x方向和y方向上，分别延伸设置了多个存储单元，图12以两个存储单元延伸设置为例。在x方向上排列的两个存储单元通过同一条源线SL和同一条位线BL电连接，且这两个x方向上排列的两个存储单元所对应的字线WL和预充电线CL相互平行排列。在y方向上排列的两个存储单元通过同一条字线WL和同一条预充电线CL电连接，且这两个y方向上排列的两个存储单元所对应的源线SL和位线BL相互平行排列。与图8不同的是，图12中的第一晶体管M1为NMOS，第二晶体管M2为PMOS。

除了在x方向和y方向上延伸设置多个存储单元，还可以在z方向上延伸设置更多的存储单元，以形成三维的存储阵列。

如图13所示的是另一种存储阵列1300的工艺结构剖面图。存储阵列1300和图8所示的存储阵列310的工艺结构图类似。不同的是，存储阵列1300为存储阵列310在z方向上的延伸，形成了2*2*2的三维存储阵列。在z方向上，相邻的存储单元均采用不同的字线WL和源线CL，且这些字线WL和源线CL可以互相平行排列。对于图13中z方向上的两层存储单元，其可以共用同一条源线SL，且分别电连接不同的位线BL。在另一种实施方式中，对于z方向上的两层存储单元，还可以共用同一条位线BL，且分别电连接不同的源线SL。

如图14所示的是又一种存储阵列1400的工艺结构图。存储阵列1400和图13所示的存储阵列1300的工艺结构图类似。不同的是，图14中的第一晶体管M1为NMOS，第二晶体管M2为PMOS。

铁电存储器的存储阵列中的晶体管，例如每个存储单元中的第一晶体管M1和第二晶体管M2可以通过前道工艺(front end of line，FEOL)制作，也可以通过后道工艺(back end of line，BEOL)制作。在一种实施方式中，图5、图8以及图12-14及其对应的实施例中，第一晶体管M1和第二晶体管M2均为采用后道工艺制作，如图15所示的后道工艺原理图。在图15中，控制电路通过前道工艺FEOL制作。该控制电路可以包括如图3所示的译码器320、驱动器330、时序控制器340、缓冲器350或输入输出驱动360中的一个或多个电路，还可以包括其他功能电路。该控制电路可以控制本申请实施例中的信号线。在完成前道工艺FEOL后，互联线，以及存储阵列均通过后道工艺BEOL制作。这里的存储阵列，如前所述，包括存储单元中的铁电电容和晶体管，也包括信号线的部分。上述互联线既包括连接控制电路中的器件的互联线，也包括上述信号线的其他部分。将存储阵列中的晶体管通过后道工艺制作，可以使得单位面积内的电路密度更大，从而提升单位面积的性能。

在另一种实施方式中，铁电存储器中的存储阵列分别通过前道工艺FEOL和后道工艺BEOL制作。如图16所示的是一种铁电存储器的工艺原理图，其中铁电存储器的控制电路通过前道工艺制作，且存储阵列中的晶体管，例如第一晶体管M1和第二晶体管M2，也通过前道工作制作FEOL。此外，互联线，以及存储阵列中的铁电电容由后道工艺BEOL制作。信号线中的字线WL和源线SL采用后道工艺BEOL制作。在一种实施方式中，位线BL和预充电线SL可以是在互联线中，也可以是在存储阵列中。

如图17所示的是存储单元400对应的另一种工艺结构剖面图，其中控制电路通过前道工艺制作，且存储阵列中的晶体管也通过前道工作制作FEOL。此外，互联线，以及存储阵列中的铁电电容由后道工艺BEOL制作，其中第一晶体管M1为PMOS管，第二晶体管M2为 NMOS管。如图17所示，NMOS管和PMOS管通过前道工艺FEOL被设置在同一水平面上，每个晶体管均包括栅极、源极和漏极。源极和漏极之间形成沟道，设置于沟道上方的栅极控制沟道，从而控制晶体管的导通与断开。预充电线CL设置于PMOS管的漏极或源极上。预充电线CL可以沿着y方向延伸设置。源线SL和位线BL均沿着x方向平行设置浮栅FG的一端连接NMOS的栅极，另一端连接PMOS的漏极或源极。在浮栅FG的两侧可以设置多条字线WL，这些字线WL互相平行且均沿着y方向延伸设置。

需要注意的是，本申请实施例中的平行和垂直，均是为了方便描述两个结构之间的相对位置关系。本申请实施例并不限定这些结构需要保持绝对平行和垂直，例如可以有一定角度的偏差。同样，本申请实施例中提到的各种电压值，是可以在一定范围内存在误差的电压值。

显然，本领域的技术人员可以对本申请实施例进行各种改动和变型而不脱离本申请实施例的范围。这样，倘若本申请实施例的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (21)

1. 一种铁电存储器，其特征在于，包括：

   第一预充电线、第一字线、第一位线和第一源线；以及

   多个存储单元，每个所述存储单元包括：

   第一晶体管、第一铁电电容和第二晶体管，其中所述第一晶体管的控制端和所述第一位线电连接，所述第一晶体管的第一端和所述第一预充电线电连接，所述第一晶体管的第二端和所述第一铁电电容的第一端电连接，所述第一铁电电容的第二端与所述第一字线电连接，所述第二晶体管的控制端分别与所述第一铁电电容的第一端以及所述第一晶体管的第二端电连接，所述第二晶体管的第一端与所述第一源线电连接，所述第二晶体管的第二端与所述第一位线电连接。
2. 如权利要求1所述的铁电存储器，其特征在于，所述第一晶体管、所述第二晶体管、所述第一预充电线、所述第一字线、所述第一位线和所述第一源线均采用后道工艺制作。
3. 如权利要求1或2所述的铁电存储器，其特征在于，所述第一晶体管为PMOS，所述第二晶体管为NMOS。
4. 如权利要求1或2所述的铁电存储器，其特征在于，所述第一晶体管为NMOS，所述第二晶体管为PMOS。
5. 如权利要求1-4任一项所述的铁电存储器，其特征在于，每个所述存储单元还包括第二铁电电容，所述铁电存储器还包括第二字线，其中所述第二铁电电容的第一端与所述第一晶体管的第二端电连接，所述第二铁电电容的第二端与所述第二字线电连接。
6. 如权利要求5所述的铁电存储器，其特征在于，所述多个存储单元呈三维阵列排列，所述铁电存储器还包括：

   第二位线、第二预充电线和第二源线，其中所述第一位线和所述第二位线分别电连接于第一方向上的相邻两个所述存储单元的第一晶体管的控制端，所述第一源线和所述第二源线分别电连接于所述第一方向上的相邻两个所述存储单元的第二晶体管的第一端，所述第一预充电线和所述第二预充电线分别电连接于第二方向上的相邻两个所述存储单元的第一晶体管的第一端，所述第一方向和所述第二方向垂直。
7. 如权利要求5或6所述的铁电存储器，其特征在于，在写入阶段，所述第一位线用于接收第一位线控制信号，所述第一预充电线用于接收第一预充电控制信号，所述第一字线用于接收第一字线控制信号，所述第二字线用于接收第二字线控制信号，所述第一源线用于接收第一源线控制信号，其中所述第一位线控制信号和所述第一预充电控制信号用于导通与所述第一位线电连接的第一晶体管，所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值大于操作电压，所述第二字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压。
8. 如权利要求7所述的铁电存储器，其特征在于，

   在第一读取阶段，所述第一位线控制信号和所述第一预充电控制信号用于导通与所述第一位线电连接的第一晶体管，所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压，所述第二字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压；

   在第二读取阶段，所述第一位线控制信号和所述第一预充电信号用于断开所述第一晶体管，所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值大于所述操作电压， 所述第二字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第二晶体管断开；

   在第三读取阶段，所述第一选中位线用于接收第一读取电压，所述第一预充电信号用于断开所述第一晶体管，所述第一字线控制信号和所述第二字线控制信号的电压相等，所述第一源线控制信号保持不变，且所述第二晶体管断开；

   在第四读取阶段，所述第一选中位线用于保持所述第一读取电压，所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值大于所述操作电压，所述第二字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第一源线控制信号保持不变，所述第一晶体管断开，所述第二晶体管断开。
9. 如权利要求7所述的铁电存储器，其特征在于，

   在第一读取阶段，所述第一位线控制信号和所述第一预充电控制信号用于导通与所述第一位线电连接的第一晶体管，所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压，所述第二字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压；

   在第二读取阶段，所述第一位线控制信号和所述第一预充电信号用于导通所述第一晶体管，所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值从大于所述操作电压变为小于所述操作电压，所述第二字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第二晶体管导通；

   在第三读取阶段，所述第一选中位线用于接收第二读取电压，所述第一预充电信号用于断开所述第一晶体管，所述第一字线控制信号和所述第二字线控制信号的电压相等，所述第一源线控制信号保持不变，所述第二晶体管从导通切换为断开，所述第一读取电压和所述第二读取电压表征不同的逻辑电平；

   在第四读取阶段，所述第一选中位线用于保持所述第二读取电压，所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第二字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第一源线控制信号保持不变，所述第一晶体管断开，所述第二晶体管导通。
10. 如权利要求8或9所述的铁电存储器，其特征在于，在待命阶段，所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压，所述第二字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压，所述第一晶体管导通，所述第二晶体管断开。
11. 如权利要求7至10任一项所述的铁电存储器，其特征在于，在所述写入阶段、所述第一读取阶段和所述待命阶段，所述第一源线控制信号和所述第一位线控制信号的电压值相等。
12. 如权利要求11所述的铁电存储器，其特征在于，所述铁电存储器还包括控制器，在所述写入阶段、所述第一读取阶段和所述待命阶段，所述控制器用于驱动所述第一位线和所述第一源线，使得所述第一源线控制信号和所述第一位线控制信号的电压值相等。
13. 如权利要求1至12任一项所述的铁电存储器，其特征在于，所述第一晶体管和所述第二晶体管采用环栅GAA工艺制作。
14. 如权利要求12或13所述的铁电存储器，其特征在于，所述控制器还用于：

    输出所述第一位线控制信号以控制所述第一位线上的电压；

    输出所述第二位线控制信号以控制所述第二位线上的电压；

    输出所述第一预充电控制信号以控制所述第一预充电线上的电压；

    输出所述第一字线控制信号以控制所述第一字线上的电压；以及

    输出所述第二字线控制信号以控制所述第二字线上的电压。
15. 一种芯片，其特征在于，包括：

    处理器；和

    如权利要求1至14任一项所述的铁电存储器，所述处理器和所述铁电存储器电连接。
16. 一种铁电存储器的控制方法，其特征在于，所述铁电存储器包括：

    第一预充电线、第一字线、第一位线和第一源线；以及

    多个存储单元，每个所述存储单元包括：

    第一晶体管、第一铁电电容和第二晶体管，其中所述第一晶体管的控制端和所述第一位线电连接，所述第一晶体管的第一端和所述第一预充电线电连接，所述第一晶体管的第二端和所述第一铁电电容的第一端电连接，所述第一铁电电容的第二端与所述第一字线电连接，所述第二晶体管的控制端分别与所述第一铁电电容的第一端以及所述第一晶体管的第二端电连接，所述第二晶体管的第一端与所述第一源线电连接，所述第二晶体管的第二端与所述第一位线电连接；

    所述方法包括：

    在写入阶段，向所述第一位线输出第一位线控制信号；

    向所述第一预充电线输出第一预充电控制信号，其中所述第一位线控制信号和所述第一预充电控制信号用于导通与所述第一位线电连接的第一晶体管；

    向所述第一字线输出第一字线控制信号，其中所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值大于操作电压。
17. 如权利要求16所述的控制方法，其特征在于，所述方法还包括：

    在第一读取阶段，向所述第一位线输出第一位线控制信号，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一位线控制信号和所述第一预充电控制信号用于导通与所述第一位线电连接的第一晶体管，所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压；

    在第二读取阶段，向所述第一位线输出第一位线控制信号，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一位线控制信号和所述第一预充电信号用于断开所述第一晶体管，所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值大于所述操作电压，所述第二晶体管断开；

    在第三读取阶段，从所述第一位线接收第一读取电压，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一预充电信号用于断开所述第一晶体管，所述第一字线控制信号和所述第二字线控制信号的电压相等，所述第一源线控制信号保持不变，且所述第二晶体管断开；

    在第四读取阶段，保持所述第一位线上的所述第一读取电压，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值大于所述操作电压，所述第二字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第一源线控制信号保持不变，所述第一晶体管断开，所述第二晶体管断开。
18. 如权利要求16所述的控制方法，其特征在于，所述方法还包括：

    在第一读取阶段，向所述第一位线输出第一位线控制信号，向所述第一预充电线输出第 一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一位线控制信号和所述第一预充电控制信号用于导通与所述第一位线电连接的第一晶体管，所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压；

    在第二读取阶段，向所述第一位线输出第一位线控制信号，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一位线控制信号和所述第一预充电信号用于导通所述第一晶体管，所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值大于所述操作电压，所述第二晶体管导通；

    在第三读取阶段，从所述第一位线接收第一读取电压，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一预充电信号用于断开所述第一晶体管，所述第一字线控制信号和所述第二字线控制信号的电压相等，所述第一源线控制信号保持不变，且所述第二晶体管从导通切换为断开；

    在第四读取阶段，保持所述第一位线上的所述第一读取电压，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，其中所述第一字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第二字线控制信号和所述第二晶体管的控制端的电压差的绝对值小于或等于所述操作电压，所述第一源线控制信号保持不变，所述第一晶体管断开，所述第二晶体管导通。
19. 如权利要求17或18所述的控制方法，其特征在于，所述方法还包括：

    在待命阶段，向所述第一位线输出第一位线控制信号，向所述第一预充电线输出第一预充电控制信号，以及向所述第一字线输出第一字线控制信号，所述第一字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压，所述第二字线控制信号和所述第一预充电控制信号的电压差的绝对值小于或等于所述操作电压，所述第一晶体管导通，所述第二晶体管断开。
20. 如权利要求16至19任一项所述的控制方法，其特征在于，所述方法还包括：

    在所述写入阶段、所述第一读取阶段和所述待命阶段，驱动所述第一位线和所述第一源线，使得所述第一源线控制信号和所述第一位线控制信号的电压值相等。
21. 一种电子设备，其特征在于，包括：

    处理器；和

    如权利要求1至14任一项所述的铁电存储器，所述处理器和所述铁电存储器电连接。