CN116761428A - 闪存器件及其制备方法 - Google Patents
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Abstract
本申请提供一种闪存器件及其制备方法，其中制备方法包括：提供一衬底、衬垫氧化层和浮栅层，衬底包含存储区和外围逻辑区；形成光刻胶材料层；利用STI光罩得到图案化的光刻胶层；以图案化的光刻胶层为掩膜，在浮栅层、衬垫氧化层和衬底中形成沟槽；在沟槽中形成隔离材料层。本申请通过利用STI光罩，在外围逻辑区和存储区交界处不设置沟槽，或者在外围逻辑区和存储区交界处设置多个横向尺寸相同的沟槽，来消除外围逻辑区和存储区交界处的控制栅端头下方的有源区和浅沟槽隔离结构的较大的台阶高度差，避免了存储区和外围逻辑区的交界处CG端头存在多晶硅残留的情况，也避免了过刻蚀多晶硅材料造成外围区电容区产生凹坑缺陷。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种闪存器件及其制备方法。
背景技术
NOR(或非)型闪存(Flash)是一种非易失性闪存，其特点是应用程序可以直接在闪存内运行，不必再把代码读到系统随机存储器中，从而使其具有较高的传输效率，因此，该类型闪存的应用比较广泛。
目前，Nor Flash(非易失闪存)因存储区和外围逻辑区的交界位置的CG(控制栅)端头下方FG(浮栅)和STI(隔离材料层)交界处形成的台阶高度过大以及CG PH(光刻工艺)更换光刻胶引起CG BARC OE(过刻蚀)的窗口不足，导致后续在FG和STI表面沉积ONO材料层以及多晶硅材料之后并刻蚀该多晶硅材料以形成CG的过程中，造成存储区和外围逻辑区的交界位置的CG两端端头下方存在多晶硅残留，使CG发生短接，从而引发严重的Bin9/29失效，导致Yield(良率)降低10％～98％。
目前，增加CG BARC OE的时间可以解决多晶硅材料残留的问题，但同时外围区电容区因过刻蚀时间过长会遭受严重的“凹坑”缺陷，这可能会引起PIP电容极板短接导致Charge pump(电荷泵)电路失效，进而影响Cell PGM/ERS(存储区编程，写入/擦除)等相关操作。
发明内容
本申请提供了一种闪存器件及其制备方法，可以解决存储区和外围逻辑区的交界位置的CG端头部分存在多晶硅残留、过刻蚀多晶硅材料造成外围区电容区产生“凹坑”缺陷从而导致电路失效等问题中的至少一个问题。
一方面，本申请实施例提供了一种闪存器件的制备方法，包括：
提供一衬底，所述衬底包含存储区和外围逻辑区，所述衬底上依次形成有衬垫氧化层和浮栅层；
形成光刻胶材料层，所述光刻胶材料层覆盖所述浮栅层；
利用STI光罩，将所述光刻胶材料层转变为图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜，刻蚀所述浮栅层、所述衬垫氧化层和部分厚度的所述衬底以形成沿第一方向平行设置的若干沟槽，其中，所述外围逻辑区和所述存储区交界处被所述浮栅层覆盖，或者，所述外围逻辑区和所述存储区交界处均匀排布有多个横向尺寸相同的所述沟槽；以及
形成隔离材料层，所述隔离材料层填充所述沟槽。
可选的，在所述闪存器件的制备方法中，所述STI光罩上具有沿第一方向平行排布的若干沟槽图形，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域不设置所述沟槽图形，或者，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域均匀设置多个横向尺寸相同的沟槽图形。
可选的，在所述闪存器件的制备方法中，采用干法刻蚀工艺刻蚀所述浮栅层、所述衬垫氧化层和部分厚度的所述衬底以形成所述沟槽。
可选的，在所述闪存器件的制备方法中，所述第一方向为X轴方向。
可选的，在所述闪存器件的制备方法中，在形成隔离材料层之后，所述闪存器件的制备方法还包括：
刻蚀所述沟槽中的部分厚度的所述隔离材料层以得到浅沟槽隔离结构，其中，所述浅沟槽隔离结构的上表面不超出所述衬垫氧化层的上表面；
形成ONO材料层，所述ONO材料层覆盖浮栅层和所述沟槽底壁的所述浅沟槽隔离结构；
形成多晶硅材料层，所述多晶硅材料层覆盖所述ONO材料层；以及
刻蚀去除所述浅沟槽隔离结构表面的部分所述ONO材料层和部分所述多晶硅材料层，以得到沿第二方向平行排布的ONO膜层和控制栅层。
可选的，在所述闪存器件的制备方法中，采用干法刻蚀工艺刻蚀所述沟槽中的部分厚度的所述隔离材料层以得到浅沟槽隔离结构。
可选的，在所述闪存器件的制备方法中，所述第二方向为Y轴方向。
另一方面，本申请实施例还提供了一种闪存器件，包括：
衬底，所述衬底包含存储区和外围逻辑区，所述衬底上形成有堆叠的衬垫氧化层和浮栅层；
沟槽，所述沟槽位于所述浮栅层、所述衬垫氧化层和部分厚度的所述衬底中，其中，所述外围逻辑区和所述存储区交界处被所述浮栅层覆盖，或者，所述外围逻辑区和所述存储区交界处均匀排布有多个横向尺寸相同的所述沟槽；
隔离材料层，所述隔离材料层填充所述沟槽。
本申请技术方案，至少包括如下优点：
本申请通过利用STI光罩，在外围逻辑区和存储区交界处的控制栅层两端端头下方不设置沟槽，使得衬底表面仍然被浮栅层覆盖；或者通过利用STI光罩，在外围逻辑区和存储区交界处均匀排布有多个横向尺寸相同的沟槽使得外围逻辑区和存储区交界处的控制栅层两端端头下方没有横向尺寸过大的单个沟槽，从而消除外围逻辑区和存储区交界处后续形成的控制栅(CG)端头下方的有源区(AA)和浅沟槽隔离结构(STI)的较大的台阶高度差，既避免了存储区和外围逻辑区的交界位置的CG端头位置存在多晶硅材料层残留的情况，又避免了过刻蚀多晶硅材料层造成外围区的电容区产生“凹坑”缺陷的情况，保证了器件的电性能不受影响，提高了器件良率。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的形成隔离层之后的半导体结构局部剖视示意图；
图2是现有技术中的刻蚀隔离层以形成浅沟槽隔离结构之后的半导体结构局部剖视示意图；
图3是本发明实施例一的形成隔离层之后的半导体结构的俯视示意图；
图4是本发明实施例一的形成隔离层之后的半导体结构局部剖视示意图；
图5是本发明实施例一的形成控制栅层之后的半导体结构的俯视示意图；
图6是本发明实施例二的形成隔离层之后的半导体结构的俯视示意图；
图7是本发明实施例二的形成隔离层之后的半导体结构局部剖视示意图；
图8是本发明实施例二的形成控制栅层之后的半导体结构的俯视示意图；
其中，附图标记说明如下：
1-衬底，2-衬垫氧化层，3-浮栅层，4-隔离层，5-浅沟槽隔离结构(STI)；
10-衬底，20-衬垫氧化层，30-浮栅层，40-隔离材料层，50-控制栅层。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图1，图1是现有技术中的形成隔离层之后的半导体结构局部剖视示意图，衬底1包含存储区和外围逻辑区，衬底1上依次形成有衬垫氧化层2和浮栅层3，并且浮栅层3、衬垫氧化层2和部分厚度的衬底1中形成有若干沟槽，沟槽中填充有隔离层4。
进一步的，参考图2，图2是现有技术中的刻蚀隔离层以形成浅沟槽隔离结构之后的半导体结构局部剖视示意图，需要刻蚀部分厚度的隔离层4以得到浅沟槽隔离结构(STI)，但是，发明人发现，目前在完成隔离层4的刻蚀之后，外围逻辑区和存储区交界处的有源区(AA)和浅沟槽隔离结构(STI)5的较大的台阶高度差，即，外围逻辑区和存储区交界处的浮栅层3和浅沟槽隔离结构(STI)5的台阶高度过大，这会导致后续沉积ONO材料层和多晶硅材料层之后，刻蚀ONO材料层和多晶硅材料层的过程中，因外围逻辑区和存储区交界处的浮栅层3和浅沟槽隔离结构(STI)5的台阶高度过大会导致台阶位置有较多的多晶硅材料的残留，若增加刻蚀多晶硅材料层的时间可以解决台阶高度过大位置多晶硅材料残留的问题，但是，外围区电容区因过刻蚀时间过长会遭受严重的“凹坑”缺陷，这可能会引起PIP电容极板短接导致Charge pump(电荷泵)电路失效。
实施例一
本申请实施例提供了一种闪存器件的制备方法，参考图3-图5，所述闪存器件的制备方法包括：
步骤S1：如图4所示，图4是本发明实施例一的形成隔离层之后的半导体结构局部剖视示意图，提供一衬底10，所述衬底10包含存储区和外围逻辑区，所述衬底10上依次形成有衬垫氧化层20和浮栅层30。
步骤S2：形成光刻胶材料层(未图示)，所述光刻胶材料层覆盖所述浮栅层30。
步骤S3：利用STI光罩，将所述光刻胶材料层转变为图案化的光刻胶层。
具体的，所述STI光罩上具有沿第一方向平行排布的若干沟槽图形，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域不设置所述沟槽图形。
在本实施例中，第一方向可以为X轴方向；第二方向可以为Y轴。
在本实施例中，所述STI光罩上具有沿X轴方向平行排布的若干沟槽图形，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域不设置所述沟槽图形。
步骤S4：以所述图案化的光刻胶层为掩膜，刻蚀所述浮栅层30、所述衬垫氧化层20和部分厚度的所述衬底10以形成沿第一方向平行设置的若干沟槽，其中，所述外围逻辑区和所述存储区交界处被所述浮栅层30覆盖。
其中，步骤S4中，所述外围逻辑区和所述存储区的交界处被所述浮栅层30覆盖，可以理解为，所述外围逻辑区和所述存储区交界处没有沟槽，即，外围逻辑区最外侧的一个沟槽和存储区最外侧的一个沟槽之间的间距较大，外围逻辑区最外侧的沟槽和存储区最外侧的沟槽之间的间距远远大于所述存储区内部的相邻的两个所述沟槽之间的间距。
值得注意的是，本申请实施例一中的所述外围逻辑区和所述存储区的交界处定义为：后续形成的控制栅层两端端头正下方(后续形成的控制栅层垂直投射到衬底表面)的位置。
如图3所示，图3是本发明实施例一的形成隔离层之后的半导体结构的俯视示意图，每个所述沟槽(隔离材料层30)沿Y轴设置，并且沿X轴方向平行设置若干沟槽。
具体的，可以采用干法刻蚀工艺刻蚀所述浮栅层30、所述衬垫氧化层20和部分厚度的所述衬底10以形成所述沟槽。
步骤S5：形成隔离材料层40，所述隔离材料层40填充所述沟槽。
进一步的，在形成隔离材料层40之后，所述闪存器件的制备方法还可以包括：
步骤S6：刻蚀所述沟槽中的部分厚度的所述隔离材料层40以得到浅沟槽隔离结构(STI)，其中，所述浅沟槽隔离结构的上表面不超出所述衬垫氧化层的上表面。
在本实施例中，可以采用干法刻蚀工艺刻蚀所述沟槽中的部分厚度的所述隔离材料层40以得到浅沟槽隔离结构。
步骤S7：形成ONO材料层，所述ONO材料层覆盖浮栅层和所述沟槽底壁的所述浅沟槽隔离结构。
步骤S8：形成多晶硅材料层，所述多晶硅材料层覆盖所述ONO材料层。
步骤S9：如图5所示，图5是本发明实施例一的形成控制栅层之后的半导体结构的俯视示意图，刻蚀去除所述浅沟槽隔离结构40和浮栅层30表面的部分所述ONO材料层和部分所述多晶硅材料层，以得到沿第二方向平行排布的ONO膜层和控制栅层50。
在本实施例中，单一所述控制栅层50沿X轴设置，并且若干所述控制栅层50沿Y轴方向平行设置。
进一步的，闪存器件的制备方法在步骤S9之后还可以包括沉积层间介质层以及形成导电插塞、金属层等常规的闪存器件工艺的制备步骤，本申请实施例不再赘述。
本申请通过利用STI光罩，在外围逻辑区和存储区交界处的控制栅层两端端头下方不设置沟槽，使得衬底表面仍然被浮栅层30覆盖，从而消除外围逻辑区和存储区交界处后续形成的控制栅(CG)端头下方的有源区(AA)和浅沟槽隔离结构(STI)的较大的台阶高度差，既避免了存储区和外围逻辑区的交界位置的CG端头位置存在多晶硅材料层残留的情况，又避免了过刻蚀多晶硅材料层造成外围区的电容区产生“凹坑”缺陷的情况，同时，也避免了后续外围逻辑区和存储区交界处上方的导电插塞/金属互连结构的高度低于存储区内部的导电插塞/金属互连结构的高度，使得外围逻辑区和存储区交界处上方的导电插塞/金属互连结构的高度与存储区内部的导电插塞/金属互连结构的高度一致，保证了器件的电性能不受影响，提高了器件良率。
基于同一发明构思，本申请实施例还提供了一种闪存器件，如图3和图4所示，所述闪存器件包括：
衬底10，所述衬底10包含存储区和外围逻辑区，所述衬底10上形成有堆叠的衬垫氧化层20和浮栅层30；
沟槽，所述沟槽位于所述浮栅层30、所述衬垫氧化层20和部分厚度的所述衬底10中，其中，所述外围逻辑区和所述存储区交界处被所述浮栅层30覆盖；
隔离材料层40，所述隔离材料层40填充所述沟槽。
实施例二
本申请实施例提供了一种闪存器件的制备方法，参考图6-图8，所述闪存器件的制备方法包括：
步骤S1：如图7所示，图7是本发明实施例二的形成隔离层之后的半导体结构局部剖视示意图，提供一衬底10，所述衬底10包含存储区和外围逻辑区，所述衬底10上依次形成有衬垫氧化层20和浮栅层30。
步骤S2：形成光刻胶材料层(未图示)，所述光刻胶材料层覆盖所述浮栅层30。
步骤S3：利用STI光罩，将所述光刻胶材料层转变为图案化的光刻胶层。
其中，所述STI光罩上具有沿第一方向平行排布的若干沟槽图形，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域均匀设置多个横向尺寸相同的沟槽图形。
在本实施例中，第一方向可以为X轴方向；第二方向可以为Y轴。
在本实施例中，所述STI光罩上具有沿X轴方向平行排布的若干沟槽图形，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域均匀设置多个所述沟槽图形，所有的所述沟槽图形在宽度上的尺寸均相同。
步骤S4：以所述图案化的光刻胶层为掩膜，刻蚀所述浮栅层30、所述衬垫氧化层20和部分厚度的所述衬底10以形成沿第一方向平行设置的若干沟槽，其中，所述外围逻辑区和所述存储区交界处均匀排布有多个横向尺寸相同的所述沟槽。
值得注意的是，本申请实施例二中的所述外围逻辑区和所述存储区的交界处定义为：后续形成的控制栅层两端端头正下方(后续形成的控制栅层垂直投射到衬底表面)的位置。
具体的，可以采用干法刻蚀工艺刻蚀所述浮栅层30、所述衬垫氧化层20和部分厚度的所述衬底10以形成所述沟槽。
其中，所述外围逻辑区和所述存储区交界处均匀排布的相邻两个所述沟槽之间的间距与所述存储区内部的相邻两个所述沟槽之间的间距相同(一致)。
如图6所示，图6是本发明实施例二的形成隔离层之后的半导体结构的俯视示意图，每个所述沟槽(隔离材料层30)沿Y轴设置，并且沿X轴方向平行设置若干沟槽。
步骤S5：形成隔离材料层40，所述隔离材料层40填充所述沟槽。
进一步的，在形成隔离材料层40之后，所述闪存器件的制备方法还可以包括：
步骤S6：刻蚀所述沟槽中的部分厚度的所述隔离材料层40以得到浅沟槽隔离结构(STI)，其中，所述浅沟槽隔离结构的上表面不超出所述衬垫氧化层的上表面。
在本实施例中，可以采用干法刻蚀工艺刻蚀所述沟槽中的部分厚度的所述隔离材料层40以得到浅沟槽隔离结构。
步骤S7：形成ONO材料层，所述ONO材料层覆盖浮栅层和所述沟槽底壁的所述浅沟槽隔离结构。
步骤S8：形成多晶硅材料层，所述多晶硅材料层覆盖所述ONO材料层。
步骤S9：如图8所示，图8是本发明实施例二的形成控制栅层之后的半导体结构的俯视示意图，刻蚀去除所述浅沟槽隔离结构40和浮栅层30表面的部分所述ONO材料层和部分所述多晶硅材料层，以得到沿第二方向平行排布的ONO膜层和控制栅层50。
在本实施例中，单一所述控制栅层50沿X轴设置，并且若干所述控制栅层50沿Y轴方向平行设置。
进一步的，闪存器件的制备方法在步骤S9之后还可以包括沉积层间介质层以及形成导电插塞、金属层等常规的闪存器件工艺的制备步骤，本申请实施例不再赘述。可选的，在所述闪存器件的制备方法中，所述第二方向为Y轴方向。
本申请通过利用STI光罩，在外围逻辑区和存储区交界处控制栅层两端端头下方均匀排布有多个横向尺寸相同的沟槽使得控制栅层两端端头下方没有横向尺寸过大的单个沟槽，从而消除外围逻辑区和存储区交界处后续形成的控制栅(CG)端头下方的有源区(AA)和浅沟槽隔离结构(STI)的较大的台阶高度差，既避免了存储区和外围逻辑区的交界位置的CG端头位置存在多晶硅材料层残留的情况，又避免了过刻蚀多晶硅材料层造成外围区的电容区产生“凹坑”缺陷的情况，同时，也避免了后续外围逻辑区和存储区交界处上方的导电插塞/金属互连结构的高度低于存储区内部的导电插塞/金属互连结构的高度，使得外围逻辑区和存储区交界处上方的导电插塞/金属互连结构的高度与存储区内部的导电插塞/金属互连结构的高度一致，保证了器件的电性能不受影响，提高了器件良率。
基于同一发明构思，本申请实施例还提供了一种闪存器件，如图6和图7所示，所述闪存器件包括：
衬底10，所述衬底10包含存储区和外围逻辑区，所述衬底10上形成有堆叠的衬垫氧化层20和浮栅层30；
沟槽，所述沟槽位于所述浮栅层30、所述衬垫氧化层20和部分厚度的所述衬底10中，其中，所述外围逻辑区和所述存储区交界处均匀排布有多个横向尺寸相同的所述沟槽；
隔离材料层40，所述隔离材料层40填充所述沟槽。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种闪存器件的制备方法，其特征在于，包括：
提供一衬底，所述衬底包含存储区和外围逻辑区，所述衬底上依次形成有衬垫氧化层和浮栅层；
形成光刻胶材料层，所述光刻胶材料层覆盖所述浮栅层；
利用STI光罩，将所述光刻胶材料层转变为图案化的光刻胶层；
以所述图案化的光刻胶层为掩膜，刻蚀所述浮栅层、所述衬垫氧化层和部分厚度的所述衬底以形成沿第一方向平行设置的若干沟槽，其中，所述外围逻辑区和所述存储区交界处被所述浮栅层覆盖，或者，所述外围逻辑区和所述存储区交界处均匀排布有多个横向尺寸相同的所述沟槽；以及
形成隔离材料层，所述隔离材料层填充所述沟槽。
2.根据权利要求1所述的闪存器件的制备方法，其特征在于，所述STI光罩上具有沿第一方向平行排布的若干沟槽图形，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域不设置所述沟槽图形，或者，所述STI光罩对应所述外围逻辑区和所述存储区交界处的区域均匀设置多个横向尺寸相同的沟槽图形。
3.根据权利要求1所述的闪存器件的制备方法，其特征在于，采用干法刻蚀工艺刻蚀所述浮栅层、所述衬垫氧化层和部分厚度的所述衬底以形成所述沟槽。
4.根据权利要求1所述的闪存器件的制备方法，其特征在于，所述第一方向为X轴方向。
5.根据权利要求1所述的闪存器件的制备方法，其特征在于，在形成隔离材料层之后，所述闪存器件的制备方法还包括：
刻蚀所述沟槽中的部分厚度的所述隔离材料层以得到浅沟槽隔离结构，其中，所述浅沟槽隔离结构的上表面不超出所述衬垫氧化层的上表面；
形成ONO材料层，所述ONO材料层覆盖浮栅层和所述沟槽底壁的所述浅沟槽隔离结构；
形成多晶硅材料层，所述多晶硅材料层覆盖所述ONO材料层；以及
刻蚀去除所述浅沟槽隔离结构表面的部分所述ONO材料层和部分所述多晶硅材料层，以得到沿第二方向平行排布的ONO膜层和控制栅层。
6.根据权利要求5所述的闪存器件的制备方法，其特征在于，采用干法刻蚀工艺刻蚀所述沟槽中的部分厚度的所述隔离材料层以得到浅沟槽隔离结构。
7.根据权利要求5所述的闪存器件的制备方法，其特征在于，所述第二方向为Y轴方向。
8.一种闪存器件，其特征在于，包括：
衬底，所述衬底包含存储区和外围逻辑区，所述衬底上形成有堆叠的衬垫氧化层和浮栅层；
沿第一方向平行设置的若干沟槽，所述沟槽位于所述浮栅层、所述衬垫氧化层和部分厚度的所述衬底中，其中，所述外围逻辑区和所述存储区交界处被所述浮栅层覆盖，或者，所述外围逻辑区和所述存储区交界处均匀排布有多个横向尺寸相同的所述沟槽；
隔离材料层，所述隔离材料层填充所述沟槽。
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| CN202310850144.5A CN116761428A (zh) | 2023-07-12 | 2023-07-12 | 闪存器件及其制备方法 |
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Family Applications (1)
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2023
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