CN116745837A - 显示基板及显示装置 - Google Patents

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Abstract

一种显示基板，具有第一显示区和第二显示区。第二显示区至少部分围绕第一显示区。显示基板包括：设置在第一显示区的第一发光器件组，设置在第二显示区的第一像素电路组，引线组，及设置在第二显示区的多个第二像素电路。第一发光器件组包括N个第一发光器件。第一像素电路组包括N个第一像素电路。引线组包括N条引线；第i个第一发光器件通过第i条引线和第i个第一像素电路电连接，第1条～第N条引线长度逐渐增大。N≥2，N为整数，i＝1～N。第1个第一发光器件和第1个第一像素电路之间，间隔设置至少一行第二像素电路或至少一列第二像素电路。N条引线由第一显示区，经过至少一行第二像素电路或至少一列第二像素电路延伸至第二显示区。

Description

显示基板及显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种显示基板及显示装置。
背景技术
随着科学技术的不断发展，用户对显示装置的屏占比有着越来越高的追求。
相关技术领域中，出现了全面屏的概念，也即，将显示装置中的图像采集器等光学元件设置在显示屏的下方。
发明内容
一方面，提供一种显示基板。所述显示基板具有第一显示区和第二显示区。所述第二显示区至少部分围绕所述第一显示区。所述显示基板包括：设置在所述第一显示区的第一发光器件组，设置在所述第二显示区的第一像素电路组，引线组，以及，设置在所述第二显示区的多个第二像素电路。所述第一发光器件组包括N个第一发光器件；沿第一方向且由所述第二显示区指向所述第一显示区，所述N个第一发光器件分别为第1个～第N个第一发光器件。所述第一像素电路组包括N个第一像素电路；第1个～第N个第一像素电路沿远离所述第一显示区的方向依次设置；所述设定方向为N个第一像素电路排列的方向。引线组包括并行设置的N条引线；第i个第一发光器件通过第i条引线和第i个第一像素电路电连接，第1条～第N条引线的长度逐渐增大；N≥2，且N为整数，i＝1～N。所述多个第二像素电路沿所示第一方向排列为多列，沿第二方向排列为多行；所述第一方向与所述第二方向相交叉。其中，在第1个第一发光器件和第1个第一像素电路之间，间隔设置有至少一行第二像素电路或至少一列第二像素电路；所述N条引线，由所述第一显示区，经过所述至少一行第二像素电路或所述至少一列第二像素电路，延伸至所述第二显示区。
在一些实施例中，所述第一发光器件组，及与所述第一发光器件组电连接的第一像素电路组，沿所述第一方向同行设置。所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置有至少一列第二像素电路。所述N条引线，由所述第一显示区，沿所述第一方向经过所述至少一列第二像素电路，延伸至所述第二显示区。
在一些实施例中，所述显示基板，包括：设置在所述第二显示区的多个第二发光器件，至少一个第二发光器件与至少一个第二像素电路电连接，所述至少一个第二发光器件与所述至少一个第二像素电路在所述显示基板所在平面上的正投影至少部分重叠。所述显示基板包括多个像素单元，每个像素单元包括沿所述第一方向排列的三个子像素，每个子像素包括电连接的第二发光器件和第二像素电路。其中，所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置有属于至少一个像素单元的X个第二像素电路，X为3的倍数。
在一些实施例中，所述显示基板，包括：设置在所述第二显示区的多个第二发光器件，至少一个第二发光器件与至少一个第二像素电路电连接，所述至少一个第二发光器件与所述至少一个第二像素电路在所述显示基板所在平面上的正投影至少部分重叠。所述显示基板还包括多个像素单元，每个像素单元包括多个子像素，每个子像素包括电连接的第二发光器件和第二像素电路；所述多个像素单元的排列方式为pentile排列。其中，所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置有属于至少一个像素单元的Y个第二像素电路，Y为2的倍数。
在一些实施例中，所述N条引线在所述第一方向的长度值所构成的数列，为等差数列。
在一些实施例中，所述N条引线的电阻值所构成的数列，为等差数列。
在一些实施例中，每条引线与其所经过的第二像素电路和/或第一像素电路之间形成寄生电容；所述N条引线所形成的寄生电容值所构成的数列，为等差数列。
在一些实施例中，所述显示基板包括位于所述第一显示区的多行第一发光器件，每行第一发光器件分成位于参考线两侧的两个第一发光器件组；所述参考线为沿所述第二方向延伸且穿过所述第一显示区的一条直线，所述第二方向垂直于所述第一方向。与所述两个第一发光器件组电连接的两个第一像素电路组，分别位于所述第一显示区在所述第一方向上的相对两侧。与所述两个第一发光器件组电连接的两个引线组分别位于所述参考线的两侧。
在一些实施例中，与所述两个第一发光器件组电连接的两个引线组，关于所述参考线对称设置。
在一些实施例中，所述第一显示区具有中心，所述参考线为经过所述中心的直线。
在一些实施例中，所述第一发光器件组，及与所述第一发光器件组电连接的第一像素电路组，沿所述第一方向同行设置。所述显示基板还包括：转接孔组；所述转接孔组包括N个转接孔，所述N个转接孔沿所述第一方向依次排列，并分别与所述N个第一发光器件相对应。沿所述第二方向，与第i个第一发光器件电连接的第i条引线，相对于与第i+1个第一发光器件电连接的第i+1条引线，更靠近所述转接孔组；所述第二方向垂直于所述第一方向。
在一些实施例中，所述第一发光器件组，及与所述第一发光器件组电连接的第一像素电路组，沿所述第一方向同行设置。所述显示基板还包括：转接孔组；所述转接孔组包括N个转接孔，所述N个转接孔沿所述第一方向依次排列，并分别与所述N个第一发光器件相对应。与第i个第一发光器件电连接的第i条引线，及与第i+1个第一发光器件电连接的第i+1条引线，分别位于所述转接孔组在所述第二方向上的相对两侧；所述第二方向垂直于所述第一方向。
在一些实施例中，所述显示基板，包括：衬底；设置在所述衬底上的像素电路层，所述第一像素电路组和所述多个第二像素电路位于所述像素电路层；设置在所述像素电路层远离所述衬底一侧的发光器件层，所述第一发光器件组位于所述发光器件层；以及，设置在所述像素电路层与所述发光器件层之间的多个引线层，所述多个引线层的材料包括可透光的导电材料。其中，所述引线组的N条引线，分别位于所述多个引线层。
在一些实施例中，所述多个引线层的数量为两个。所述N条引线中，第1条～第N条引线交替位于两个引线层。
在一些实施例中，所述N条引线中，第N条引线与第1条引线的长度比值为α，α≤25。
在一些实施例中，所述长度比值α满足，α≤15。
在一些实施例中，所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置的第二像素电路的行数或列数为β，β≤30。
在一些实施例中，所述第N个第一发光器件和所述第N个第一像素电路之间间隔设置的像素电路的行数或列数，与所述第1个第一发光器件和所述第1个第一像素电路之间间隔设置的第二像素电路的行数或列数的比值为γ，5≤γ≤50。
在一些实施例中，所述第二显示区包括常规区域和压缩区域；所述第一像素电路组位于所述压缩区域，所述多个第二像素电路中的一部分第二像素电路位于所述常规区域，另一部分第二像素电路位于所述压缩区域，且在所述压缩区域，沿所述第一方向，相邻两个第一像素电路之间设置有至少一个第二像素电路。位于所述压缩区域的第一像素电路或第二像素电路所在的列区域的宽度，小于位于常规区域的第二像素电路所在的列区域的宽度。
另一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例中所述的显示基板；以及，设置在所述显示基板的非出光侧的光学元件，所述光学元件位于所述显示基板的第一显示区。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸等的限制。
图1为根据本公开一些实施例中的一种显示基板的结构图；
图2为根据本公开一些实施例中的另一种显示基板的结构图；
图3为根据本公开一些实施例中的一种显示基板的局部放大图；
图4为图3所示显示基板沿E-E＇向的一种剖视图；
图5为根据本公开一些实施例中的另一种显示基板的局部放大图；
图6为图5所示显示基板沿F-F＇向的一种剖视图；
图7为根据本公开一些实施例中的一种子像素的电路图；
图8为根据本公开一些实施例中的一种子像素的结构图；
图9为根据本公开一些实施例中的又一种显示基板的局部放大图；
图10为根据本公开一些实施例中的又一种显示基板的局部放大图；
图11为根据本公开一些实施例中的又一种显示基板的局部放大图；
图12为根据本公开一些实施例中的又一种显示基板的局部放大图；
图13为根据本公开一些实施例中的又一种显示基板的局部放大图；
图14为根据本公开一些实施例中的又一种显示基板的局部放大图；
图15为根据本公开一些实施例中的又一种显示基板的局部放大图；
图16为根据本公开一些实施例中的又一种显示基板的局部放大图；
图17为图16所示显示基板沿G-G＇向的一种剖视图；
图18为根据本公开一些实施例中的一种显示装置的结构图；
图19为根据本公开一些实施例中的另一种显示装置的结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述 中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当……时”或“在……时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定……”或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定……时”或“响应于确定……”或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的实施例提供的电路中所采用的晶体管可以为薄膜晶体管、场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。
在一些实施例中，各电路所采用的各晶体管的控制极为晶体管的栅极，第一极为晶体管的源极和漏极中一者，第二极为晶体管的源极和漏极中另一者。由于晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的，也就是说，本 公开的实施例中的晶体管的第一极和第二极在结构上可以是没有区别的。示例性的，在晶体管为P型晶体管的情况下，晶体管的第一极为源极，第二极为漏极；示例性的，在晶体管为N型晶体管的情况下，晶体管的第一极为漏极，第二极为源极。
在本公开的实施例提供的电路中，“节点”并非表示实际存在的部件，而是表示电路图中相关电连接的汇合点，也就是说，这些节点是由电路图中相关电连接的汇合点等效而成的节点。
在本公开的实施例提供的电路所包括的晶体管，可以均为N型晶体管，也可以均为P型晶体管。或者，各电路所包括的晶体管中的一部分晶体管可以为N型晶体管，另一部分可以为P型晶体管。
在本公开中，“有效电平”指的是，可以使晶体管导通的电平。
下面，在本公开的实施例提供的电路中，以晶体管均为P型晶体管(此时有效电平为低电平)为例进行说明。需要说明的是，下面提及的各电路中的晶体管采用相同的导通类型，可以简化工艺流程，减少工艺难度，提高产品(例如显示基板100、显示装置1000)的良率。
本公开的一些实施例提供了一种显示基板100，如图1所示，该显示基板100具有第一显示区A1和第二显示区A2，第二显示区A2至少部分围绕第一显示区A1。例如，第二显示区A2的面积大于第一显示区A1的面积。
此处，第一显示区A1的数量可以为至少一个，第二显示区A2的数量例如可以为一个。下面，如图1所示，以第一显示区A1的数量为一个为例，对显示基板100的结构进行示意性说明。
示例性的，第二显示区A2可以包围第一显示区A1。此时，第一显示区A1的形状例如可以为圆形、椭圆形或矩形等。
示例性的，第二显示区A2可以围绕第一显示区A1的一部分，也即，第二显示区A2的边界的一部分与第一显示区A1的边界的一部分重叠。此时，第一显示区A1的形状例如可以为矩形、圆角矩形、水滴形或半圆形等。
在一些示例中，如图2所示，上述显示基板100可以包括：衬底1。
上述衬底1的类型包括多种，可以根据实际需要选择设置。
示例性的，上述衬底1可以为刚性衬底。其中，该刚性衬底可以为玻璃衬底或PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底等。
示例性的，上述衬底1可以为柔性衬底。其中，该柔性衬底可以为PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylene naphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底等。此时，上述显示基板100例如可以实现柔性显示。
在一些示例中，如图2～图6所示，上述显示基板100还可以包括：设置在衬底1上的像素电路层2。
示例性的，如图3、图5和图8所示，显示基板100所包括的像素电路层2，可以包括：沿垂直且远离衬底1的方向依次层叠的半导体层、第一栅导电层、第二栅导电层、源漏导电层。另外，半导体层和第一栅导电层之间可以设置有第一栅绝缘层，第一栅导电层和第二栅导电层之间可以设置有第二栅绝缘层，第二栅导电层和源漏导电层之间可以设置有层间绝缘层。
例如，如图3、图5和图8所示，显示基板100所包括的像素电路层2，还可以包括设置在源漏导电层远离衬底1一侧的转接层。该转接层的材料与源漏导电层的材料可以相同。源漏导电层和转接层之间可以设置有平坦层。
示例性的，上述像素电路层2可以包括多个第一像素电路21和多个第二像素电路22。
上述第一像素电路21、第二像素电路22的结构包括多种，可以根据实际需要选择设置。例如，第一像素电路21或第二像素电路22的结构可以包括“2T1C”、“6T1C”、“7T1C”、“6T2C”或“7T2C”等结构。此处，“T”表示为晶体管，位于“T”前面的数字表示为晶体管的数量，“C”表示为存储电容器，位于“C”前面的数字表示为存储电容器的数量。
示例性的，如图7所示，第一像素电路21的结构和第二像素电路22的结构，例如可以相同。例如，两者的结构均为7T1C结构。其中，图7为第二像素电路22的等效电路图，图8为图3或图5中的一个第二像素电路22的结构图，下面结合图7和图8，对像素电路层2及第二像素电路22的结构进行示意性说明。当然，第一像素电路21的等效电路图可以与图7所示的等效电路相同，第一像素电路21的结构图可以与图8所示的结构路相同。
例如，如图7所示，第二像素电路22包括：开关晶体管T1、驱动晶体管T2、补偿晶体管T3、第一发光控制晶体管T4、第二发光控制晶体管T5、第一复位晶体管T6、第二复位晶体管T7和存储电容器Cst。
其中，在复位信号线RST所传输的复位信号的电平为有效电平的情况下，第一复位晶体管T6和第二复位晶体管T7可以在该复位信号的控制下导通，接收来自初始信号线Vinit所传输的初始信号，第一复位晶体管T6可以将初始信号传输至存储电容器Cst的一端，对其进行复位；第二复位晶体管T7可以将初始信号传输至第二复位晶体管T7的第二极，对其进行复位。此处，驱动晶体管T2可以在初始信号的控制下导通。
在扫描信号线Gate所传输的扫描信号的电平为有效电平的情况下，开关晶体管T1和补偿晶体管T3可以在该扫描信号的控制下导通，数据信号线Data所传输的数据信号，可以依次经开关晶体管T1、驱动晶体管T2、补偿晶体管T3传输至驱动晶体管T2的控制极，对驱动晶体管T2的控制极进行充电，直至驱动晶体管T2截止。此时，完成对驱动晶体管T2的阈值电压的补偿。
在使能信号线EM所传输的使能信号的电平为有效电平的情况下，第一发光控制晶体管T4和第二发光控制晶体管T5可以在该使能信号的控制下导通，接收来自第一电压信号线ELVDD的第一电压信号，驱动晶体管T2可以根据数据信号及第一电压信号生成驱动信号，并将驱动信号差传输至第二复位晶体管T7的第二极。
例如，如图8所示，半导体层中，被第一栅导电层覆盖的部分，分别构成各晶体管的有源层；未被第一栅导电层覆盖的部分，会被掺杂，形成导体。第一栅导电层中覆盖半导体层的部分构成各晶体管的控制极，例如包括：开关晶体管T1的控制极T11、驱动晶体管T2的控制极T21、补偿晶体管T3的控制极T31、第一发光控制晶体管T4的控制极T41、第二发光控制晶体管T5的控制极T51、第一复位晶体管T6的控制极T61和第二复位晶体管T7的控制极T71。
例如，存储电容器Cst的第一极板Cst1、用于传输扫描信号的扫描信号线Gate、用于传输复位信号的复位信号线RST、用于传输使能信号的使能信号线EM，可以位于第一栅导电层。存储电容器Cst的第二极板Cst2、用于传输初始信号的初始信号线Vinit，可以位 于第二栅导电层。用于传输数据信号的数据信号线Data及用于传输第一电压信号的第一电压信号线ELVDD，可以位于源漏导电层。转接层还可以包括用于转接的转接部61及用于屏蔽的屏蔽块62。
可以理解的是，半导体层中的导体可以构成各晶体管的第一极和第二极。本公开为了清楚的标识出晶体管的第一极或第二极，将源漏导电层中与导体连接的部分，作为晶体管的第一极或第二极。
如图8所示，开关晶体管T1的第一极T12可以与数据信号线Data呈一体结构，并通过依次贯穿层间栅绝缘层、第二栅绝缘层和第一绝缘层的第一过孔H1与位于半导体层的有源层连接。开关晶体管T1的控制极T11可以与扫描信号线Gate呈一体结构。
开关晶体管T1的第二极和第一发光控制晶体管T4的第二极可以位于半导体层中的导体中，且呈一体结构。第一发光控制晶体管T4的第一极T42可以与第一电压信号线ELVDD呈一体结构，并通过依次贯穿层间栅绝缘层、第二栅绝缘层和第一绝缘层的第五过孔H5与位于半导体层的有源层连接。
驱动晶体管T2的第一极也可以半导体层中的导体中，并与开关晶体管T1的第二极呈一体结构。驱动晶体管T2的第二极和补偿晶体管T3的第一极也可以半导体层中的导体中，并呈一体结构。驱动晶体管T2的控制极T21和存储电容器Cst的第一极板Cst1可以呈一体结构，并通过依次贯穿层间栅绝缘层、第二栅绝缘层和第一绝缘层的第三过孔H3与第一复位晶体管T6的第二极T63连接。
存储电容器Cst的第二极板Cst2可以通过贯穿层间绝缘层的第四过孔H4与第一电压信号线ELVDD连接。
补偿晶体管T3的第二极T33可以与第一复位晶体管T6的第二极T63呈一体结构。补偿晶体管T3的控制极T31可以与扫描信号线Gate呈一体结构。其中，补偿晶体管T3为双栅晶体管。
第一复位晶体管T6的控制极T61可以与复位信号线RST呈一体结构。第一复位晶体管T6的第一极T62可以通过贯穿第二栅绝缘层的第七过孔H7，与初始信号线Vinit连接。
第二复位晶体管T7的控制极T71可以与复位信号线RST呈一体结构。第二复位晶体管T7的第一极T72可以通过贯穿第二栅绝缘层的第八过孔H8，与初始信号线Vinit连接。第二复位晶体管T7的第二极T73与第二发光控制晶体管T5的第二极T53呈一体结构。其中，同一第二像素电路22中，第一复位晶体管T6和第二复位晶体管T7的控制极与不同的复位信号线RST连接，第一复位晶体管T6和第二复位晶体管T7的第一极与不同的初始信号线Vinit连接。
第二发光控制晶体管T5的第一极可以位于半导体层中的导体中，驱动晶体管T2的第二极呈一体结构。第二发光控制晶体管T5的控制极T51与使能信号线EM连接，并呈一体结构。
可选地，如图9～图11所示，上述多个第二像素电路22可以沿第一方向X排列为多列，沿第二方向Y排列为多行。其中，每列第二像素电路可以包括多个第二像素电路22，该多个第二像素电路22沿第二方向Y依次排列。每行第二像素电路可以包括多个第二像素电路22，该多个第二像素电路22沿第一方向X依次排列。
例如，第一方向X与第二方向Y相交叉。
此处，第一方向X和第二方向Y之间的夹角，可以根据实际需要选择设置。例如，第 一方向X和第二方向Y之间的夹角为85°、88°或90°等。
需要说明的是，本公开一些示例中，第一像素电路21和第二像素电路均可以涵盖上述各信号线，本公开为了方便描述，将第一像素电路21、第二像素电路22、信号线分开进行了描述。
在一些示例中，如图2、图4和图6所示，上述显示基板100还可以包括：设置在像素电路层2远离衬底1一侧的发光器件层3。
示例性的，上述发光器件层3可以包括多个第一发光器件31和多个第二发光器件32。其中，第一发光器件31的结构和第二发光器件32的结构，例如可以相同。例如，如图15所示，第一发光器件21包括依次层叠设置的阳极、发光层和阴极。相应的，第二发光器件32也可以包括依次层叠设置的阳极、发光层和阴极。
示例性的，至少一个第一像素电路21可以和至少一个第一发光器件31电连接。例如，第一像素电路21和第一发光器件31之间可以一一对应地电连接，或者，一个第一像素电路21可以和多个第一发光器件31电连接，或者，多个第一像素电路21可以和一个第一发光器件31电连接。每个第一像素电路21可以为相应的第一发光器件31提供驱动信号，以驱动该相应的第一发光器件31发光。如图7所示，本公开以一个第一像素电路21和一个第一发光器件31电连接为例进行说明。
示例性的，至少一个第二像素电路22可以和至少一个第二发光器件32电连接。例如，第二像素电路22和第二发光器件32之间可以一一对应地电连接，或者，一个第二像素电路22可以和多个第二发光器件32电连接，或者，多个第二像素电路22可以和一个第二发光器件32电连接。每个第二像素电路22可以为相应的第二发光器件32提供驱动信号，以驱动该相应的第二发光器件32发光。如图7所示，本公开以一个第二像素电路22和一个第二发光器件32电连接为例进行说明。
例如，上述至少一个第二发光器件32与上述至少一个第二像素电路22在显示基板100所在平面上的正投影至少部分重叠。也即，相互电连接的第二发光器件32和第二像素电路22，在显示基板100所在平面上的正投影，可以部分重叠或者完全重叠。
上述多个第一发光器件31和多个第二发光器件32发出的光相互配合，可以使得显示基板100实现图像显示。其中，第一显示区A1和第二显示区A2的面积之和，趋近于显示基板100的面积，这样有利于提高显示基板100中能够进行显示的区域的面积占比，提高显示基板100的屏占比，使得显示基板100能够实现全屏显示。
在一些示例中，如图10和图11所示，上述像素电路层2中的多个第一像素电路21和多个第二像素电路22可以均位于第二显示区A2。上述发光器件层3中的多个第一发光器件31可以均位于第一显示区A1，多个第二发光器件32可以均位于第二显示区A2。显示基板100位于第一显示区A1的部分的透过率，大于显示基板100位于第二显示区A2的部分的透过率。
此处，像素电路层2中的第一像素电路21、第二像素电路22及信号线，需要对电信号进行良好地传输。基于此，第一像素电路21的一部分、第二像素电路22的一部分及信号线会采用金属材料形成。可以理解的是，金属材料能够对光线进行遮挡。
本公开的一些示例将为第一发光器件31提供驱动信号的第一像素电路21设置在第二显示区A2后，也就减少了第一显示区A1中能够对光线进行遮挡的结构，外界光线也便能够从显示基板100位于第一显示区A1的部分的一侧(例如出光侧)，穿过任意相邻两个 第一发光器件31之间的间隙，从显示基板100位于第一显示区A1的部分的另一侧(例如非出光侧)出射，使得显示基板100位于第一显示区A1的部分具有较高的透过率。
这样在将显示基板100应用至显示装置1000中，并在显示基板100的非出光侧、且在第一显示区A1设置光学元件200的情况下，外界光线便可以透过显示基板100位于第一显示区A1的部分入射至光学元件200，被光学元件200采集，并使得光学元件200能够正常工作。
示例性的，上述多个第一发光器件31的分布密度，与上述多个第二发光器件32的分布密度相同。这样不仅可以使得显示基板100实现全屏显示，还有利于确保显示基板100具有较好的图像显示质量。
示例性的，上述多个第一发光器件31的分布密度，小于上述多个第二发光器件32的分布密度。这样可以增大任意相邻两个第一发光器件31之间的间距，减少第一发光器件31对外界光线的遮挡，增大显示基板100位于第一显示区A1的部分中可透光部分的面积，从而可以进一步增大外界光线可以透过显示基板100位于第一显示区A1的部分的量。在将显示基板100应用至显示装置1000中后，有利于提高光学元件200所采集的外界光线的量，提高光学元件200的工作性能。
在一些示例中，如图9～图11所示，上述显示基板100还可以包括：多条引线41。
示例性的，如图9～图11所示，每条引线41的一端可以与第一像素电路21电连接，另一端可以与第一发光器件31电连接。这样便可以利用引线41实现第一像素电路21和第一发光器件31之间的电连接，第一像素电路21便可以通过引线41向相应的第一发光器件31传输驱动信号。
可以理解的是，引线41在从第一像素电路21延伸至第一发光器件31的过程中，可能会跨过第一像素电路21和/或第二像素电路22，并与其形成寄生电容。
上述寄生电容的存在，容易影响第一发光器件31所接收的驱动信号的准确性，进而容易影响第一发光器件31的发光准确性，影响显示基板位于第一显示区的部分的显示效果。
在一种实现方式中，为了减小引线的寄生电容的影响，会调节引线的走向路径，以使得不同引线的寄生电容趋于一致。但是这样会使得不同引线的长度差异较大，缺乏规律，还需要根据不同引线的寄生电容专门设计其走向路径，容易增大显示基板的设计、制备难度。
基于此，在一些示例中，如图9～图11所示，位于第一显示区A1的多个第一发光器件31可以划分为多个第一发光器件组31a。第一发光器件组31a可以包括N个第一发光器件31。相应的，位于第二显示区A2的多个第一像素电路21可以划分为多个第一像素电路组21a。第一像素电路组21a可以包括N个第一像素电路21。上述多条引线41可以划分为多个引线组41a。引线组41a可以包括N条引线41。其中，N≥2，且N为整数。
示例性的，不同第一发光器件组31a所包括的第一发光器件31的数量可以相等，也可以不相等。不同第一像素电路组21a所包括的第一像素电路21的数量可以相等，也可以不相等。不同引线组41a所包括的引线41的数量可以相等，也可以不相等。
其中，电连接的第一发光器件组31a、第一像素电路组21a和引线组41a中，第一发光器件31的数量、第一像素电路21的数量和引线41的数量相同。
例如，电连接的第一发光器件组31a、第一像素电路组21a和引线组41a中，该第一发光器件组31a包括20个第一发光器件31，该第一像素电路组21a包括20个第一像素电 路21，该引线组41a包括20条引线41。其中，每个第一发光器件31通过一条引线41与相应的一个第一像素电路21电连接。
示例性的，沿第一方向X且由第二显示区A2指向第一显示区A1，第一发光器件组31a中的N个第一发光器件31分别为第1个～第N个第一发光器件。
可以理解的是，基于第一显示区A1和第二显示区A2的位置关系，第二显示区A2会围绕第一显示区A1沿第一方向X的相对两侧。例如，如图1所示，本公开将第二显示区A2位于第一显示区A1沿第一方向X的相对两侧的部分，分别称为第一子区A21a和第二子区A22a。此时，上述“沿第一方向X且由第二显示区A2指向第一显示区A1”指的是，沿第一方向X且由第一子区A21a指向第一显示区A1，和/或，沿第一方向X且由第二子区A22a指向第一显示区A1。
例如，在上述“沿第一方向X且由第二显示区A2指向第一显示区A1”指的是，沿第一方向X且由第一子区A21a指向第一显示区A1的情况下，第一发光器件组31a中的N个第一发光器件31中，第1个第一发光器件最靠近第一子区A21a，也即，最靠近第一显示区A1的边界。第2个、第3个、第4个……第N-1个、第N个第一发光器件，依次远离第一子区A21a。
又如，在上述“沿第一方向X且由第二显示区A2指向第一显示区A1”指的是，沿第一方向X且由第二子区A22a指向第一显示区A1的情况下，第一发光器件组31a中的N个第一发光器件31中，第1个第一发光器件最靠近第二子区A22a，也即，最靠近第一显示区A1的边界。第2个、第3个、第4个……第N-1个、第N个第一发光器件，依次远离第二子区A22a。
又如，在上述“沿第一方向X且由第二显示区A2指向第一显示区A1”指的是，沿第一方向X且由第一子区A21a指向第一显示区A1，和，沿第一方向X且由第二子区A22a指向第一显示区A1的情况下，上述多个第一发光器件组31a中的一部分第一发光器件组31a中，第1个第一发光器件最靠近第一子区A21a，其余第一发光器件依次远离第一子区A21a，且第N个第一发光器件和第二子区A22a之间具有一定的间距；另一部分第一发光器件组31a中，第1个第一发光器件最靠近第二子区A22a，其余第一发光器件依次远离第二子区A22a，且第N个第一发光器件和第一子区A21a之间具有一定的间距。
示例性的，第一像素电路组21a中的N个第一像素电路21分别为第1个～第N个第一像素电路。第1个～第N个第一像素电路沿远离第一显示区A1的方向依次设置。
也即，第一像素电路组21a中，最靠近第一发光器件组31a的第一像素电路21为第1个第一像素电路。第2个、第3个、第4个……第N-1个、第N个第一像素电路，依次远离第一发光器件组31a。
第1个～第N个第一像素电路的排列方向包括多种，可以根据实际需要选择设置。
例如，第1个～第N个第一像素电路的排列方向可以为第一方向X。也即，第一像素电路组21a中的多个第一像素电路21的排列方向，和第一发光器件组31a中的多个第一发光器件31的排列方向相同。
又如，第1个～第N个第一像素电路的排列方向可以与第一方向X之间具有夹角。该夹角的大小可以根据实际需要选择设置。可选地，该夹角可以为45°或90°。
示例性的，如图9～图11所示，引线组41a所包括的N条引线41并行设置。该N条引线41的延伸方向例如平行或大致平行。
例如，第i个第一发光器件通过第i条引线和第i个第一像素电路电连接。其中，i＝1～N。也即，第1个第一发光器件可以通过第1条引线和第1个第一像素电路电连接，第2个第一发光器件可以通过第2条引线和第2个第一像素电路电连接……第N-1个第一发光器件可以通过第N-1条引线和第N-1个第一像素电路电连接，第N个第一发光器件可以通过第N条引线和第N个第一像素电路电连接。
例如，第1条～第N条引线的长度逐渐增大。
可以理解的是，第一像素电路组21a中的第1个～第N个第一像素电路，沿其排列方向依次远离第一发光器件组31a，这也就意味着，第1个、第2个、第3个……第N-1个、第N个第一像素电路与第一发光器件组31a之间的间距逐渐增大，相应的，第1个第一像素电路和第1个第一发光器件之间的间距，第2个第一像素电路和第2个第一发光器件之间的间距……第N-1个第一像素电路和第N-1个第一发光器件之间的间距，第N个第一像素电路和第N个第一发光器件之间的间距，逐渐增大。这样，连接第1个第一像素电路和第1个第一发光器件的第1条引线的长度，连接第2个第一像素电路和第2个第一发光器件的第2条引线的长度……连接第N-1个第一像素电路和第N-1个第一发光器件的第N-1条引线的长度，连接第N个第一像素电路和第N个第一发光器件的第N条引线的长度，也便逐渐增大。
例如，每条引线41位于相应的第一像素电路21和相应的第一发光器件31之间的部分，呈直线状。此时，引线41的长度，例如指的是相应的第一像素电路21和相应的第一发光器件31之间的间距。这样不仅便于制备形成引线41，还可以避免引线41中形成拐角或尖端，确保引线41中驱动信号的良好传输。
本公开采用上述设置方式及连接方式，不仅便于对引线41的走向路径进行规划，提高引线组41a中任意相邻两条引线41的长度差异的规律性，还可以减小所需使用的引线41的数量，简化显示基板100的结构，降低制备形成显示基板100的难度。
另外，像素电路层2中的第一像素电路21、第二像素电路22及信号线是规律排布的。这样在引线41延伸的过程中，便可以提高引线组41a中任意相邻两条引线41所跨过的第一像素电路21和/或第二像素电路22的数量差异的规律，进而便于提高引线组41a中任意相邻两条引线41中所形成的寄生电容的变化均匀性。
此处，本公开例如可以采用外部补偿的方式，对引线41形成的寄生电容进行补偿，提高第一发光器件31所接收的驱动信号及所发出的光的准确性，确保显示基板位于第一显示区的部分的显示效果。上述外部补偿方式包括但不局限于外部光学补偿(demura)方式。
本公开提高引线组41a中任意相邻两条引线41中所形成的寄生电容的变化均匀性，有利于外部光学补偿(demura)的算法的优化，便于提高显示基板100的显示均一性，提高显示基板100显示的图像的品质。
在一些示例中，如图9～图11所示，在第1个第一发光器件和第1个第一像素电路之间，间隔设置有至少一行第二像素电路或至少一列第二像素电路。引线组41a中的N条引线41，由第一显示区A1，经过上述至少一行第二像素电路或上述至少一列第二像素电路，延伸至第二显示区A2。
例如，第1个第一发光器件和第1个第一像素电路之间，可以间隔设置有一行、三行、四行或七行第二像素电路。或者，第1个第一发光器件和第1个第一像素电路之间，可以间隔设置有一列、三列、四列、八列、十列或第二列第二像素电路。
示例性的，如图9～图11所示，在第1个第一发光器件和第1个第一像素电路之间，间隔设置有至少一列第二像素电路的情况下，引线组41a中第1条引线会由第一显示区A1跨过该至少一列第二像素电路延伸至第二显示区A2，第2条、第3条……第N条引线则会由第一显示区A1跨过该至少一列第二像素电路后，继续跨过至少一列第二像素电路延伸至第二显示区A2。
在一种实现方式中，第1个第一发光器件和第1个第一像素电路相邻设置，且两者之间未间隔设置第二像素电路，此时，引线组中长度最小的第1条引线的长度例如为L。例如，引线组中任意相邻两条引线之间的长度差值为m，此时，长度最大的第N条引线的长度则为L+m(N-1)。第N条引线的长度与第1条引线的长度之间的比值为：
本公开的一些示例中，在第1个第一发光器件和第1个第一像素电路之间，间隔设置有至少一行第二像素电路或至少一列第二像素电路后，连接第1个第一发光器件和第1个第一像素电路的第1条引线的长度例如为L+p。例如，引线组中任意相邻两条引线之间的长度差值为m，此时，长度最大的第N条引线的长度则为L+p+m(N-1)。第N条引线的长度与第1条引线的长度之间的比值为：
其中， 小于 相应的，第N条引线所形成的寄生电容，与第1条引线所形成的寄生电容的比值，也会小于上述实现方式中的比值。
也就是说，本公开在第1个第一发光器件和第1个第一像素电路之间，间隔设置有至少一行第二像素电路或至少一列第二像素电路后，第1条引线的长度可以增加较大倍数，但第N条引线的长度仅增加较小倍数，这样可以有效降低第N条引线的长度和第1条引线的长度之间的比值，有效降低第N条引线所形成的寄生电容与第1条引线所形成的寄生电容之间的比值。
可以理解的是，长度最大的第N条引线和长度最小的第1条引线之间的长度比值越小，则第N条引线所形成的寄生电容与第1条引线所形成的寄生电容之间的差异越小，驱动信号在第N条引线上的损耗与在第1条引线上的损耗之间的差异越小，这样在显示基板100进行图像显示的过程中，便可以减小显示灰阶的差异，提高显示画质。而且，在后续通过外部光学补偿(demura)算法补偿灰阶差异的过程中，显示灰阶差异越小，外部光学补偿(demura)算法的工作量就越小，这样有利于进一步优化外部补偿(demura)的算法。此外，在显示灰阶差异减小到一定程度后，也可以不需要再采用外部光学补偿(demura)算法进行补偿，即可确保显示基板100具有良好的画质。
由此，本公开的一些实施例所提供的显示基板100，通过设置第一显示区A1和第二显示区A2，并将第一发光器件31设置在第一显示区A1，将为第一发光器件31提供驱动信号的第一像素电路21设置在第二显示区A2，以避免第一像素电路21对入射至第一显示区A1的光线进行遮挡，提高显示基板100位于第一显示区A1的部分的透过率。在将显示基板100应用至显示装置1000后，外界光线便可以透过显示基板100位于第一显示区A1的部分，入射至显示装置1000的光学元件200中。这样既可以使得光学元件200能够正常工作，又可以提高显示基板100中可显示面积的占比，使得显示基板100及显示装置1000实现能够全屏显示。
而且，本公开通过设置连接第一发光器件31和第一像素电路21的引线41，将引线组中的N条引线41并行设置，使得第1条～第N条引线的的长度逐渐增大，并在第一发光器件组31a的第1个第一发光器件和第一像素电路组21a的第1个第一像素电路之间，间隔设置有至少一行第二像素电路或至少一列第二像素电路，不仅有利于对引线41的走向路径进行规划，提高引线组41a中任意相邻两条引线41的长度差异的规律性，提高引线组41a中任意相邻两条引线41中所形成的寄生电容的变化均匀性，还可以利用第1个第一发光器件和第1个第一像素电路之间间隔设置的至少一行第二像素电路或至少一列第二像素电路，大大增加第1条引线的长度，进而降低第N条引线的长度和第1条引线的长度之间的比值，降低第N条引线所形成的寄生电容与第1条引线所形成的寄生电容之间的比值，减小显示基板100显示灰阶的差异，以优化外部光学补偿(demura)的算法，甚至可以节省掉外部光学补偿(demura)的算法。
在一些实施例中，引线组41a所包括的N条引线41中，第N条引线与第1条引线的长度比值为α，α≤25。
在一些示例中，α＝25、α≤24、α≤22、α≤20或α≤18等。
通过将第N条引线与第1条引线的长度比值，设置为小于或等于25，可以有效降低长度最大的第N条引线和长度最小的第1条引线的长度比值，降低第N条引线所形成的寄生电容与第1条引线所形成的寄生电容之间的差异，进而减小显示基板100所显示的图像的灰阶差异。而且，在后续通过外部光学补偿(demura)算法补偿灰阶差异的过程中，还可以减小外部光学补偿(demura)算法的工作量，优化外部补偿(demura)的算法。
示例性的，上述长度比值α满足，α≤15。
通过将第N条引线与第1条引线的长度比值，设置为小于或等于15，可以进一步降低长度最大的第N条引线和长度最小的第1条引线的长度比值，进一步降低第N条引线所形成的寄生电容与第1条引线所形成的寄生电容之间的差异，进而可以进一步减小显示基板100所显示的图像的灰阶差异。而且，在后续通过外部光学补偿(demura)算法补偿灰阶差异的过程中，还可以进一步减小外部光学补偿(demura)算法的工作量，进一步优化外部补偿(demura)的算法。
例如，长度比值α的取值范围可以为5～10、10～15、15～20或7～13等。
例如，长度比值α的取值可以为5、6、7.5、9.1、10、12、14或15等。
在一些实施例中，第1个第一发光器件和第1个第一像素电路之间，间隔设置的第二像素电路的行数或列数为β，β≤30。
在一些示例中，如图9～图11所示，第一像素电路组21a中的N个第一像素电路沿第一方向X依次设置。此时，第1个第一发光器件和第1个第一像素电路之间，间隔设置有至少一列第二像素电路。其中，间隔设置的第二像素电路22的列数为β，β≤30。
示例性的，上述β满足，β＝30、β≤28、β≤25、β≤21、β≤20或β≤15等。
通过采用上述设置方式，可以确保第N条引线的长度增加的倍数较小，从而可以确保第N条引线与第1条引线的长度比值较小，确保对显示基板100所显示的图像的灰阶差异的良好改善效果及对外部补偿(demura)的算法的良好优化效果。
在一些实施例中，第N个第一发光器件和第N个第一像素电路之间间隔设置的像素电路的行数或列数，与第1个第一发光器件和第1个第一像素电路之间间隔设置的第二像素电路的行数或列数的比值为γ，5≤γ≤50。
可以理解的是，除了第1个第一发光器件和第1个第一像素电路之外，第i个第一发光器件和第i个第一像素电路之间，间隔设置有第一像素电路21和第二像素电路22。也就是说，第N个第一发光器件和第N个第一像素电路之间间隔设置的像素电路，包括第一像素电路和第二像素电路。
另外，由于第一显示区A1的形状是可变的，因此，不同第一发光器件组31a所包括的第一发光器件31的数量可以是不同的。例如，如图1所示，沿第二方向Y，越靠近第一显示区A1上部分边界或下部分边界的第一发光器件组31a，所包括的第一发光器件31的数量越少，越靠近第一显示区A1中间部分边界的第一发光器件组31a，所包括的第一发光器件31的数量越多。
其中，数量较少的第一发光器件组31a中，第N个第一发光器件和第N个第一像素电路之间间隔设置的像素电路的行数或列数，与第1个第一发光器件和第1个第一像素电路之间间隔设置的第二像素电路的行数或列数的比值γ，可以较小。数量较多的第一发光器件组31a中，第N个第一发光器件和第N个第一像素电路之间间隔设置的像素电路的行数或列数，与第1个第一发光器件和第1个第一像素电路之间间隔设置的第二像素电路的行数或列数的比值γ，可以较大。
通过采用上述设置方式，既可以第N条引线的长度不会过大，也可以确保第N条引线与第1条引线的长度之比具有较小的值，确保对显示基板100所显示的图像的灰阶差异的良好改善效果及对外部补偿(demura)的算法的良好优化效果。
在一些实施例中，引线组41a中，N条引线41的长度值所构成的数列，为等差数列。也即，任意相邻两条引线41的长度差值相等。或者，引线组41a中，N条引线41在第一方向X的长度值所构成的数列，为等差数列。也即，任意相邻两条引线41的长度差值相等。
可以理解的是，在引线41的延伸方向与第一方向X之间有夹角时，引线41在第一方向X的长度值，为引线41的实际长度值在第一方向X上的分量。
示例性的，第1条引线的长度值例如为L，引线组41a中任意相邻两条引线41之间的长度差值为m。此时，上述N条引线41的长度值所构成的数列为：L、L+m、L+2m、L+3m……L+m(N-2)、L+m(N-1)。关于引线41在第一方向X的长度值，可以参照此处的说明，不再赘述。
通过将上述N条引线41的长度值或在第一方向X上的长度值所构成的数列，设置为等差数列，可以确保该N条引线41的长度值是均匀变化的，这样有利于外部光学补偿(demura)的算法的优化，有利于提高显示基板100的显示品质。而且，采用此设置方式，还有利于提高N条引线41所形成的寄生电容的变化均匀性，从而有利于外部光学补偿(demura)的算法的进一步优化，有利于进一步提高显示基板100的显示品质。
在一些实施例中，引线组41a中，N条引线41的电阻值所构成的数列，为等差数列。也即，任意相邻两条引线41的电阻差值相等。
示例性的，第1条引线的电阻值例如为R，引线组41a中任意相邻两条引线41之间的电阻差值为t。此时，上述N条引线41的电阻值所构成的数列为：R、R+t、R+2t、R+3t……R+t(N-2)、R+t(N-1)。
可以理解的是，第一像素电路21所提供的驱动信号传输至引线41后，由于引线41中的电阻的存在，会对驱动信号产生一定的损耗，降低第一发光器件31所接收的驱动信号的 准确性。
通过将上述N条引线41的电阻值所构成的数列，设置为等差数列，可以确保该N条引线41的电阻值是均匀变化的。这样有利于降低对引线41的电阻进行补偿的难度，提高显示基板100的显示品质。
在一些实施例中，每条引线41与其所经过的第二像素电路22和/或第一像素电路21之间形成寄生电容。上述N条引线41所形成的寄生电容值所构成的数列，为等差数列。也即，任意相邻两条引线41的所形成的寄生电容差值相等。
示例性的，第1条引线所形成的寄生电容值例如为Cs，引线组41a中任意相邻两条引线41之间的寄生电容差值为u。此时，上述N条引线41的电阻值所构成的数列为：Cs、Cs+u、Cs+2u、Cs+3u……Cs+u(N-2)、Cs+u(N-1)。
可以理解的是，第一像素电路21所提供的驱动信号传输至引线41后，由于引线41中的寄生电容的存在，会对驱动信号产生较大的损耗，大大降低第一发光器件31所接收的驱动信号的准确性，并使得第一发光器件31接收到的驱动信号的时间产生延迟。
通过将上述N条引线41所形成的寄生电容值所构成的数列，设置为等差数列，可以确保该N条引线41所形成的寄生电容值是均匀变化的。这样便于对该寄生电容值及延迟的时间进行补偿，有利于外部光学补偿(demura)的算法的优化，有利于提高显示基板100的显示品质。
可以理解的是，第一像素电路组21a中的第1个～第N个第一像素电路的排列方向，可以有多种设置方式。
在一些示例中，如图9～图11所示，上述排列方向为第一方向X。
示例性的，第一发光器件组31a及与该第一发光器件组31a电连接的第一像素电路组21a，同行设置。也即，沿第一方向X，第一发光器件组31a和第一像素电路组21a位于同一行。相应的，引线组41a中的N条引线41，可以沿第一方向X延伸。
此时，第1个第一发光器件和第1个第一像素电路之间，可以间隔设置有至少一列第二像素电路。相应的，上述N条引线41，可以由第一显示区A1，沿第一方向X经过该至少一列第二像素电路，延伸至第二显示区A2。
通过将设定方向Z设置为第一方向X，且将第一发光器件组31a及与该第一发光器件组31a电连接的第一像素电路组21a同行设置，可以便于像素电路层2中的信号线(例如栅线)的走线，便于驱动第一像素电路组21a，降低显示基板100的设计及制备难度。
可以理解的是，第一像素电路组21a可以与一行第二像素电路同行设置，这样有利于同时驱动该像素电路组21a和该一行第二像素电路。其中，任意相邻两个第一像素电路21之间，可以设置有至少一个第二像素电路22，这样可以减少第二像素电路22和相应的第二发光器件32之间的错位。例如，任意相邻两个第一像素电路21之间所间隔设置的第二像素电路22的数量相同。这样有利于提高引线组41a中N条引线41的长度变化均匀性，提高N条引线41所形成的寄生电容的变化均匀性。
示例性的，如图9所示，第一像素电路组21a可以包括20个第一像素电路21，第一发光器件组31a可以包括20个第一发光器件31，引线组41a可以包括20条引线41。第1个第一发光器件和第1个第一像素电路之间，可以间隔设置有6列第二像素电路。任意相邻两个第一像素电路21之间间隔设置有两个第二像素电路22，也即，在每两个第二像素电路22之间间隔设置一个第一像素电路21。
例如，如图9所示，沿第一方向X，每个第二像素电路22或每个第一像素电路21所占据的区域的尺寸为b，每个第一发光器件31所占据的区域的尺寸为c，且3b＝2c。
此时，在第1个第一发光器件和第1个第一像素电路之间未间隔设置第二像素电路的情况下，第1条引线的长度为第1个第一像素电路和第1个第一发光器件所占据区域的尺寸之和，也即b+c＝2.5b。任意相邻两条引线的长度之差为，两个第二像素电路、一个第一像素电路和一个第一发光器件所占据区域的尺寸之和，也即2b+b+c＝3b+c。第N条(也即第20条)引线的长度为(b+c)+19(3b+c)＝88b。第20条引线的长度与第1条引线的长度之间的比值为35.20。
在第1个第一发光器件和第1个第一像素电路之间间隔设置有6列第二像素电路的情况下，第1条引线的长度为第1个第一像素电路、第一个第一发光器件及第1个第一像素电路和第一个第一发光器件之间间隔的6个第二像素电路所占据区域的尺寸之和，也即，b+c+6b＝7b+c，由于3b＝2c，因此7b+c＝8.5b。任意相邻两条引线的长度之差为，两个第二像素电路、一个第一像素电路和一个第一发光器件所占据区域的尺寸之和，也即2b+b+c＝3b+c。第N条(也即第20条)引线的长度为(7b+c)+19(3b+c)＝94b。第20条引线的长度与第1条引线的长度之间的比值为11.06(保留小数点后两位)。
由上可知，在第1个第一发光器件和第1个第一像素电路之间间隔设置有6列第二像素电路后，相比未间隔设置第二像素电路，第1条引线的长度增加了6b，增加的倍数较大，同时，第N条引线的长度也增加了6b，增加的倍数较小。相应的，第20条引线的长度与第1条引线的长度之间的比值便大大降低，有利于外部光学补偿(demura)的算法的优化。
可选地，本公开也可以在每四个第二像素电路22之间间隔设置一个第一像素电路21，或者，可以在每六个第二像素电路22之间间隔设置一个第一像素电路21，或者，可以在每七个第二像素电路22之间间隔设置一个第一像素电路21，能够降低第N条引线和第1条引线之间的比值，优化外部光学补偿(demura)的算法即可。
在另一些示例中，上述排列方向与第一方向X之间的夹角为45°。此时，引线组41a中的N条引线41，例如可以沿与第一方向X垂直的方向延伸，并由第一显示区A1，沿垂直与第一方向X的方向，经过至少一行或至少一列第二像素电路，延伸至第二显示区A2。
在又一些示例中，上述排列方向与第一方向X之间的夹角为90°。此时，此时，引线组41a中的N条引线41的延伸方向，与第一方向X之间的夹角例如为45°。该N条引线41可以由第一显示区A1，沿与第一方向X呈45°夹角的方向，经过至少一行或至少一列第二像素电路，延伸至第二显示区A2。
可以理解的是，第1个第一发光器件和第1个第一像素电路之间，间隔设置的第二像素电路的行数或列数，可以根据实际需要选择设置，能够使得第N条引线41与第1条引线41的长度比值小于或等于预设值即可。
可选地，第1个第一发光器件和第1个第一像素电路之间，间隔设置的第二像素电路的行数或列数，和显示基板100中子像素P的排布方式相关。也即，不同的子像素P的排布方式不同，第1个第一发光器件和第1个第一像素电路之间，间隔设置的第二像素电路的行数或列数，可以不同。这样有利于确保外部光学补偿算法(demura)的正常使用，避免引起算法的混乱。
示例性的，上述子像素P可以包括电连接的第二像素电路22和第二发光器件32。当然，子像素P也可以包括电连接的第一像素电路21和第一发光器件31。
下面以上述排列方向为第一方向X，且第一发光器件组31a及与该第一发光器件组31a电连接的第一像素电路组21a同行设置为例，根据不同的子像素P的排布方式，对第1个第一发光器件和第1个第一像素电路之间，间隔设置的第二像素电路的列数进行示意性说明。
在一些示例中，如图12所示，显示基板100包括多个像素单元，每个像素单元包括沿第一方向X排列的三个子像素P。
示例性的，上述三个子像素P包括红色子像素(R)、绿色子像素(G)和蓝色子像素(B)。其中，RGB沿第一方向X周期性排布。
示例性的，第1个第一发光器件和第1个第一像素电路之间，间隔设置有属于至少一个像素单元的X个第二像素电路22，X为3的倍数。
例如，第1个第一发光器件和第1个第一像素电路之间，可以间隔设置有3个、6个、9个或12个等的第二像素电路22。
在另一些示例中，如图13所示，显示基板100包括多个像素单元，每个像素单元包括多个子像素P。上述多个像素单元的排列方式为pentile排列。
示例性的，pentile排列可以指的是，在RGB的基础上增加一个子像素，以实现例如RGBG、RGBW、RGBY等，并且pentile排列中的部分子像素P是“共用”的，从而在视觉效果上实现了比实际分辨率更高的分辨率。其中，W代表白色子像素，Y代表黄色子像素。每个像素单元所包括的子像素P的数量可以根据共用情况而定，本公开对此不作限定。
示例性的，第1个第一发光器件和第1个第一像素电路之间，间隔设置有属于至少一个像素单元的Y个第二像素电路，Y为2的倍数。
例如，第1个第一发光器件和第1个第一像素电路之间，可以间隔设置有2个、4个、6个或8个等的第二像素电路22。
在一些实施例中，如图10和图11所示，显示基板100具有沿第二方向Y延伸且穿过第一显示区A1的一条直线，该直线可以称为参考线D-D＇。其中，第二方向Y例如垂直于第一方向X。
显示基板100所包括的第一像素电路组21a、第一发光器件组31a、引线组41a及参考线D-D＇之间的位置关系包括多种，可以根据实际需要选择设置。
在一些示例中，第一像素电路组21a、第一发光器件组31a、引线组41a可以均位于参考线D-D＇的同一侧。
在另一些示例中，如图10和图11所示，位于第一显示区A1的多个第一发光器件31，可以沿第二方向Y排列为多行，每行第一发光器件31可以包括沿第一方向X依次排列的多个第一发光器件31。每行第一发光器件可以分成位于参考线D-D＇两侧的两个第一发光器件组31a。
相应的，与位于同一行的两个第一发光器件组31a电连接的两个第一像素电路组21a，可以分别位于第一显示区A1在第一方向X上的相对两侧。此时，该两个第一像素电路组21a位于参考线D-D＇两侧。
相应的，与位于同一行的两个第一发光器件组31a电连接的两个引线组41a分别位于参考线D-D＇的两侧。
通过将第一像素电路组21a、第一发光器件组31a、引线组41a设置在参考线D-D＇的两侧，可以减小第一像素电路组21a所包括的第一像素电路21的数量，减小第一发光器件 组31a所包括的第一发光器件31的数量，减小引线组41a所包括的引线41的数量。这样不仅有利于降低引线41的走向路径的复杂程度，还有利于降低外部光学补偿(demura)算法的压力。
示例性的，如图10和图11所示，与上述两个第一发光器件组31a电连接的两个引线组41a，关于参考线D-D＇对称设置。
这样不仅可以进一步降低引线41的走向路径的复杂程度，还有利于使得上述两个引线组41a的长度变化规律及所形成的寄生电容变化规律相同，进而可以进一步降低外部光学补偿(demura)算法的压力，优化外部光学补偿(demura)的算法。
示例性的，如图10和图11所示，第一显示区A1具有中心O，上述参考线D-D＇为经过中心O的直线。
这样可以使得位于同一行的两个第一发光器件组31a所包括的第一发光器件31的数量相同，进而可以使得相应的两个第一像素电路21a所包括的第一像素电路21的数量相同，使得相应的两个引线组41a所包括的引线41的数量相同。这样有利于降低外部光学补偿(demura)算法的压力。
可以理解的是，第一发光器件31和相应的引线41之间，通过转接孔5(也即过孔)进行电连接，以避免产生短接的情况。
基于此，在一些示例中，如图14和图15所示，显示基板100还包括：转接孔组5a。该转接孔组5a包括N个转接孔5，该N个转接孔5沿第一方向X依次排列，并分别与第一发光器件组31a中的N个第一发光器件31相对应。
示例性的，转接孔组5a中的N个转接孔5，和第一发光器件组31a中的N个第一发光器件31，一一对应设置。并且，转接孔组5a中的N个转接孔5，和引线组41a中的N条引线41，一一对应设置。这样，每个第一发光器件31便可以通过相应的转接孔5与相应的引线41电连接。
可选地，转接孔5在衬底1上的正投影形状可以根据实际需要选择设置。例如，转接孔5在衬底1上的正投影形状可以为圆形或方形等。
此处，引线组41a中的N条引线41，和转接孔组5a之间的位置关系可以包括多种。下面以第一发光器件组31a及与该第一发光器件组31a电连接的第一像素电路组21a，沿第一方向X同行设置为例进行示意性说明。
示例性的，如图14所示，沿第二方向Y，与第i个第一发光器件电连接的第i条引线，相对于与第i+1个第一发光器件电连接的第i+1条引线，更靠近转接孔组5a。
也即，引线组41a中的N条引线41位于转接孔组5a的同一侧，且沿第二方向Y，第1条、第2条、第3条……第N-1条、第N条引线，依次远离转接孔组5a。
示例性的，如图15所示，与第i个第一发光器件电连接的第i条引线，及与第i+1个第一发光器件电连接的第i+1条引线，分别位于转接孔组5a在第二方向Y上的相对两侧。
也即，引线组41a中，奇数条引线可以位于转接孔组5a在第二方向Y上的一侧，偶数条引线可以位于转接孔组5a在第二方向Y上的另一侧。
在一些实施例中，如图2～图6所示，显示基板100还可以包括：设置在像素电路层2与发光器件层3之间的多个引线层4。其中，该多个引线层4可以沿垂直于衬底1的方向，依次层叠设置。例如，引线层4的数量可以为两层、三层或更多层。
可以理解的是，像素电路层2和上述多个引线层4之间可以间隔设置有绝缘层，任意 相邻两个引线层4之间可以间隔设置有绝缘层，上述多个引线层4和发光器件层3之间可以间隔设置有绝缘层。其中，如图4所示，转接孔组5a可以位于，上述多个引线层4和发光器件层3之间的绝缘层。其中，图4中采用阳极代表发光器件层3。
在一些示例中，引线组41a的N条引线41，分别位于上述多个引线层4。
示例性的，每个引线层4可以包括N条引线41中的至少一条引线41。
示例性的，如图4、图6和图17所示，每个引线层4还可以包括多个连接部42。该连接部42可以对与其电连接的引线41进行换层，以使得该引线41能够与相应的第一发光器件31或第一像素电路21电连接。
例如，如图3和图4所示，以引线层4的数量为三层为例，其中，如图4所示，沿垂直且远离衬底1的方向，该三层引线层4分别为第一引线层4a、第二引线层4b和第三引线层4c。
如图4所示，每个第二像素电路22可以依次通过位于第一引线层4a的连接部42、位于第二引线层4b的连接部42及位于第三引线层4c的连接部42，与相应的第二发光器件32电连接。图11中，采用第二发光器件32的阳极代表第二发光器件22，采用第二像素电路22中的驱动晶体管T5代表第二像素电路22。
例如，部分第一像素电路21可以与位于第一引线层4a的引线41的一端电连接，该引线41的另一端可以依次通过位于第二引线层4b的连接部42及位于第三引线层4c的连接部42，与相应的第一发光器件31电连接。
例如，部分第一像素电路21可以通过位于第一引线层4a的连接部42，与位于第二引线层4b的引线41的一端电连接，该引线41的另一端可以通过位于第三引线层4c的连接部42，与相应的第一发光器件31电连接。
例如，部分第一像素电路21可以依次通过位于第一引线层4a的连接部42及位于第二引线层4b的连接部42，与位于第三引线层4c的引线41的一端电连接，该引线41的另一端可以与相应的第一发光器件31电连接。
例如，如图5和图6所示，以引线层4的数量为两层为例，其中，如图13所示，沿垂直且远离衬底1的方向，该两层引线层4分别为第一引线层4a和第二引线层4b。
如图6所示，每个第二像素电路22可以依次通过位于第一引线层4a的连接部42、和位于第二引线层4b的连接部42，与相应的第二发光器件32电连接。图11中，采用第二发光器件32的阳极代表第二发光器件22，采用第二像素电路22中的驱动晶体管T5代表第二像素电路22。
例如，部分第一像素电路21可以与位于第一引线层4a的引线41的一端电连接，该引线41的另一端可以通过位于第二引线层4b的连接部42，与相应的第一发光器件31电连接。
例如，部分第一像素电路21可以通过位于第一引线层4a的连接部42，与位于第二引线层4b的引线41的一端电连接，该引线41的另一端可以与相应的第一发光器件31电连接。
在一些示例中，上述多个引线层4的材料包括可透光的导电材料。
可以理解的是，可透光的导电材料具有较高的透过率。采用可透光的导电材料形成引线层4，可以使得位于引线层4的引线41具有较高的透过率，避免对透过显示基板100位于第一显示区A1的部分的光线形成遮挡，从而可以确保显示基板100位于第一显示区A1 的部分具有较高的透过率。
示例性的，上述可透光的导电材料，可以包括：氧化铟锡、氧化铟锌和氧化铟镓锌等材料中的至少一种。
在一些实施例中，如图3～图6所示，显示基板100还包括：设置在像素电路层2和上述多个引线层4之间的转接层6。该转接层6的材料包括金属材料。
示例性的，转接层6的材料可以与源漏导电层的材料相同。这样可以确保转接层6具有良好的导电性能。
例如，上述金属材料可以包括铜或铝等。
在一些示例中，如图4和图6所示，转接层6中设置有多个转接部61。该多个转接部61分别与显示基板100所包括的多个第一像素电路21和多个第二像素电路22对应设置，例如一一对应设置。其中，每个转接部61可以分别连接第二发光控制晶体管T5的第二极，及位于最靠近衬底1的引线层4。
通过设置转接层6，有利于增大显示基板100的布线空间，降低布线难度。
图16中，呈折线状的虚线为第一显示区A1和第二显示区A2的边界。最右侧的第一发光器件31为第1个发光器件，最左侧的第一像素电路21为第1个第一像素电路。连接第1个发光器件和第1个第一像素电路的引线41则为第1条引线。图16中呈H状的实线所确定的区域内对应设置第一像素电路21，相邻两个呈H状的实线之间的区域内设置第二像素电路22。关于虚拟像素电路，可以参见下文中的说明，此处不再赘述。
在一些示例中，如图17所示，显示基板100所包括的引线层4的数量为两个。上述N条引线41中，第1条～第N条引线交替位于两个引线层4。
这样可以使得位于同一个引线层4中的多条引线41中，任意相邻两条引线41之间具有较大的间距，避免相邻两条引线41之间形成短接，确保驱动信号传输的准确性。
需要说明的是，位于第二显示区A2的第一像素电路21和第二像素电路22之间具有多种设置方式，可以根据实际需要选择设置。
在一些实施例中，如图10所示，第二显示区A2部分压缩设置。
在一些示例中，如图10所示，第二显示区A2包括常规区域A21b和压缩区域A22b。第一像素电路组21a位于压缩区域A22b，多个第二像素电路22中的一部分第二像素电路22位于常规区域A21b，另一部分第二像素电路22位于压缩区域A22b，且在压缩区域A22b，沿第一方向X，相邻两个第一像素电路21之间设置有至少一个第二像素电路22。其中，位于压缩区域A22b的第一像素电路21或第二像素电路22所在的列区域的宽度，小于位于常规区域A21b的第二像素电路22所在的列区域的宽度。
示例性的，第一像素电路21所在的列区域的宽度，指的是，第一像素驱动电路21所在的像素电路列，所占据的区域在第一方向X上的尺寸。第二像素电路22所在的列区域的宽度，指的是，第二像素驱动电路22所在的像素电路列，所占据的区域在第一方向X上的尺寸。
位于压缩区域A22b的第一像素电路21或第二像素电路22所在的列区域的宽度，小于位于常规区域A21b的第二像素电路22所在的列区域的宽度，也就意味着，位于压缩区域A22b的第一像素电路21或第二像素电路22所在的列区域的宽度被压缩，而位于常规区域A21b的第二像素电路22所在的列区域的宽度未被压缩。
通过将位于压缩区域A22b的第一像素电路21或第二像素电路22所在的列区域的宽 度压缩，可以在压缩区域A22b中挪出空间，用于放置第一像素电路21。
在另一些实施例中，如图11所示，第二显示区A2整体压缩设置。也即，在第一方向X上，第一像素电路21或第二像素电路22所在的列区域的宽度，均进行了压缩。
这样有利于进一步增大第一像素电路21的可放置空间，便于在第二显示区A2放置更多的第一像素电路21。
需要说明的是，图9、图14、图15和图16中所示的虚拟像素电路，指的是矩形图案所占据的区域内未设置像素电路，且该矩形图案在第一方向X上的宽度，与第一像素电路21或第二像素电路22所在的列区域的宽度相同。这样有利于提高第二像素电路22的排布规律性，提高引线41的长度变化的规律性。
本公开的一些实施例提供了一种显示装置1000。如图18和图19所示，该显示装置1000包括：如上述一些实施例中的任一项所述的显示基板100，以及，设置在该显示基板100的非出光侧的光学元件200。其中，光学元件200位于显示基板100的第一显示区A1。
在一些示例中，上述光学元件200可以包括感光器件。示例性的，该感光器件可以包括图像采集器(例如摄像头)或红外接收器等。
此处，光学元件200的设置数量可以根据实际需要选择设置。
示例性的，将光学元件200设置在第一显示区A1，且位于显示基板100的非出光侧后，外界光线能够透过显示基板100位于第一显示区A1的部分，入射至光学元件200，使得光学元件200能够进行工作。
示例性的，在光学元件200未进行工作的情况下，显示基板100位于第一显示区A1的部分能够进行显示，使得显示基板100及显示装置1000整体能够显示图像。
示例性的，在光学元件200(例如图像采集器)工作(例如用户自拍)的情况下，上述第一显示区A1可以呈现黑色画面，第二显示区A2呈现用户自拍的画面，较为明确的显示出图像采集器所在位置。或者，第一显示区A1和第二显示区A2整体呈现用户自拍的画面，未显示出图像采集器所在位置。
本发明的一些实施例所提供的显示装置1000所能实现的有益效果与上述一些实施例中所提供的显示基板100所能实现的有益效果相同，此处不再赘述。
在一些示例中，显示装置1000还可以包括框架、设置于框架内的电路板、显示驱动IC(Integrated Circuit，集成电路)以及其他电子配件等。
在一些实施例中，上述显示装置1000可以为手机、平板电脑、笔记本电脑、膝上型电脑、个人计算机、显示器、可穿戴设备等任何具有显示功能和图像采集功能的产品或部件。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种显示基板，具有第一显示区和第二显示区，所述第二显示区至少部分围绕所述第一显示区；所述显示基板包括：
    设置在所述第一显示区的第一发光器件组，所述第一发光器件组包括N个第一发光器件；沿第一方向且由所述第二显示区指向所述第一显示区，所述N个第一发光器件分别为第1个～第N个第一发光器件；
    设置在所述第二显示区的第一像素电路组，所述第一像素电路组包括N个第一像素电路；第1个～第N个第一像素电路沿远离所述第一显示区的方向依次设置；
    引线组，包括并行设置的N条引线；第i个第一发光器件通过第i条引线和第i个第一像素电路电连接，第1条～第N条引线的长度逐渐增大；N≥2，且N为整数，i＝1～N；以及，
    设置在所述第二显示区的多个第二像素电路，所述多个第二像素电路沿所述第一方向排列为多列，沿第二方向排列为多行；所述第一方向与所述第二方向相交叉；
    其中，在第1个第一发光器件和第1个第一像素电路之间，间隔设置有至少一行第二像素电路或至少一列第二像素电路；所述N条引线，由所述第一显示区，经过所述至少一行第二像素电路或所述至少一列第二像素电路，延伸至所述第二显示区。
  2. 根据权利要求1所述的显示基板，其中，
    所述第一发光器件组，及与所述第一发光器件组电连接的第一像素电路组，沿所述第一方向同行设置；
    所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置有至少一列第二像素电路；
    所述N条引线，由所述第一显示区，沿所述第一方向经过所述至少一列第二像素电路，延伸至所述第二显示区。
  3. 根据权利要求2所述的显示基板，包括：设置在所述第二显示区的多个第二发光器件，至少一个第二发光器件与至少一个第二像素电路电连接，所述至少一个第二发光器件与所述至少一个第二像素电路在所述显示基板所在平面上的正投影至少部分重叠；
    所述显示基板包括多个像素单元，每个像素单元包括沿所述第一方向排列的三个子像素，每个子像素包括电连接的第二发光器件和第二像素电路；
    其中，所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置有属于至少一个像素单元的X个第二像素电路，X为3的倍数。
  4. 根据权利要求2所述的显示基板，包括：设置在所述第二显示区的多个第二发光器件，至少一个第二发光器件与至少一个第二像素电路电连接，所述至少一个第二发光器件与所述至少一个第二像素电路在所述显示基板所在平面上的正投影至少部分重叠；
    所述显示基板还包括多个像素单元，每个像素单元包括多个子像素，每个子像素包括电连接的第二发光器件和第二像素电路；所述多个像素单元的排列方式为pentile排列；
    其中，所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置有属于至少一个像素单元的Y个第二像素电路，Y为2的倍数。
  5. 根据权利要求1～4中任一项所述的显示基板，其中，所述N条引线在所述第一方向的长度值所构成的数列，为等差数列。
  6. 根据权利要求5所述的显示基板，其中，所述N条引线的电阻值所构成的数列，为等差数列。
  7. 根据权利要求5或6所述的显示基板，其中，每条引线与其所经过的第二像素电路和/或第一像素电路之间形成寄生电容；
    所述N条引线所形成的寄生电容值所构成的数列，为等差数列。
  8. 根据权利要求1～7中任一项所述的显示基板，其中，所述显示基板包括位于所述第一显示区的多行第一发光器件，每行第一发光器件分成位于参考线两侧的两个第一发光器件组；所述参考线为沿所述第二方向延伸且穿过所述第一显示区的一条直线，所述第二方向垂直于所述第一方向；
    与所述两个第一发光器件组电连接的两个第一像素电路组，分别位于所述第一显示区在所述第一方向上的相对两侧；
    与所述两个第一发光器件组电连接的两个引线组分别位于所述参考线的两侧。
  9. 根据权利要求8所述的显示基板，其中，与所述两个第一发光器件组电连接的两个引线组，关于所述参考线对称设置。
  10. 根据权利要求8或9所述的显示基板，其中，所述第一显示区具有中心，所述参考线为经过所述中心的直线。
  11. 根据权利要求1～10中任一项所述的显示基板，其中，所述第一发光器件组，及与所述第一发光器件组电连接的第一像素电路组，沿所述第一方向同行设置；
    所述显示基板还包括：转接孔组；所述转接孔组包括N个转接孔，所述N个转接孔沿所述第一方向依次排列，并分别与所述N个第一发光器件相对应；
    沿所述第二方向，与第i个第一发光器件电连接的第i条引线，相对于与第i+1个第一发光器件电连接的第i+1条引线，更靠近所述转接孔组；所述第二方向垂直于所述第一方向。
  12. 根据权利要求1～10中任一项所述的显示基板，其中，所述第一发光器件组，及与所述第一发光器件组电连接的第一像素电路组，沿所述第一方向同行设置；
    所述显示基板还包括：转接孔组；所述转接孔组包括N个转接孔，所述N个转接孔沿所述第一方向依次排列，并分别与所述N个第一发光器件相对应；
    与第i个第一发光器件电连接的第i条引线，及与第i+1个第一发光器件电连接的第i+1条引线，分别位于所述转接孔组在所述第二方向上的相对两侧；所述第二方向垂直于所述第一方向。
  13. 根据权利要求1～12中任一项所述的显示基板，包括：
    衬底；
    设置在所述衬底上的像素电路层，所述第一像素电路组和所述多个第二像素电路位于所述像素电路层；
    设置在所述像素电路层远离所述衬底一侧的发光器件层，所述第一发光器件组位于所述发光器件层；以及，
    设置在所述像素电路层与所述发光器件层之间的多个引线层，所述多个引线层的材料包括可透光的导电材料；
    其中，所述引线组的N条引线，分别位于所述多个引线层。
  14. 根据权利要求13所述的显示基板，其中，所述多个引线层的数量为两个；
    所述N条引线中，第1条～第N条引线交替位于两个引线层。
  15. 根据权利要求1～14中任一项所述的显示基板，其中，所述N条引线中，第N条 引线与第1条引线的长度比值为α，α≤25。
  16. 根据权利要求15所述的显示基板，其中，所述长度比值α满足，α≤15。
  17. 根据权利要求1～16中任一项所述的显示基板，其中，所述第1个第一发光器件和所述第1个第一像素电路之间，间隔设置的第二像素电路的行数或列数为β，β≤30。
  18. 根据权利要求1～17中任一项所述的显示基板，其中，所述第N个第一发光器件和所述第N个第一像素电路之间间隔设置的像素电路的行数或列数，与所述第1个第一发光器件和所述第1个第一像素电路之间间隔设置的第二像素电路的行数或列数的比值为γ，5≤γ≤50。
  19. 根据权利要求1～18中任一项所述的显示基板，其中，所述第二显示区包括常规区域和压缩区域；所述第一像素电路组位于所述压缩区域，所述多个第二像素电路中的一部分第二像素电路位于所述常规区域，另一部分第二像素电路位于所述压缩区域，且在所述压缩区域，沿所述第一方向，相邻两个第一像素电路之间设置有至少一个第二像素电路；
    位于所述压缩区域的第一像素电路或第二像素电路所在的列区域的宽度，小于位于常规区域的第二像素电路所在的列区域的宽度。
  20. 一种显示装置，包括：
    如权利要求1～19中任一项所述的显示基板；以及，
    设置在所述显示基板的非出光侧的光学元件，所述光学元件位于所述显示基板的第一显示区。
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