CN116708808A - Dsc解码器的视频输出电路、dsc解码器系统及视频输出方法 - Google Patents

Abstract

本发明涉及DSC解码器技术领域，特别涉及一种DSC解码器的视频输出电路、DSC解码器系统及视频输出方法。其中，电路包括同源时钟模块、同步时钟采样模块和像素解包模块；同步时钟采样模块用于基于同源时钟模块的像素时钟信号，对DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在同步时钟采样模块的采样寄存器上；同时，输出用于指示采样寄存器上的解码数据包有效的指示信号；像素解包模块用于基于指示信号和像素时钟信号生成像素计数器，并基于像素计数器在每一拍像素时钟下的数值，对解码数据包进行解包，生成目标数据。本方案，利用同步时钟采样模块替换异步FIFO，可以大大节省芯片面积和芯片成本。

Description

DSC解码器的视频输出电路、DSC解码器系统及视频输出方法

技术领域

本发明实施例涉及DSC解码器技术领域，特别涉及一种DSC解码器的视频输出电路、DSC解码器系统及视频输出方法。

背景技术

由于DSC(DisplayStreamCompression，显示流压缩)的解码器通常工作在三分之一像素时钟域，一个时钟解码3个像素，而DSC解码器通常要连接其它视频处理模块，而其它视频处理模块通常工作在像素时钟域，即一个时钟处理1个像素，因此，为了将视频图像数据从三分之一像素时钟域转换到像素时钟域，通常会在DSC解码器后设计1个视频输出电路以完成时钟域转换工作。

然而，现有的DSC解码器的视频输出电路通常会使用异步FIFO(firstinfirstout，先进先出数据缓存器)来完成视频数据从三分之一像素时钟域到像素时钟域的转换。为了减少亚稳态发生的概率，异步FIFO通常会配置多个深度的寄存器，以延缓寄存器的变化速度，从而减少在寄存器变化时读出错误数据的概率，这样异步FIFO就需要较多的寄存器和组合逻辑，那么就会导致现有DSC解码器的视频输出电路所需的芯片面积和芯片成本较大。

因此，亟需一种新的DSC解码器的视频输出电路。

发明内容

为了解决现有DSC解码器的视频输出电路所需的芯片面积和芯片成本较大的问题，本发明实施例提供了一种DSC解码器的视频输出电路、DSC解码器系统及视频输出方法。

第一方面，本发明实施例提供了一种DSC解码器的视频输出电路，包括：同源时钟模块、同步时钟采样模块和像素解包模块；其中，

所述同源时钟模块分别与DSC解码器、同步时钟采样模块、像素解包模块、外部的其它视频处理模块连接，所述同源时钟模块用于产生像素时钟信号，并且基于所述像素时钟信号以及三分之一像素时钟域与像素时钟域的频率关系生成三分之一像素时钟信号；

所述同步时钟采样模块连接在所述像素打包模块与所述DSC解码器之间，所述同步时钟采样模块用于基于所述像素时钟信号，直接对所述DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在所述同步时钟采样模块的采样寄存器上，以输出至所述像素解包模块；同时，在对所述解码数据包进行采样之后的每一拍像素时钟，均输出用于指示所述采样寄存器上的解码数据包有效的指示信号；其中，所述解码数据包的宽度为3个像素，所述采样寄存器的数量为1；

所述像素解包模块连接在所述同步时钟采样模块与所述其它视频处理模块之间，所述像素解包模块用于基于所述指示信号和所述像素时钟信号生成像素计数器，并基于所述像素计数器在每一拍像素时钟下的数值，对所述解码数据包进行解包，生成宽度为1个像素的目标数据。

第二方面，本发明实施例还提供了一种DSC解码器系统，包括：DSC解码器、其它视频处理模块和本说明书中任一实施例所述的视频输出电路；

所述DSC解码器与所述视频输出电路的输入端连接，用于向所述视频输出电路输出三分之一像素时钟域的解码数据包；

所述其它视频处理模块与所述视频输出电路的输出端连接，用于接收所述视频输出电路输出的目标数据。

第三方面，本发明实施例还提供了一种基于本说明书任一实施例所述的视频输出电路的视频输出方法，包括：

利用同源时钟模块生成同源的像素时钟信号和三分之一像素时钟信号，并将所述像素时钟信号和所述三分之一像素时钟信号对应发送给DSC解码器、同步时钟采样模块、像素解包模块、外部的其它视频处理模块；

同步时钟采样模块基于所述像素时钟信号，对所述DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在采样寄存器上，以输出至像素解包模块，同时，在对所述解码数据包进行采样之后的每一拍像素时钟，均输出用于指示所述采样寄存器上的解码数据包有效的指示信号；其中，所述解码数据包的宽度为3个像素，所述采样寄存器的数量为1；

像素解包模块基于所述指示信号和所述像素时钟信号生成像素计数器，并基于所述像素计数器在每一拍像素时钟下的数值，对所述解码数据包进行解包，生成宽度为1个像素的目标数据。

本发明实施例提供了一种DSC解码器的视频输出电路、DSC解码器系统及视频输出方法，首先，利用同源时钟模块同步产生频率关系严格不变的三分之一像素时钟信号和像素时钟信号，接着，同步时钟采样模块就可以使用像素时钟信号直接采样DSC解码器输出的三分之一像素时钟域下的3个像素宽度的解码数据包，无需利用异步FIFO的多个深度寄存器的缓冲功能，就可以避免在寄存器变化时读出错误数据的情况，因此，同步时钟采样模块只需配置1个采样寄存器，就能够实现时钟域的转换。可见，相较于传统视频输出电路使用的异步FIFO，同步时钟采样模块省却了异步FIFO读写指针和组合逻辑，也减少了寄存器的使用，故而本方案可以节省大量芯片面积，从而可以节省芯片成本和功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中DSC解码器的视频输出电路的组成示意图；

图2是现有技术中DSC解码器的视频输出电路的波形示意图；

图3是现有技术中一种异步FIFO的存储示意图；

图4是本发明一实施例提供的一种DSC解码器的视频输出电路的组成示意图；

图5是本发明一实施例提供的一种同步时钟采样模块的波形示意图；

图6是本发明一实施例提供的一种DSC解码器的视频输出电路的波形示意图；

图7是本发明一实施例提供的一种视频输出方法的流程图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，现有的DSC解码器的视频输出电路通常包含异步FIFO和像素解包模块，参考如图2所示的波形图，dsc_pixel_clock为三分之一像素时钟，DSC解码器在每一拍dsc_pixel_clock输出3个像素的解码数据包dsc_pixel_data，dsc_data_en是用于指示DSC解码器输出的解码数据包是否有效的指示信号，只有在dsc_data_en为高时dsc_pixel_data有效。视频输出电路中的标准异步FIFO，是视频输出电路的时钟域转换模块。异步FIFO的输入端口，即写端口，工作在三分之一像素时钟域，异步FIFO输入端口的写有效端口连接dsc_data_en信号，异步FIFO输入端口的写数据端口连接dsc_pixel_data信号，异步FIFO输入端口的写时钟连接dsc_pixel_clock三分之一像素时钟信号。

图2中的pixel_clock为像素时钟，它也是异步FIFO输出端口的读时钟，pixel_data_3p和pixel_data_en_3p是视频输出电路中异步FIFO输出的读数据和读数据有效指示信号。pixel_data_3p的宽度为3个像素，只有在每3拍像素时钟中的第三拍时钟时输出3个像素，异步FIFO中输出的pixel_data_3p信号和pixel_data_en_3p信号输入像素解包模块，经过像素解包模块解成图2中的pixel_data和pixel_data_en信号，pixel_data和pixel_data_en信号是像素解包模块的输出，也工作在像素时钟域。其中pixel_data是像素解包模块输出的视频数据，宽度为1个像素，而pixel_data_en信号是用于指示pixel_data视频数据是否有效的指示信号，在pixel_data_en为高时pixel_data有效，这样，通过一个视频输出电路，就完成了视频数据从三分之一像素时钟域到像素时钟域的转换过程，为其它视频处理模块提供了需要的视频格式。

通常异步FIFO中会接入两个时钟域信号，一个为像素时钟域，另一个为三分之一像素时钟域，由于这两个时钟域信号可能不是同源时钟，那么由于时钟误差或误差累计，就很有可能会使DSC解码器采样到处于亚稳态的数据，即在寄存器变化时读数据，因此才需要设置多深度的寄存器来缓冲解码数据包，以此来减少亚稳态发生的概率。

举例来说，每个pixel_data_3p会按输出顺序依次存储于异步FIFO的寄存器中，如图3所示，异步FIFO有8个深度的寄存器，数据包pixel0,1,2和pixel3,4,5分别写入寄存器0和寄存器1，直至解码数据包写至寄存器7后，又重新写入寄存器0覆盖了寄存器0原来存储的视频数据，同理，读数据也是读完一圈又从头开始读，这种配置多深度寄存器的异步FIFO，可以延缓寄存器的变化速度。原本每三拍像素时钟写一次，也是就寄存器里的数据每三拍像素时钟变化一次，现在通过写1圈，变成每个寄存器里的数据每二十四拍像素时钟才变化一次，这样寄存器变化慢了，就可以避免在寄存器变化的时候读。

因此，传统的视频输出电路使用异步FIFO来完成视频数据从三分之一像素时钟域到像素时钟域的转换，为了减少亚稳态发生的概率，异步FIFO通常会配置多个深度的寄存器，以延缓寄存器的变化速度，从而减少在寄存器变化时读出错误数据的概率，但是此时异步FIFO就需要较多的寄存器和组合逻辑，那么就会导致现有DSC解码器的视频输出电路所需的芯片面积和芯片成本较大。

为了解决上述技术问题，发明人可以考虑利用同源时钟模块产生频率关系严格不变的同源的像素时钟信号和三分之一像素时钟信号，就可以精确控制DSC解码器不在采样寄存器变化时读出数据，那么可以不需要异步FIFO的多个深度的寄存器和控制逻辑，来对数据包进行缓冲了，此时就可以利用像素时钟信号直接对DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在同步时钟采样模块的唯一采样寄存器上了。本方案，将异步FIFO替换为同步时钟采样模块，并且适当修改了像素解包模块，且同步时钟采样模块和新增的同源时钟模块内部实现非常简单，远没有异步FIFO逻辑复杂。而且使用像素时钟信号直接采样三分之一像素时钟域下的3个像素宽度数据，以单个像素宽度为24比特为例，同步时钟模块内部只在每三个像素时钟信号下采样3个像素，并将这3个像素使用采样寄存器缓存1拍，即仅有1*3*24＝72比特的采样寄存器存储空间，而异步FIFO的深度通常设置为8，那么异步FIFO需要的存储器单元为8*3*24＝576比特的寄存器存储空间，而且异步FIFO中的读写指针和控制逻辑也需要大量的寄存器和组合逻辑，因此，本方案可以大大减小视频输出电路的芯片面积、芯片成本和功耗。

请参考图4，本发明实施例提供了一种DSC解码器的视频输出电路，该电路包括：同源时钟模块、同步时钟采样模块和像素解包模块；其中，

同源时钟模块分别与DSC解码器、同步时钟采样模块、像素解包模块、外部的其它视频处理模块连接，同源时钟模块用于产生像素时钟信号，并且基于像素时钟信号以及三分之一像素时钟域与像素时钟域的频率关系生成三分之一像素时钟信号；

同步时钟采样模块连接在像素打包模块与DSC解码器之间，同步时钟采样模块用于基于像素时钟信号，直接对DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在同步时钟采样模块的采样寄存器上，以输出至像素解包模块；同时，在对解码数据包进行采样之后的每一拍像素时钟，均输出用于指示采样寄存器上的解码数据包有效的指示信号；其中，解码数据包的宽度为3个像素，采样寄存器的数量为1；

像素解包模块连接在同步时钟采样模块与其它视频处理模块之间，像素解包模块用于基于指示信号和像素时钟信号生成像素计数器，并基于像素计数器在每一拍像素时钟下的数值，对解码数据包进行解包，生成宽度为1个像素的目标数据。

本发明实施例中，首先，利用同源时钟模块产生像素时钟信号，同时基于像素时钟信号以及三分之一像素时钟域与像素时钟域的频率关系生成三分之一像素时钟信号，以为DSC解码器、同步时钟采样模块、像素解包模块和外部的其它视频处理模块提供对应的时钟信号；然后，同步时钟采样模块基于像素时钟信号，对DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在采样寄存器上，以输出至像素解包模块，同时，在对解码数据包进行采样之后的每一拍像素时钟，均输出用于指示采样寄存器上的解码数据包有效的指示信号；其中，解码数据包的宽度为3个像素，采样寄存器的数量为1；最后，像素解包模块基于指示信号和像素时钟信号生成像素计数器，并基于像素计数器在每一拍像素时钟下的数值，对解码数据包进行解包，生成宽度为1个像素的目标数据。本方案中，由于同源时钟模块产生的三分之一像素时钟信号和像素时钟信号的频率关系严格不变，那么同步时钟采样模块就可以使用像素时钟信号直接采样DSC解码器输出的三分之一像素时钟域下的3个像素宽度的解码数据包，无需利用异步FIFO的多个深度寄存器的缓冲功能，就可以避免在寄存器变化时读出错误数据的情况，因此，同步时钟采样模块只需配置1个采样寄存器，就能够实现时钟域的转换。可见，相较于传统视频输出电路使用的异步FIFO，同步时钟采样模块省却了异步FIFO所需的读写指针和组合逻辑，也减少了寄存器的使用，故而本方案可以节省大量芯片面积，从而可以节省芯片成本和功耗。

在本发明实施例中，同源时钟模块中三分之一像素时钟信号的产生方式至少有三种：

第一种，对像素时钟信号进行计数，每三拍像素时钟信号生成一个三分之一像素时钟信号。

在本实施例中，根据三分之一像素时钟信号的频率是像素时钟信号频率的三分之一，可以对同源时钟模块产生的像素时钟信号进行计数，每三拍像素时钟信号生成一个三分之一像素时钟信号输出，以此来生成同源的三分之一像素时钟信号和像素时钟信号，可以看出本实施例的计数器方式的逻辑较为简单，更容易实现。

第二种，将像素时钟信号输入锁相环，并配置锁相环的输出时钟为输入时钟的三分之一频率，以生成三分之一像素时钟信号。

可以理解，在保证严格的三分之一比例时钟关系下，利用其它方法产生三分之一像素时钟信号也可以。本实施例中，用一个锁相环，输入像素时钟，可以配置成输出时钟为输入时钟的三分之一频率的三分之一像素时钟信号，只要锁相环锁定后就可以实现。

第三种，利用时钟除法器将像素时钟除三，生成三分之一像素时钟信号。

本实施例中，使用专用的时钟除法器，把像素时钟除三，来生成三分之一像素时钟信号。

在一些实施方式中，同步时钟采样模块在执行基于像素时钟信号，直接对DSC解码器输出的三分之一像素时钟域的解码数据包进行采样时，可以包括：

基于DSC解码器输出的首个解码数据包对应的三分之一像素时钟信号的起始上升沿所对应的像素时钟信号，确定目标像素时钟信号；

在接收到目标像素时钟信号时，开始对DSC解码器输出的解码数据包进行采样，以在每三拍像素时钟信号采样到一个解码数据包。

在本实施例中，目标像素时钟信号为首个解码数据包对应的三分之一像素时钟信号的起始上升沿所对应的像素时钟信号的下一个像素时钟信号。

可以参考图5，由于同步时钟采样模块可以对DSC解码器输出的三分之一像素时钟域的解码数据包进行直接采样，那么同步时钟采样模块开始采集的时间需要晚于DSC解码器输出的每一个解码数据包dsc_pixel_data的起始上升沿，因此，需要先确定DSC解码器输出的首个解码数据包dsc_pixel_data中的pixel0,1,2对应的三分之一像素时钟信号dsc_pixel_clock的起始上升沿所对应的像素时钟信号，那么用于作为同步时钟采样模块开始采集时间的目标像素时钟信号，可以为首个解码数据包dsc_pixel_data中的pixel0,1,2对应的三分之一像素时钟信号dsc_pixel_clock的起始上升沿所对应的像素时钟信号的下一个像素时钟信号，即图5中pixel_data中的pixel0,1,2的起始上升沿所对应的像素时钟信号。那么，在接收到目标像素时钟信号时，同步时钟采样模块开始对DSC解码器输出的解码数据包进行采样，以在每三拍像素时钟信号采样到一个解码数据包，并将采样得到的每一个解码数据包存储在同步时钟采样模块的采样寄存器上，以输出至像素解包模块；同时，在对解码数据包进行采样之后的每一拍像素时钟，均输出用于指示采样寄存器上的解码数据包有效的指示信号pixel_data_en；其中，解码数据包的宽度为3个像素，采样寄存器的数量为1。

可以理解，目标像素时钟信号也可以延迟于首个解码数据包对应的三分之一像素时钟信号的起始上升沿所对应的像素时钟信号两拍，也可以延迟三拍像素时钟信号。

在一些实施方式中，像素解包模块在执行基于指示信号和像素时钟信号生成像素计数器，并基于像素计数器在每一拍像素时钟下的数值，对解码数据包进行解包，生成宽度为1个像素的目标数据时，包括：

将像素计数器的初始值设为0，在接收到指示信号为高时，针对接下来接收到的每一拍像素时钟信号，均对像素计数器的数值进行加1操作，每当数值增加到2时，在下一拍像素时钟信号时将像素计数器的数值转为0；

针对接收到的每一个解码数据包，均执行：

当像素计数器的数值为0时，在下一拍像素时钟信号下将当前解码数据包的第一个像素作为目标数据输出；

当像素计数器的数值为1时，在下一拍像素时钟信号下将当前解码数据包的第二个像素作为目标数据输出；

当像素计数器的数值为2时，在下一拍像素时钟信号下将当前解码数据包的第三个像素作为目标数据输出。

可以参考图6，在本实施例中，解码数据包pixel_data_3p和指示信号pixel_data_en_3p输入像素解包模块后，像素解包模块根据指示信号pixel_data_en_3p构造了一个像素计数器pixel_cnt。像素计数器pixel_cnt初始值为0，在pixel_data_en_3p为高后每一拍像素时钟信号加1，当加到2时下一拍像素时钟信号再变为0。Pixel_data为宽度为1个像素的像素时钟域的目标数据，它根据像素计数器pixel_cnt的数值选择每一个解码数据包pixel_data_3p在下一拍输出哪个像素，针对每一个解码数据包，均执行：当像素计数器pixel_cnt为0时，在下一拍像素时钟信号输出当前解码数据包的第一个像素数据；当pixel_cnt为1时，在下一拍像素时钟信号输出当前解码数据包的第二个像素的数据；当pixel_cnt为2时，在下一拍输出当前解码数据包的第3个pixel的数据。Pixel_data_en信号是用于指示pixel_data的目标数据是否有效的指示信号，为pixel_data_en_3p延迟1拍输出。通过这样的电路，像素解包模块就解出了其它视频处理模块需要的像素时钟域的目标数据。

在一些实施方式中，采样寄存器需满足采样寄存器设计的建立时间和保持时间要求。

本实施例中，同步时钟采样模块必须检查采样寄存器的建立时间和保持时间。也就是说，像素时钟和三分之一像素时钟是同步时钟关系，位于像素时钟和三分之一像素时钟跨时钟边界的采样寄存器必须满足寄存器设计的建立时间和保持时间要求，以便视频数据能够被正确采样。

参考图4，本发明实施例还提供了一种DSC解码器系统，包括：DSC解码器、其它视频处理模块和如本说明书任一实施例的视频输出电路；

DSC解码器与视频输出电路的输入端连接，用于向视频输出电路输出三分之一像素时钟域的解码数据包；

其它视频处理模块与视频输出电路的输出端连接，用于接收视频输出电路输出的目标数据。

上述系统的内容，由于与本发明电路实施例基于同一构思，具体内容可参见本发明电路实施例中的叙述，此处不再赘述。

如图7所示，本发明实施例还提供了一种基于本说明书任一实施例视频输出电路的视频输出方法，包括：

步骤700，利用同源时钟模块生成同源的像素时钟信号和三分之一像素时钟信号，并将像素时钟信号和三分之一像素时钟信号对应发送给DSC解码器、同步时钟采样模块、像素解包模块、外部的其它视频处理模块；

步骤702，同步时钟采样模块基于像素时钟信号，对DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在采样寄存器上，以输出至像素解包模块，同时，在对解码数据包进行采样之后的每一拍像素时钟，均输出用于指示采样寄存器上的解码数据包有效的指示信号；其中，解码数据包的宽度为3个像素，采样寄存器的数量为1；

步骤704，像素解包模块基于指示信号和像素时钟信号生成像素计数器，并基于像素计数器在每一拍像素时钟下的数值，对解码数据包进行解包，生成宽度为1个像素的目标数据。

上述方法的内容，由于与本发明电路实施例基于同一构思，具体内容可参见本发明电路实施例中的叙述，此处不再赘述。

需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。

本领域普通技术人员可以理解：实现上述方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成，前述的程序可以存储在计算机可读取的存储介质中，该程序在执行时，执行包括上述方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质中。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种DSC解码器的视频输出电路，其特征在于，包括：同源时钟模块、同步时钟采样模块和像素解包模块；其中，

所述同源时钟模块分别与DSC解码器、同步时钟采样模块、像素解包模块、外部的其它视频处理模块连接，所述同源时钟模块用于产生像素时钟信号，并且基于所述像素时钟信号以及三分之一像素时钟域与像素时钟域的频率关系生成三分之一像素时钟信号；

所述同步时钟采样模块连接在所述像素打包模块与所述DSC解码器之间，所述同步时钟采样模块用于基于所述像素时钟信号，直接对所述DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在所述同步时钟采样模块的采样寄存器上，以输出至所述像素解包模块；同时，在对所述解码数据包进行采样之后的每一拍像素时钟，均输出用于指示所述采样寄存器上的解码数据包有效的指示信号；其中，所述解码数据包的宽度为3个像素，所述采样寄存器的数量为1；

所述像素解包模块连接在所述同步时钟采样模块与所述其它视频处理模块之间，所述像素解包模块用于基于所述指示信号和所述像素时钟信号生成像素计数器，并基于所述像素计数器在每一拍像素时钟下的数值，对所述解码数据包进行解包，生成宽度为1个像素的目标数据。

2.根据权利要求1所述的电路，其特征在于，所述同源时钟模块中三分之一像素时钟信号通过如下方式生成：

对像素时钟信号进行计数，每三拍像素时钟信号生成一个三分之一像素时钟信号。

3.根据权利要求1所述的电路，其特征在于，所述同源时钟模块中三分之一像素时钟信号通过如下方式生成：

将所述像素时钟信号输入锁相环，并配置所述锁相环的输出时钟为输入时钟的三分之一频率，以生成三分之一像素时钟信号。

4.根据权利要求1所述的电路，其特征在于，所述同源时钟模块中三分之一像素时钟信号通过如下方式生成：

利用时钟除法器将像素时钟除三，生成三分之一像素时钟信号。

5.根据权利要求1所述的电路，其特征在于，所述同步时钟采样模块在执行所述基于所述像素时钟信号，直接对所述DSC解码器输出的三分之一像素时钟域的解码数据包进行采样时，包括：

基于所述DSC解码器输出的首个解码数据包对应的三分之一像素时钟信号的起始上升沿所对应的像素时钟信号，确定目标像素时钟信号；

在接收到目标像素时钟信号时，开始对所述DSC解码器输出的解码数据包进行采样，以在每三拍像素时钟信号采样到一个解码数据包。

6.根据权利要求5所述的电路，其特征在于，所述目标像素时钟信号为所述首个解码数据包对应的三分之一像素时钟信号的起始上升沿所对应的像素时钟信号的下一个像素时钟信号。

7.根据权利要求1所述的电路，其特征在于，所述像素解包模块在执行所述基于所述指示信号和所述像素时钟信号生成像素计数器，并基于所述像素计数器在每一拍像素时钟下的数值，对所述解码数据包进行解包，生成宽度为1个像素的目标数据时，包括：

将像素计数器的初始值设为0，在接收到所述指示信号为高时，针对接下来接收到的每一拍所述像素时钟信号，均对所述像素计数器的数值进行加1操作，每当数值增加到2时，在下一拍像素时钟信号时将所述像素计数器的数值转为0；

针对接收到的每一个解码数据包，均执行：

当所述像素计数器的数值为0时，在下一拍像素时钟信号下将当前解码数据包的第一个像素作为目标数据输出；

当所述像素计数器的数值为1时，在下一拍像素时钟信号下将当前解码数据包的第二个像素作为目标数据输出；

当所述像素计数器的数值为2时，在下一拍像素时钟信号下将当前解码数据包的第三个像素作为目标数据输出。

8.一种DSC解码器系统，其特征在于，包括：DSC解码器、其它视频处理模块和如权利要求1-7中任一项所述的视频输出电路；

所述DSC解码器与所述视频输出电路的输入端连接，用于向所述视频输出电路输出三分之一像素时钟域的解码数据包；

所述其它视频处理模块与所述视频输出电路的输出端连接，用于接收所述视频输出电路输出的目标数据。

9.一种基于权利要求1-7中任一项所述的视频输出电路的视频输出方法，其特征在于，包括：

利用同源时钟模块生成同源的像素时钟信号和三分之一像素时钟信号，并将所述像素时钟信号和所述三分之一像素时钟信号对应发送给DSC解码器、同步时钟采样模块、像素解包模块、外部的其它视频处理模块；

同步时钟采样模块基于所述像素时钟信号，对所述DSC解码器输出的三分之一像素时钟域的解码数据包进行采样，并将采样得到的解码数据包存储在采样寄存器上，以输出至像素解包模块，同时，在对所述解码数据包进行采样之后的每一拍像素时钟，均输出用于指示所述采样寄存器上的解码数据包有效的指示信号；其中，所述解码数据包的宽度为3个像素，所述采样寄存器的数量为1；

像素解包模块基于所述指示信号和所述像素时钟信号生成像素计数器，并基于所述像素计数器在每一拍像素时钟下的数值，对所述解码数据包进行解包，生成宽度为1个像素的目标数据。