CN116705946A - 发光二极管外延片及其制备方法 - Google Patents
发光二极管外延片及其制备方法 Download PDFInfo
- Publication number
- CN116705946A CN116705946A CN202310893392.8A CN202310893392A CN116705946A CN 116705946 A CN116705946 A CN 116705946A CN 202310893392 A CN202310893392 A CN 202310893392A CN 116705946 A CN116705946 A CN 116705946A
- Authority
- CN
- China
- Prior art keywords
- layer
- electron
- sub
- forbidden bandwidth
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 20
- 238000003860 storage Methods 0.000 claims abstract description 76
- 230000000903 blocking effect Effects 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000006911 nucleation Effects 0.000 claims abstract description 20
- 238000010899 nucleation Methods 0.000 claims abstract description 20
- 238000000151 deposition Methods 0.000 claims description 50
- 238000009826 distribution Methods 0.000 abstract description 5
- 230000000052 comparative effect Effects 0.000 description 26
- 235000012431 wafers Nutrition 0.000 description 17
- 239000000463 material Substances 0.000 description 16
- 230000004888 barrier function Effects 0.000 description 13
- 230000008021 deposition Effects 0.000 description 10
- 230000007547 defect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000010348 incorporation Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 239000012159 carrier gas Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- 230000009471 action Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000011056 performance test Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0062—Processes for devices with an active region comprising only III-V compounds
- H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
- H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
- H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/14—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
- H01L33/145—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Abstract
本发明涉及半导体技术领域，具体公开一种发光二极管外延片及其制备方法，包括衬底，所述衬底上沿外延方向依次设置有形核层、本征GaN层、N型半导体层、电子引导层、多量子阱层、电子阻挡层、P型半导体层；所述电子引导层包括沿外延方向依次设置的第一电子储存层、第二电子拦截层及第三电子扩展层；所述第二电子拦截层的禁带宽度＞所述第三电子扩展层的最大禁带宽度＞所述第一电子储存层的禁带宽度。本发明的外延片发光波长和发光亮度分布均匀，抗静电能力佳。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种发光二极管外延片及其制备方法。
背景技术
目前，GaN基发光二极管已经大量应用于固态照明领域以及显示领域，吸引着越来越多的人关注。GaN基发光二极管已经实现工业化生产、在背光源、照明、景观灯等方面都有应用。
传统的GaN基发光二极管外延片包括：一种衬底、以及在所述衬底上依次生长的形核层、本征GaN层、N型半导体层、多量子阱层、电子阻挡层、P型半导体层，这种结构的缺点在于，由于电子迁移率远大于空穴，所以电子扩展能力差，导致载流子在多量子阱区不能很好的扩展开来，造成发光波长和亮度均匀性差，而且载流子扩展不好，会导致发光二极管抗静电能力变差。
发明内容
本发明的目的在于针对已有的技术现状，提供一种发光波长和发光亮度分布均匀、抗静电能力佳的发光二极管外延片及其制备方法。
为达到上述目的，本发明采用如下技术方案：
本发明提供一种发光二极管外延片，包括衬底，所述衬底上沿外延方向依次设置有形核层、本征GaN层、N型半导体层、电子引导层、多量子阱层、电子阻挡层、P型半导体层；
所述电子引导层包括沿外延方向依次设置的第一电子储存层、第二电子拦截层及第三电子扩展层；
所述第二电子拦截层的禁带宽度＞所述第三电子扩展层的最大禁带宽度＞所述第一电子储存层的禁带宽度。
在一些实施例中，所述第一电子储存层包括周期性层叠的第一子层、第二子层及第三子层，所述第三子层的禁带宽度Eg3＞第二子层的禁带宽度Eg2＞第一子层的禁带宽度Eg1，且Eg3/Eg1＞3，所述第二电子拦截层的禁带宽度＞1.5×Eg3。
在一些实施例中，所述第一电子储存层为InxN1-x/InyGa1-yN/GaN层，所述第二电子拦截层为BmGa1-mN/BnN1-n层，所述第三电子扩展层为InaGa1-aN/N型BbGa1-bN层。
在一些实施例中，所述第一电子储存层中，0.6≥x≥0.4，0.3≥y≥0.1。
在一些实施例中，所述第二电子拦截层中，0.3≥m≥0.1，0.5≥n≥0.3。
在一些实施例中，所述第三电子扩展层中，0.3≥a≥0.1，0.3≥b≥0.1，Si的掺杂浓度为1×1016cm-3～1×1017cm-3。
在一些实施例中，所述第三电子扩展层包括周期性层叠的InaGa1-aN子层及N型BbGa1-bN子层，其中，单个InaGa1-aN子层的厚度为1nm～10nm，单个N型BbGa1-bN子层的厚度为10nm～20nm，所述第三电子扩展层的生长温度为900℃～1000℃。
本发明还提供一种发光二极管外延片的制备方法，包括：
提供衬底；
在所述衬底上依次沉积形核层、本征GaN层、N型半导体层、电子引导层、多量子阱层、电子阻挡层、P型半导体层；
所述电子引导层包括沿外延方向依次设置的第一电子储存层、第二电子拦截层及第三电子扩展层；
所述第二电子拦截层的禁带宽度＞所述第三电子扩展层的最大禁带宽度＞第一电子储存层的禁带宽度。
本发明的有益效果在于：
本发明中，在N型半导体层与多量子阱层之间设置电子引导层，且在电子引导层中，首先，设置第一电子储存层，用于储存从N型半导体层产生的电子，其次，利用禁带宽度高于第一电子储存层的第二电子拦截层，形成一个能级屏障，拦截电子，强制使电子移动速率慢下来，由于跨越第二电子拦截层本身迁移率大大下降，电子的扩展本身就会加强，同时，通过禁带宽度高于第一电子储存层而低于第二电子拦截层的第三电子扩展层，进一步扩展电子，由此通过第一电子储存层、第二电子拦截层及第三电子扩展层的共同作用，对电子进行引导，使电子迁移率降低，增加了多量子阱区电子的扩展能力，进而有效提升抗静电能力，发光波长及发光亮度的分布更均匀，同时，发光效率更高。
附图说明
图1为本发明的发光二极管外延片的结构示意图。
图2为本发明的电子引导层的结构示意图。
图3为本发明的第一电子储存层的结构示意图。
图4为本发明的第二电子拦截层的结构示意图。
图5为本发明的第三电子扩展层的结构示意图。
图6为本发明的发光二极管外延片的制备方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面对本发明作进一步地详细描述。
参见图1所示，本发明公开一种发光二极管外延片，包括衬底1，衬底1上沿外延方向依次设置有形核层2、本征GaN层3、N型半导体层4、电子引导层5、多量子阱层6、电子阻挡层7、P型半导体层8；
电子引导层5包括沿外延方向依次设置的第一电子储存层51、第二电子拦截层52及第三电子扩展层53；
第二电子拦截层52的禁带宽度＞第三电子扩展层53的最大禁带宽度＞第一电子储存层51的禁带宽度。
本发明中，在N型半导体层4与多量子阱层6之间设置电子引导层5，且在电子引导层5中，首先，设置第一电子储存层51，用于储存从N型半导体层4产生的电子，其次，利用禁带宽度高于第一电子储存层51的第二电子拦截层52，形成一个能级屏障，拦截电子，强制使电子移动速率慢下来，由于跨越第二电子拦截层52本身迁移率大大下降，电子的扩展本身就会加强，同时，通过最大禁带宽度高于第一电子储存层51而低于第二电子拦截层52的第三电子扩展层53，进一步扩展电子，由此通过第一电子储存层51、第二电子拦截层52及第三电子扩展层53的共同作用，对电子进行引导，使电子迁移率降低，增加了多量子阱区电子的扩展能力，进而有效提升抗静电能力，发光波长及发光亮度的分布更均匀，同时，发光效率更高。
其中，第一电子储存层51包括周期性层叠的第一子层、第二子层及第三子层，第三子层的禁带宽度Eg3＞第二子层的禁带宽度Eg2＞第一子层的禁带宽度Eg1，且Eg3/Eg1＞3，第二电子拦截层52的禁带宽度＞1.5×Eg3。
本发明中，在第一电子储存层51中，通过设置禁带宽度相对降低的第一子层及禁带宽度远高于第一子层的第三子层，并在第一子层与第三子层之间设置禁带宽度居于第一子层与第三子层之间的第二子层，由此在第一电子储存层51中形成“能带陷阱”，通过“能带陷阱”储存从N型半导体层4产生的电子。
同时，使第二电子拦截层52的禁带宽度远高于第三子层，确保第二电子拦截层52的禁带宽度远高于第一电子储存层51，从而形成能级屏障，其中，Eg3/Eg1(第三子层的禁带宽度Eg3与第一子层的禁带宽度Eg1之间的比值)不能过低，Eg3/Eg1过低不利于形成“能带陷阱”，难以储存电子，而Eg3/Eg1过高则电子难以跨越第三子层，第二电子拦截层52的禁带宽度与第三子层之间禁带宽度的比值不宜过低，否则不利于在第一电子储存层51与第二电子拦截层52之间形成足够的禁带宽度差，第二电子拦截层52难以形成能级屏障。
参见图2所示，其中，第一电子储存层51为InxN1-x/InyGa1-yN/GaN层，第二电子拦截层52为BmGa1-mN/BnN1-n层，第三电子扩展层53为InaGa1-aN/N型BbGa1-bN层。
本发明中，第一电子储存层51为InxN1-x/InyGa1-yN/GaN层，其中，InxN1-x子层511为第一子层，InyGa1-yN子层512为第二子层，GaN子层513为第三子层，InxN1-x子层511的禁带宽度约为0.7eV，GaN子层513的禁带宽度约为3.4eV，由此在第一电子储存层51中形成“能带陷阱”，储存从N型半导体层4产生的电子。
此外，InxN1-x子层511及InyGa1-yN子层512引入In，降低势垒高度，从而与GaN子层513形成势垒差，此外，在InxN1-x子层511及InyGa1-yN子层512之后引入GaN子层513，还能在生长过程中修复InxN1-x子层511及InyGa1-yN子层512低温高掺杂In所产生的缺陷。
其次，在第二电子拦截层52中，BN层的禁带宽度约为6.4eV，远高于第一电子储存层51的禁带宽度，这一层的能级远高于第一电子储存层51的能级，形成一个能级屏障，强制性使电子移动速率慢下来，同时，由于硼原子较小，且BmGa1-mN/BnN1-n原子晶格匹配较好，所以在这一层能够形成高质量晶格，能够修复第一电子储存层51低温高掺杂In所产生的缺陷。
第三电子扩展层53为InaGa1-aN/N型BbGa1-bN层，一方面，由于这一层的最大禁带宽度高于第一电子储存层51而低于第二电子拦截层52，能级介于第一电子储存层51与第二电子拦截层52之间，跨越第二电子拦截层52本身迁移率大大下降，电子的扩展本身就会加强，其次，InaGa1-aN与N型BbGa1-bN材料之间晶格失配严重，重复层叠的异质结构产生二维电子气，增加了载流子的扩展作用，并且BbGa1-bN材料中低N型掺杂的并入，降低了材料的体电阻，使得电子扩展更好。
由此，通过第一电子储存层51、第二电子拦截层52与第三电子扩展层53的共同配合，对电子进行引导，进而降低电子迁移率，增加多量子阱区电子空穴对的平衡，增加了电子的扩展能力，进而有效提升抗静电能力，发光波长及发光亮度的分布更均匀，同时发光效率更高。
InxN1-x子层511表示为非化学计量比的InN材料层，BnN1-n子层522表示为非化学计量比的BN材料层，可采用分子束外延法或物理气相沉积法生长。
其中，第一电子储存层51中，0.6≥x≥0.4，0.3≥y≥0.1，示例性的，x为0.4、0.5或0.6，但不限于此，当x过大时，可能会因In过多导致晶格质量变差，当x过小时，即In过少，则难以与GaN子层513形成势垒差，难以储藏足够多的电子；示例性的，y为0.1、0.2或0.3，但不限于此，当y过大时，可能会由于持续高In导致的缺陷增多，晶体质量变差，当y过小时，则不能有效储存电子。
参见图3所示，其中，第一电子储存层51包括周期性层叠的InxN1-x子层511、InyGa1- yN子层512及GaN子层513，其中，单个InxN1-x子层511的厚度为1nm～5nm，单个InyGa1-yN子层512的厚度为1nm～5nm，单个GaN子层513的厚度为6nm～10nm，第一电子储存层51的周期数为2个～6个，生长温度为650℃～900℃，优选地，单个GaN子层513的厚度为8nm～10nm，GaN子层513偏厚，更利于修复InxN1-x子层511及InyGa1-yN子层512低温高掺杂In所产生的缺陷，示例性的，生长温度为800℃、830℃、860℃或900℃，但不限于此，生长温度不宜过高，过高的生长温度容易造成In的扩散，生长温度不宜过低，过低的生长温度会影响In的并入。
其中，第二电子拦截层52中，0.3≥m≥0.1，0.5≥n≥0.3，示例性的，m为0.1、0.2或0.3，但不限于此，在此范围内，既能保证BmGa1-mN子层521与BnN1-n子层522具有较好的晶格匹配，又确保不会产生裂纹；示例性的，n为0.3、0.4或0.5，但不限于此，当n>0.5时，容易产生裂纹，造成晶格质量下降，当n<0.3时，则对电子拦截作用减弱。
参见图4所示，其中，第二电子拦截层52包括周期性层叠的BmGa1-mN子层521及BnN1-n子层522，其中，第二电子拦截层52的周期数为2个～6个，单个BnN1-n子层522的厚度为2nm～5nm，生长温度为650℃～800℃，单个BmGa1-mN子层521的厚度为6nm～10nm，生长温度为1000℃～1100℃，示例性的，生长温度为1000℃、1030℃、1080℃或1100℃，但不限于此，较高的生长温度利于提高晶格质量，更好的修复第一电子储存层51低温高In所带来的缺陷。
其中，第三电子扩展层53中，0.3≥a≥0.1，0.3≥b≥0.1，Si的掺杂浓度为1×1016cm-3～1×1017cm-3，示例性的，a为0.1、0.2或0.3，但不限于此，当a过大时，In过多，容易降低晶格质量，当a过小时，In过少，难以与第二电子拦截层52形成势垒差，b为0.1、0.2或0.3，但不限于此，当b过大时，容易产生裂纹，造成晶格质量下降，当b过小时，难以与第一电子储存层51形成势垒差，Si的掺杂浓度为1×1016cm-3、3×1016cm-3、5×1016cm-3、8×1016cm-3或1×1017cm-3，但不限于此，通过低N型掺杂Si的并入，降低了材料的体电阻，使得电子扩展更好。
参见图5所示，其中，第三电子扩展层53包括周期性层叠的InaGa1-aN子层531及N型BbGa1-bN子层，其中，单个InaGa1-aN子层531的厚度为1nm～10nm，单个N型BbGa1-bN子层的厚度为10nm～20nm，第三电子扩展层53的生长温度为900℃～1000℃，优选地，单个N型BbGa1-bN子层的厚度为15nm～20nm，通过各子层的厚度设置及生长温度设置，既能确保In的并入，又能保证较好的晶格质量，阻挡底层缺陷，避免缺陷延伸至多量子阱层6而造成非辐射复合。
其中，形核层2的厚度为20nm～100nm，本征GaN层3的厚度为300nm～800nm，N型半导体层4的厚度为1μm～3μm，单个周期的多量子阱层6的厚度为2nm～5nm，单个周期的电子阻挡层7的厚度为20nm～100nm，P型半导体层8的厚度为200nm～300nm。
参见图6所示，本发明还公开一种发光二极管外延片的制备方法，包括：
S100.提供衬底1；
S200.在衬底1上依次沉积形核层2、本征GaN层3、N型半导体层4、电子引导层5、多量子阱层6、电子阻挡层7、P型半导体层8；
电子引导层5包括沿外延方向依次设置的第一电子储存层51、第二电子拦截层52及第三电子扩展层53；
第二电子拦截层52的禁带宽度＞第三电子扩展层53的禁带宽度＞第一电子储存层51的禁带宽度。
其中，步骤S100中，衬底1可为Si衬底、蓝宝石衬底等，但不限于此，其具体步骤如下：
控制反应室温度为1000℃～1200℃，控制反应室压力为200Torr～600Torr，在H2气氛下对衬底1进行5～8min的高温退火，对衬底1表面的颗粒和氧化物进行清洁。
其中，步骤S200的具体步骤如下：
S210.在衬底1上沉积形核层2：
其中，形核层2可为AlGaN层或AlN层，本层主要用于提供晶种，缓解衬底1和外延层的晶格失配，提升外延片晶格质量。
控制反应室温度为500℃～700℃，反应室压力为200Torr～400Torr，N2和H2作为载气，通入NH3提供N源，通入TMGa作为Ga源，通入TMAl作为Al源，厚度为20nm～100nm。
S220.在形核层2上沉积本征GaN层3：
将反应室的温度控制在1100℃～1150℃，压力为100Torr～500Torr，N2和H2作为载气，通入NH3作为N源，通入TMGa作为Ga源，厚度为300nm～800nm。
S230.在本征GaN层3上沉积N型半导体层4：
将反应室的温度控制在1100℃～1150℃，压力为100Torr～500Torr，N2和H2作为载气，通入NH3作为N源，通入TMGa作为Ga源，通入SiH4作为N型掺杂剂，厚度为1μm～3μm。
S240.在N型半导体层4上沉积电子引导层5，具体步骤如下：
S241.在N型半导体层4上沉积第一电子储存层51：
1)沉积InxN1-x子层511；
2)沉积InyGa1-yN子层512；
3)沉积GaN子层513；
其中，0.6≥x≥0.4，0.3≥y≥0.。
S242.在第一电子储存层51上沉积第二电子拦截层52：
1)沉积BmGa1-mN子层521；
2)沉积BnN1-n子层522；
其中，0.3≥m≥0.1，0.5≥n≥0.3。
S243.在第二电子拦截层52上沉积第三电子扩展层53：
1)沉积InaGa1-aN子层531；
2)沉积N型BbGa1-bN子层532；
其中，0.3≥a≥0.1，0.3≥b≥0.1，Si的掺杂浓度为1×1016cm-3～1×1017cm-3；
单个InaGa1-aN子层531的厚度为1nm～10nm，单个N型BbGa1-bN子层的厚度为10nm～20nm，第三电子扩展层53的生长温度为900℃～1000℃，周期数为2个～6个，压力为100Torr～300Torr。
S250.在电子引导层5上沉积多量子阱层6：
多量子阱层6为InGaN/GaN层，周期数为3个～15个，反应室的温度控制在700℃～900℃，压力为100Torr～500Torr，单个周期的多量子阱层6的厚度为2nm～5nm。
S260.在多量子阱层6上沉积电子阻挡层7：
电子阻挡层7为AlGaN/InGaN层，周期数为3个～15个，反应室的温度控制在900℃～1000℃，压力为100Torr～500Torr，单个周期的电子阻挡层7的厚度为20nm～100nm，其中，TMGa作为Ga源，TMAl作为Al源，TMIn作为In源。
S270.在电子阻挡层7上沉积P型半导体层8：
反应室的温度控制在800℃～1000℃，压力为100Torr～300Torr，通入NH3作为N源，通入TMGa作为Ga源，通入CP2Mg作为P型掺杂剂，其中，Mg的掺杂浓度为5×1017～1×1020cm-3，厚度为200nm～300nm。
下面结合附图及实施例对本发明作进一步说明：
实施例1
参见图1所示，本实施例公开一种发光二极管外延片，包括衬底1，衬底1上沿外延方向依次设置有形核层2、本征GaN层3、N型半导体层4、电子引导层5、多量子阱层6、电子阻挡层7、P型半导体层8；
电子引导层5包括沿外延方向依次设置的第一电子储存层51、第二电子拦截层52及第三电子扩展层53；
第二电子拦截层52的禁带宽度＞第三电子扩展层53的最大禁带宽度＞第一电子储存层51的禁带宽度。
其中，第一电子储存层51包括周期性层叠的第一子层、第二子层及第三子层，第三子层的禁带宽度Eg3＞第二子层的禁带宽度Eg2＞第一子层的禁带宽度Eg1，且Eg3/Eg1＞3，第二电子拦截层52的禁带宽度＞1.5×Eg3。
参见图2所示，其中，第一电子储存层51为InxN1-x/InyGa1-yN/GaN层，第二电子拦截层52为BmGa1-mN/BnN1-n层，第三电子扩展层53为InaGa1-aN/N型BbGa1-bN层。
其中，第一电子储存层51中，x为0.6，y为0.3。
参见图3所示，其中，第一电子储存层51包括周期性层叠的InxN1-x子层511、InyGa1- yN子层512及GaN子层513，其中，单个InxN1-x子层511的厚度为3nm，单个InyGa1-yN子层512的厚度为3nm，单个GaN子层513的厚度为8nm，第一电子储存层51的周期数为3个。
其中，第二电子拦截层52中，m为0.3，n为0.5。
参见图4所示，其中，第二电子拦截层52包括周期性层叠的BmGa1-mN子层521及BnN1-n子层522，其中，单个BmGa1-mN子层521的厚度为8nm，单个BnN1-n子层522的厚度为3nm，第二电子拦截层52的周期数为4个。
其中，第三电子扩展层53中，a为0.3，b为0.3，Si的掺杂浓度为5×1016cm-3。
参见图5所示，其中，第三电子扩展层53包括周期性层叠的InaGa1-aN子层531及N型BbGa1-bN子层532，其中，单个InaGa1-aN子层531的厚度为5nm，单个N型BbGa1-bN子层532的厚度为15nm。
参见图6所示，本发明还公开一种发光二极管外延片的制备方法，包括：
S100.提供衬底1；
S200.在衬底1上依次沉积形核层2、本征GaN层3、N型半导体层4、电子引导层5、多量子阱层6、电子阻挡层7、P型半导体层8；
电子引导层5包括沿外延方向依次设置的第一电子储存层51、第二电子拦截层52及第三电子扩展层53；
第二电子拦截层52的禁带宽度＞第三电子扩展层53的禁带宽度＞第一电子储存层51的禁带宽度。
其中，步骤S200的具体步骤如下：
S210.在衬底1上沉积形核层2；
S220.在形核层2上沉积本征GaN层3；
S230.在本征GaN层3上沉积N型半导体层4；
S240.在N型半导体层4上沉积电子引导层5；
S250.在电子引导层5上沉积多量子阱层6；
S260.在多量子阱层6上沉积电子阻挡层7；
S270.在电子阻挡层7上沉积P型半导体层8。
其中，步骤S240的具体步骤如下：
S241.在N型半导体层4上沉积第一电子储存层51：
1)沉积InxN1-x子层511；
2)沉积InyGa1-yN子层512；
3)沉积GaN子层513。
S242.在第一电子储存层51上沉积第二电子拦截层52：
1)沉积BmGa1-mN子层521；
2)沉积BnN1-n子层522。
S243.在第二电子拦截层52上沉积第三电子扩展层53：
1)沉积InaGa1-aN子层531；
2)沉积N型BbGa1-bN子层532。
实施例2
本实施例公开一种发光二极管外延片，包括衬底，衬底上沿外延方向依次设置有形核层、本征GaN层、N型半导体层、电子引导层、多量子阱层、电子阻挡层、P型半导体层；
电子引导层包括沿外延方向依次设置的第一电子储存层、第二电子拦截层及第三电子扩展层；
第二电子拦截层的禁带宽度＞第三电子扩展层的最大禁带宽度＞第一电子储存层的禁带宽度。
其中，第一电子储存层包括周期性层叠的第一子层、第二子层及第三子层，第三子层的禁带宽度Eg3＞第二子层的禁带宽度Eg2＞第一子层的禁带宽度Eg1，且Eg3/Eg1＞3，第二电子拦截层的禁带宽度＞1.5×Eg3。
其中，第一电子储存层为InxN1-x/InyGa1-yN/GaN层，第二电子拦截层为BmGa1-mN/BnN1-n层，第三电子扩展层为InaGa1-aN/N型BbGa1-bN层。
其中，第一电子储存层中，x为0.4，y为0.1。
其中，第一电子储存层包括周期性层叠的InxN1-x子层、InyGa1-yN子层及GaN子层，其中，单个InxN1-x子层的厚度为3nm，单个InyGa1-yN子层的厚度为3nm，单个GaN子层的厚度为8nm，第一电子储存层的周期数为3个。
其中，第二电子拦截层中，m为0.1，n为0.3。
其中，第二电子拦截层包括周期性层叠的BmGa1-mN子层及BnN1-n子层，其中，单个BmGa1-mN子层的厚度为8nm，单个BnN1-n子层的厚度为3nm，第二电子拦截层的周期数为4个。
其中，第三电子扩展层中，a为0.1，b为0.1，Si的掺杂浓度为5×1016cm-3。
其中，第三电子扩展层包括周期性层叠的InaGa1-aN子层及N型BbGa1-bN子层，其中，单个InaGa1-aN子层的厚度为5nm，单个N型BbGa1-bN子层的厚度为15nm。
本发明还公开一种发光二极管外延片的制备方法，包括：
S100.提供衬底；
S200.在衬底上依次沉积形核层、本征GaN层、N型半导体层、电子引导层、多量子阱层、电子阻挡层、P型半导体层；
电子引导层包括沿外延方向依次设置的第一电子储存层、第二电子拦截层及第三电子扩展层；
第二电子拦截层的禁带宽度＞第三电子扩展层的禁带宽度＞第一电子储存层的禁带宽度。
其中，步骤S200的具体步骤如下：
S210.在衬底上沉积形核层；
S220.在形核层上沉积本征GaN层；
S230.在本征GaN层上沉积N型半导体层；
S240.在N型半导体层上沉积电子引导层；
S250.在电子引导层上沉积多量子阱层；
S260.在多量子阱层上沉积电子阻挡层；
S270.在电子阻挡层上沉积P型半导体层。
其中，步骤S240的具体步骤如下：
S241.在N型半导体层上沉积第一电子储存层：
1)沉积InxN1-x子层；
2)沉积InyGa1-yN子层；
3)沉积GaN子层。
S242.在第一电子储存层上沉积第二电子拦截层：
1)沉积BmGa1-mN子层；
2)沉积BnN1-n子层。
S243.在第二电子拦截层上沉积第三电子扩展层：
1)沉积InaGa1-aN子层；
2)沉积N型BbGa1-bN子层。
对比例1
本对比例与实施例1的不同之处在于，本对比例的外延片不包含电子引导层，制备方法中不包含相应材料层的制备步骤。
对比例2
本对比例与实施例1的不同之处在于，本对比例的电子引导层不包含第一电子储存层，制备方法中不包含相应材料层的制备步骤。
对比例3
本对比例与实施例1的不同之处在于，本对比例的第一电子储存层为InyGa1-yN/GaN层，即第一电子储存层不包含InxN1-x子层，制备方法中不包含相应材料层的制备步骤。
对比例4
本对比例与实施例1的不同之处在于，本对比例的电子引导层不包含第二电子拦截层，制备方法中不包含相应材料层的制备步骤。
对比例5
本对比例与实施例1的不同之处在于，本对比例的第二电子拦截层为BmGa1-mN子层，即第二电子拦截层不包含BnN1-n子层，制备方法中不包含相应材料层的制备步骤。
对比例6
本对比例与实施例1的不同之处在于，本对比例的电子引导层不包含第三电子扩展层，制备方法中不包含相应材料层的制备步骤。
对比例7
本对比例与实施例1的不同之处在于，本对比例的第三电子扩展层周期性层叠的InaGa1-aN子层及不掺杂BbGa1-bN子层，即BbGa1-bN子层不进行N型掺杂。
光电性能测试：
测试方法：取实施例1～实施例2及对比例1～对比例7制得的外延片，做成10*24mil的芯片，随后进行光电性能测试。
其中，亮度均匀性数值越小，亮度分布越均匀，波长均匀性数值越小，波长分布越均匀。
测试结果如下：
由测试结果显示，实施例1～实施例2、对比例2～对比例7在抗静电能力、发光效率、亮度均匀性、波长均匀性上相对于对比例1有不同程度的提升，其中，实施例1～实施例2在各方面性能上具有明显提升，结合实施例1、对比例2及对比例3，可见第一电子储存层及其具体材料层结构设置对发光效率、亮度均匀性、波长均匀性存在影响，结合实施例1、对比例4及对比例5，可见第二电子拦截层及其具体材料层结构设置对抗静电能力、发光效率、亮度均匀性、波长均匀性存在影响，结合实施例1、对比例6及对比例7，可见第三电子扩展层及其具体材料层结构设置对抗静电能力、发光效率、亮度均匀性、波长均匀性存在影响。
以上所述仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专利的技术人员在不脱离本发明技术方案范围内，当可利用上述提示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明方案的范围内。
Claims (8)
1.一种发光二极管外延片，包括衬底，其特征在于，所述衬底上沿外延方向依次设置有形核层、本征GaN层、N型半导体层、电子引导层、多量子阱层、电子阻挡层、P型半导体层；
所述电子引导层包括沿外延方向依次设置的第一电子储存层、第二电子拦截层及第三电子扩展层；
所述第二电子拦截层的禁带宽度＞所述第三电子扩展层的最大禁带宽度＞所述第一电子储存层的禁带宽度。
2.根据权利要求1所述的发光二极管外延片，其特征在于，所述第一电子储存层包括周期性层叠的第一子层、第二子层及第三子层，所述第三子层的禁带宽度Eg3＞第二子层的禁带宽度Eg2＞第一子层的禁带宽度Eg1，且Eg3/Eg1＞3，所述第二电子拦截层的禁带宽度＞1.5×Eg3。
3.根据权利要求1所述的发光二极管外延片，其特征在于，所述第一电子储存层为InxN1-x/InyGa1-yN/GaN层，所述第二电子拦截层为BmGa1-mN/BnN1-n层，所述第三电子扩展层为InaGa1-aN/N型BbGa1-bN层。
4.根据权利要求3所述的发光二极管外延片，其特征在于，所述第一电子储存层中，0.6≥x≥0.4，0.3≥y≥0.1。
5.根据权利要求3所述的发光二极管外延片，其特征在于，所述第二电子拦截层中，0.3≥m≥0.1，0.5≥n≥0.3。
6.根据权利要求3所述的发光二极管外延片，其特征在于，所述第三电子扩展层中，0.3≥a≥0.1，0.3≥b≥0.1，Si的掺杂浓度为1×1016cm-3～1×1017cm-3。
7.根据权利要求6所述的发光二极管外延片，其特征在于，所述第三电子扩展层包括周期性层叠的InaGa1-aN子层及N型BbGa1-bN子层，其中，单个InaGa1-aN子层的厚度为1nm～10nm，单个N型BbGa1-bN子层的厚度为10nm～20nm，所述第三电子扩展层的生长温度为900℃～1000℃。
8.一种发光二极管外延片的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上依次沉积形核层、本征GaN层、N型半导体层、电子引导层、多量子阱层、电子阻挡层、P型半导体层；
所述电子引导层包括沿外延方向依次设置的第一电子储存层、第二电子拦截层及第三电子扩展层；
所述第二电子拦截层的禁带宽度＞所述第三电子扩展层的最大禁带宽度＞第一电子储存层的禁带宽度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310559032.4A CN116314513A (zh) | 2023-05-18 | 2023-05-18 | 发光二极管外延片及其制备方法 |
| CN2023105590324 | 2023-05-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116705946A true CN116705946A (zh) | 2023-09-05 |
Family
ID=86790952
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310559032.4A Withdrawn CN116314513A (zh) | 2023-05-18 | 2023-05-18 | 发光二极管外延片及其制备方法 |
| CN202310893392.8A Pending CN116705946A (zh) | 2023-05-18 | 2023-07-20 | 发光二极管外延片及其制备方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310559032.4A Withdrawn CN116314513A (zh) | 2023-05-18 | 2023-05-18 | 发光二极管外延片及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (2) | CN116314513A (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117352537B (zh) * | 2023-12-06 | 2024-03-08 | 江西兆驰半导体有限公司 | 氮化镓基高电子迁移率晶体管外延片及其制备方法、hemt |
-
2023
- 2023-05-18 CN CN202310559032.4A patent/CN116314513A/zh not_active Withdrawn
- 2023-07-20 CN CN202310893392.8A patent/CN116705946A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN116314513A (zh) | 2023-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN115472718B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN115050870B (zh) | 一种GaN基发光二极管外延片及其制备方法 | |
| CN113206175B (zh) | 发光二极管外延片及其制备方法 | |
| CN116072780B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN116230825B (zh) | 一种氢杂质调控空穴注入层的led外延片及其制备方法 | |
| CN116093223B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN115241336B (zh) | 外延片、外延片生长工艺及发光二极管 | |
| CN116504895B (zh) | 发光二极管外延片及其制备方法、led | |
| CN117253950B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN116344695A (zh) | 发光二极管外延片及其制备方法、led | |
| CN116525734A (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN116646431A (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN116705946A (zh) | 发光二极管外延片及其制备方法 | |
| CN116845157B (zh) | GaN基绿光发光二极管外延片及其制备方法、发光二极管 | |
| CN116454180B (zh) | 发光二极管外延片及其制备方法、led | |
| CN117199203A (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN217641376U (zh) | 一种led外延片及led芯片 | |
| CN114464709A (zh) | 一种led外延片、外延生长方法及led芯片 | |
| CN112510124A (zh) | 发光二极管外延片及其制造方法 | |
| CN117832348B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN117727849B (zh) | 一种发光二极管外延片及制备方法 | |
| CN116759500B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN117293241B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN116581219B (zh) | 发光二极管外延片及其制备方法、发光二极管 | |
| CN117810324A (zh) | 发光二极管外延片及其制备方法、发光二极管 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |