CN116667832A - 一种驱动电路 - Google Patents

Abstract

本发明公开了一种驱动电路，与PMOS功率管以及NMOS功率管连接，包括：PMOS驱动模块、NMOS驱动模块、PMOS抗干扰模块、NMOS抗干扰模块；所述PMOS驱动模块通过所述PMOS抗干扰模块与所述PMOS功率管连接，所述NMOS驱动模块通过所述NMOS抗干扰模块与所述NMOS功率管连接。本发明通过为PMOS抗干扰模块以及NMOS抗干扰模块单独提供电源轨，在所述PMOS功率管或者所述NMOS功率管导通或者截止瞬间，减小了对前级电路的电源和地线的干扰，提高电路可靠性。

Description

一种驱动电路

技术领域

本发明涉及电源管理技术领域，尤其涉及的是一种驱动电路。

背景技术

一般的，驱动电路是电源管理设备中的重要组成部分，其中，由PMOS和NMOS组成的半桥驱动电路应用十分广泛，通常它由级联的多级的电平移位模块和预驱动模块组成。近年来，随着电源技术的快速发展，对功率管的驱动能力，工作电压和可靠性性能要求越发的高，这对设计驱动电路模块提出了更高的要求。

传统的半桥驱动电路结构如图1所示，利用反相器驱动PMOS和NMOS管。逻辑输入信号Vin通过前级的电平移位，将电源轨从VDD和VSS转化至VCCD和GND。PMOS管的输入驱动逻辑在经过P死区控制电路之后，通过电平移位将逻辑转换为HV和HV_GND的电源轨，以便解决MOS管的栅源极只能承受5.5V以内的低压，INV8的输出驱动PMOS的栅极。NMOS管的输入驱动逻辑在经过N死区控制电路后，VCCD和GND作为INV9，INV10和INV11的电源，INV11的输出驱动NMOS的栅极。不过，功率管NMOS和PMOS都具有较大的输入电容，会对前级电路造成较大干扰，特别是与PMOS和NMOS的栅极直接连接的部分电路，使得驱动电路的性能降低甚至影响其正常工作。

因此，现有技术还有待于改进和发展。

发明内容

鉴于上述现有技术的不足，本发明的目的在于提供一种驱动电路，以解决现有技术中功率管NMOS和PMOS都具有较大的输入电容，会对前级电路造成干扰的问题。

本发明的技术方案如下：

一种驱动电路，与PMOS功率管以及NMOS功率管连接，包括：PMOS驱动模块、NMOS驱动模块、PMOS抗干扰模块、NMOS抗干扰模块；

所述PMOS驱动模块通过所述PMOS抗干扰模块与所述PMOS功率管连接，用于输出初始电源电压以及第一地电位，以驱动PMOS功率管；

所述PMOS抗干扰模块用于将初始电源电压钳压为第二地电位，并输出初始电源电压以及第二地电位至PMOS功率管；

所述NMOS驱动模块通过所述NMOS抗干扰模块与所述NMOS功率管连接，用于输出第一电源电压以及初始地电位，以驱动NMOS功率管；

所述NMOS抗干扰模块用于将初始电源电压钳压为第二电源电压，并输出第二电源电压以及初始地电位至NMOS功率管。

本发明的进一步设置，还包括前置电平位移模块；所述前置电平位移模块接入输入信号，并分别与所述PMOS驱动模块以及所述NMOS驱动模块连接，用于将第三电源电压至第三地电位转换为第一电源电压至初始地电位的电压区域。

本发明的进一步设置，所述PMOS抗干扰模块包括第一反相器、P区第一钳压单元以及P区第二钳压单元；

所述P区第一钳压单元接入初始电源电压，用于将初始电源电压钳压为第一地电位；

所述P区第二钳压单元接入初始电源电压，用于将初始电源电压钳压为第二地电位；

第一反相器分别接入初始电源电压以及所述第二地电位，并分别与所述PMOS驱动模块以及所述PMOS功率管连接。

本发明的进一步设置，所述PMOS驱动模块包括：P死区控制单元、P区电平移位单元以及P区预驱动单元；

所述P死区控制单元分别与所述NMOS驱动模块以及所述P区电平移位单元连接，用于避免所述NMOS功率管与所述PMOS功率管死区时间重叠；

所述P区电平移位单元与所述P区预驱动单元连接，用于将逻辑电源轨由第一电源电压至初始地电位转换为初始电源电压至第一地电位的电压区域；

所述P区预驱动单元通过所述PMOS抗干扰模块与所述PMOS功率管连接，用于根据初始电源电压以及第一地电位控制所述PMOS功率管导通。

本发明的进一步设置，所述P区预驱动单元包括首尾依次串联的若干个第一驱动反相器；

首部的所述第一驱动反相器的输入端与所述P区电平移位单元连接，尾部的所述第一驱动反相器分别与所述NMOS驱动模块以及所述PMOS抗干扰模块连接。

本发明的进一步设置，所述P死区控制单元包括第一与非门、第三反相器；

所述第一与非门的第一输入端与所述前置电平位移模块连接，所述第一与非门的第二输入端与N区预驱动单元的输出端连接；

所述第三反相器的输入端与所述第一与非门的输出端连接，所述第三反相器的输出端与所述P区电平移位单元的输入端连接。

本发明的进一步设置，所述NMOS抗干扰模块包括第二反相器、N区第一钳压单元以及N区第二钳压单元；

所述N区第一钳压单元接入初始电源电压，用于将所述初始电源电压钳压为第一电源电压；

所述N区第二钳压单元接入初始电源电压，用于将所述初始电源电压钳压为第二电源电压；

所述第二反相器接入所述第二电源电压以及所述初始地电位，并分别与所述NMOS驱动模块以及所述NMOS功率管连接。

本发明的进一步设置，所述NMOS驱动模块包括：N死区控制单元、N区电平移位单元以及N区预驱动单元；

所述N死区控制单元通过所述N区电平移位单元与所述PMOS驱动模块连接，用于避免所述PMOS功率管与所述NMOS功率管死区时间重叠；

所述N区电平移位单元用于将逻辑电源轨由初始电源电压至第一地电位转换为第一电源电压至初始地电位的电压区域；

所述N区预驱动单元通过所述NMOS抗干扰模块与所述NMOS功率管连接，用于根据第一电源电压以及初始地电位控制所述NMOS功率管导通。

本发明的进一步设置，所述N区预驱动单元包括首尾依次串联的若干个第二驱动反相器；

首部的所述第二驱动反相器的输入端与所述N区电平移位单元连接，尾部的所述第二驱动反相器分别与所述PMOS驱动模块以及所述NMOS抗干扰模块连接。

本发明的进一步设置，所述N死区控制单元包括第二与非门、第四反相器、第五反相器；

所述第四反相器的输入端与所述前置电平位移模块连接；

所述第二与非门的第一输入端与所述第三反相器的输出端连接，所述第二与非门的第二输入端与所述第四反相器的输出端连接；

所述第五反相器的输入端通过所述N区电平移位单元与所述PMOS驱动模块连接。

本发明所提供的一种驱动电路，所述驱动电路与PMOS功率管以及NMOS功率管连接，包括：PMOS驱动模块、NMOS驱动模块、PMOS抗干扰模块、NMOS抗干扰模块；所述PMOS驱动模块通过所述PMOS抗干扰模块与所述PMOS功率管连接，用于输出初始电源电压以及第一地电位，以驱动PMOS功率管；所述PMOS抗干扰模块用于将初始电源电压钳压为第二地电位，并输出初始电源电压以及第二地电位至PMOS功率管；所述NMOS驱动模块通过所述NMOS抗干扰模块与所述NMOS功率管连接，用于输出第一电源电压以及初始地电位，以驱动NMOS功率管；所述NMOS抗干扰模块用于将初始电源电压钳压为第二电源电压，并输出第二电源电压以及初始地电位至NMOS功率管。本发明通过PMOS抗干扰模块以及NMOS抗干扰模块单独提供电源轨，以避免在所述PMOS功率管或者所述NMOS功率管导通或者截止瞬间，第二地电位的扰动或者第二电源电压的扰动引入到PMOS驱动模块或者NMOS驱动模块中，从而保证PMOS抗干扰模块的前级电路的地电位以及NMOS抗干扰模块的前级电路的电源电压保持稳定，确保电路正常工作。

附图说明

为了更清楚的说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1是现有技术中驱动电路的结构图。

图2是本发明中驱动电路的结构图。

图3是本发明中驱动电路P区驱动模块以及N区驱动模块的结构图。

图4是本发明中驱动电路的整体结构图。

图5是本发明中PMOS抗干扰模块的电路图。

图6是本发明中NMOS抗干扰模块的电路图。

具体实施方式

本发明提供一种驱动电路，为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在实施方式和申请专利范围中，除非文中对于冠词有特别限定，否则“一”、“一个”、“所述”和“该”也可包括复数形式。若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。

应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。 应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

请同时参阅图2至图6，本发明提供了一种驱动电路的较佳实施例。

如图2所示，本发明提供的一种驱动电路，与PMOS功率管T1以及NMOS功率管T2连接，所述驱动电路包括：PMOS驱动模块100、NMOS驱动模块200、PMOS抗干扰模块300、NMOS抗干扰模块400；所述PMOS驱动模块100通过所述PMOS抗干扰模块300与所述PMOS功率管T1连接，用于输出初始电源电压VDD以及第一地电位D1，以驱动PMOS功率管T1；所述PMOS抗干扰模块300用于将初始电源电压VDD钳压为第二地电位D2，并输出初始电源电压VDD以及第二地电位D2至所述PMOS功率管T1；所述NMOS驱动模块200通过所述NMOS抗干扰模块400与所述NMOS功率管T2连接，用于输出第一电源电压V1以及初始地电位GND，以驱动NMOS功率管T2；所述NMOS抗干扰模块400用于将第一电源电压V1钳压为第二电源电压V2，并输出第二电源电压V2以及初始地电位GND至所述NMOS功率管T2。

具体地，在所述PMOS管驱动环节中，所述PMOS驱动模块100的一端分别与信号输入端P1以及所述NMOS驱动模块200的输出端连接，所述PMOS驱动模块100的另一端与所述PMOS抗干扰模块300的一端连接，所述PMOS抗干扰模块300的另一端与所述PMOS功率管T1的栅极连接。当信号输入端P1输出输入信号时，所述PMOS驱动模块100根据输入信号控制所述PMOS功率管T1进行导通或者截止，但一般而言，输入信号驱动能力很弱，不足以驱动所述PMOS功率管T1导通，因此，通过所述PMOS驱动模块100将输入信号的驱动能力加强，即通过使输入信号的电压范围升高至初始电源电压VDD至第一地电位的高压区域，并加强输入信号的驱动能力，以驱动PMOS功率管T1。同时考虑到所述PMOS功率管T1与所述NMOS功率管T2的死区时间，因此，通过将所述PMOS驱动模块100的一端与所述NMOS驱动模块200的输出端连接，以避免所述PMOS功率管T1与所述NMOS功率管T2同时导通。

并且若是所述PMOS驱动模块100直接与所述PMOS功率管T1相连，而所述PMOS功率管T1栅极电容较大，在所述PMOS功率管T1导通或者截止瞬间，所述PMOS驱动模块100需要提供大的拉电流和灌电流控制所述PMOS功率管T1，那么则会对所述PMOS驱动模块100的地电位引入较大的波动干扰。因此，通过设置所述PMOS抗干扰模块300在所述PMOS驱动模块100与所述PMOS功率管T1之间，并且将初始电源电压VDD钳压为第二地电位D2，同时输出初始电源电压VDD以及第二地电位D2至所述PMOS功率管T1，即单独提供电源轨（初始电源电压VDD以及第二地电位D2），以避免在所述PMOS功率管T1导通或者截止瞬间，所述PMOS抗干扰模块300中所述第二地电位D2的扰动引入到所述PMOS驱动模块100中第一地电位D1中，从而保证所述PMOS抗干扰模块300的前级电路的地电位保持稳定，确保电路正常工作。

在所述NMOS管驱动环节中，所述NMOS驱动模块200的一端分别与信号输入端P1以及所述PMOS驱动模块100的输出端连接，所述NMOS驱动模块200的另一端与所述NMOS抗干扰模块400的一端连接，所述NMOS抗干扰模块400的另一端与所述NMOS功率管T2的栅极连接。当信号输入端P1输出输入信号时，所述NMOS驱动模块200根据输入信号控制所述NMOS功率管T2进行导通或者截止，但一般而言，输入信号驱动能力很弱，不足以驱动所述NMOS功率管T2导通，因此，通过所述NMOS驱动模块200将输入信号的驱动能力加强，即通过使输入信号的电压范围升高至第一电源电压V1至初始地电位GND的区域，并加强输入信号的驱动能力，以驱动NMOS功率管T2。同时考虑到所述NMOS功率管T2与所述PMOS功率管T1的死区时间，因此，通过将所述NMOS驱动模块200的一端与所述NMOS驱动模块200的输出端连接，以避免所述PMOS功率管T1与所述NMOS功率管T2同时导通。

并且若是所述NMOS驱动模块200直接与所述NMOS功率管T2相连，而所述NMOS功率管T2栅极电容较大，在所述NMOS功率管T2导通或者截止瞬间，所述NMOS驱动模块200需要提供大的拉电流和灌电流控制所述NMOS功率管T2，那么则会对所述NMOS驱动模块200的电源电压引入较大的波动干扰。因此，通过设置所述NMOS抗干扰模块400在所述NMOS驱动模块200与所述NMOS功率管T2之间，并且将初始电源电压VDD钳压为第二电源电压V2，同时输出第二电源电压V2以及初始地电位GND至所述NMOS功率管T2，即单独提供电源轨（第二电源电压V2以及初始地电位GND），以避免在所述NMOS功率管T2导通或者截止瞬间，所述NMOS抗干扰模块400中所述第二电源电压V2的扰动引入到所述NMOS驱动模块200中第一电源电压V1中，从而保证所述NMOS抗干扰模块400的前级电路的地电位保持稳定，确保电路正常工作。

在一种实施例中，所述PMOS驱动模块100包括：P死区控制单元110、P区电平移位单元120以及P区预驱动单元130；所述P死区控制单元110分别与所述NMOS驱动模块200以及所述P区电平移位单元120连接，用于避免所述NMOS功率管T2与所述PMOS功率管T1死区时间重叠；所述P区电平移位单元120与所述P区预驱动单元130连接，用于将逻辑电源轨由第一电源电压V1至初始地电位GND转换为初始电源电压VDD至第一地电位D1的电压区域；所述P区预驱动单元130通过所述PMOS抗干扰模块300与所述PMOS功率管T1连接，用于根据初始电源电压VDD以及第一地电位D1控制所述PMOS功率管T1导通。

所述NMOS驱动模块200包括：N死区控制单元210、N区电平移位单元220以及N区预驱动单元230；所述N死区控制单元210通过所述N区电平移位单元220与所述PMOS驱动模块100连接，用于避免所述PMOS功率管T1与所述NMOS功率管T2死区时间重叠；所述N区电平移位单元220用于将逻辑电源轨由初始电源电压VDD至第一地电位D1转换为所述第一电源电压V1至初始地电位GND的电压区域；所述N区预驱动单元230通过所述NMOS抗干扰模块400与所述NMOS功率管T2连接，用于根据第一电源电压V1以及初始地电位GND控制所述NMOS功率管T2导通。

具体地，如图3所示，所述P死区控制单元110的输入端分别与信号输入端P1以及所述N区预驱动单元230的输出端连接，所述P死区控制单元110根据信号输入端P1的输入信号以及所述N区预驱动单元230的输出信号控制所述P区预驱动单元130的输出；所述N死区控制单元210的输入端与信号输入端P1连接，并通过所述N区电平移位单元220与所述P区预驱动单元130连接，所述N死区控制单元210根据信号输入端P1的输入信号以及所述P区预驱动单元130的输出信号控制所述N区预驱动单元230的输出；从而避免所述N区预驱动单元230与所述P区预驱动单元130同时输出相同的电平信号，进而避免所述NMOS功率管T2与所述PMOS功率管T1同时导通。

所述P区电平移位单元120与所述P区预驱动单元130连接，所述P区预驱动单元130通过所述PMOS抗干扰模块300与所述PMOS功率管T1连接，由所述P区电平移位单元120将逻辑电源轨由第一电源电压V1至初始地电位GND移位至所述初始电源电压VDD至第一地电位D1的电源轨，并通过P区预驱动单元130将输入信号放大，加强输入信号的驱动能力，以控制所述PMOS功率管T1进行导通。

所述N区电平移位单元220的一端与所述P区预驱动单元130连接，所述N区电平移位单元220的另一端通过所述N死区控制单元210与所述N区预驱动单元230连接，所述N区预驱动单元230通过所述NMOS抗干扰模块400与所述NMOS功率管T2连接，由所述N区电平移位单元220将逻辑电源轨由初始电源电压VDD至第一地电位D1移位至所述第一电源电压V1至初始地电位GND的电源轨，并通过N区预驱动单元230加强输入信号的驱动能力，控制所述NMOS功率管T2进行导通。

在一种实施例中，如图3所示，所述驱动电路还包括前置电平位移模块500；所述前置电平位移模块500接入输入信号，并分别与所述PMOS驱动模块100以及所述NMOS驱动模块200连接，用于将第三电源电压V3至第三地电位D3转换为第一电源电压V1至初始地电位GND的电压区域，以将集成电路内部数字部分和模拟部分分开来。

具体地，如图4所示，所述输入信号为逻辑信号，所述前置电平位移模块500包括第一电平移位电路51，第二电平移位电路52，第一前级反相器53和第二前级反相器54；所述第一电平移位电路51接入输入信号，并与所述第一前级反相器53连接，用于将输入信号的第三地电位D3转化至初始地电位GND，使集成电路内部数字部分和模拟部分分开来，即进行波形整形；所述第一前级反相器53与所述第二电平移位电路52连接，所述第二电平移位电路52的输出与所述第二前级反相器54连接，用于将输入信号的第三电源电压V3转换至第一电源电压V1，以将集成电路内部数字部分和模拟部分分开来，即进行波形整形。其中，所述第二前级反相器54输出电源轨为第一电源电压V1和初始地电位GND的驱动逻辑信号。

在一种实施中，如图4所示，所述P死区控制单元110包括第一与非门Y1、第三反相器F3；所述第一与非门Y1的第一输入端与所述前置电平位移模块500连接，所述第一与非门Y1的第二输入端与N区预驱动单元230的输出端连接；所述第三反相器F3的输入端与所述第一与非门Y1的输出端连接，所述第三反相器F3的输出端与所述P区电平移位单元120的输入端连接。

所述N死区控制单元210包括第二与非门Y2、第四反相器F4、第五反相器F5；所述第四反相器F4的输入端与所述前置电平位移模块500连接；所述第二与非门Y2的第一输入端与所述第五反相器F5的输出端连接，所述第二与非门Y2的第二输入端与所述第四反相器F4的输出端连接；所述第五反相器F5的输入端通过所述N区电平移位单元220与所述PMOS驱动模块100连接。

具体地，所述前置电平位移模块500接收输入信号后，将输入信号传输至所述第一与非门Y1以及第二与非门Y2，所述第一与非门Y1根据输入信号以及所述N区预驱动单元230的输出信号控制所述P区预驱动单元130的输出信号，而所述第二与非门Y2根据所述输入信号以及所述P区预驱动单元130的输出信号控制所述N区预驱动单元230的输出信号，从而使所述P区预驱动单元130与所述N区预驱动单元230互相牵制，避免同时输出相同的电平信号。

在一种实施例中，所述P区预驱动单元130包括首尾依次串联的若干个第一驱动反相器Fx；首部的所述第一驱动反相器Fx的输入端与所述P区电平移位单元120连接，尾部的所述第一驱动反相器Fx分别与所述NMOS驱动模块200以及所述PMOS抗干扰模块300连接。

具体地，所述第一驱动反相器Fx的数量为偶数个，其中，所述第一驱动反相器Fx不仅起放大作用，为所述PMOS抗干扰模块300提供足够的能量驱动，而且也与所述P死区控制单元110结合共同控制驱动所述PMOS功率管T1中栅极的电平，避免所述PMOS功率管T1与所述NMOS功率管T2同时导通。

在一种实施例中，所述N区预驱动单元230包括首尾依次串联的若干个第二驱动反相器Fy；首部的所述驱动第二反相器F2的输入端与所述N死区控制单元210连接，尾部的所述第二驱动反相器Fy分别与所述PMOS驱动模块100以及所述NMOS抗干扰模块400连接。

具体地，所述第二驱动反相器Fy的数量为偶数个，其中，所述第二驱动反相器Fy不仅起放大作用，为所述NMOS抗干扰模块400提供足够的能量驱动，而且也与所述N死区控制单元210结合共同控制驱动所述NMOS功率管T2中栅极的电平，避免所述PMOS功率管T1与所述NMOS功率管T2同时导通。

在一种实施例中，如图4以及图5所示，所述PMOS抗干扰模块300包括第一反相器F1以及P区钳压电路310，所述P区钳压电路310包括P区第一钳压单元311以及P区第二钳压单元312；所述P区第一钳压单元311接入初始电源电压VDD，用于将所述初始电源电压VDD钳压为第一地电位D1；所述P区第二钳压单元312接入初始电源电压VDD，用于将所述初始电源电压VDD钳压为第二地电位D2；第一反相器F1接入所述初始电源电压VDD以及所述第二地电位D2，并分别与所述PMOS驱动模块100以及所述PMOS功率管T1连接。其中，所述第二地电位D2略大于或等于所述第一地电位D1。

具体地，通过所述P区第一钳压单元311与所述P区第二钳压单元312分别输出第一地电位D1以及第二地电位D2，以使所述PMOS驱动模块100与所述PMOS抗干扰模块300的地电位区分开来，当所述PMOS功率管T1在开启或者关闭瞬间时，需要大电流对所述PMOS功率管T1的栅极电容充电与放电，那么与所述PMOS功率管T1直接连接的所述PMOS抗干扰模块300的地电位会引起较大波动干扰，因此，通过所述P区第一钳压单元311与所述P区第二钳压单元312使所述PMOS驱动模块100与所述PMOS抗干扰模块300的地电位区分开来，单独为所述第一反相器F1提供电源轨（所述初始电源电压VDD和第二地电位D2），避免将所述第二地电位D2的扰动引入到所述第一地电位D1中，保证了在所述PMOS功率管T1的开启与关闭时，前级电路的地电位保持稳定，确保电路正常工作。

在一种实施例中，如图5所示，所述P区第一钳压单元311包括电流源DC、第一场效应管Q1、第二场效应管Q2、第三场效应管Q3、第四场效应管Q4、第五场效应管Q5、第一稳压管Z1、第一电容C1、第二稳压管Z2、第二电容C2、第三稳压管Z3以及第三电容C3。所述电流源DC的输入端接入第三电源电压V3；所述第一场效应管Q1的栅极分别与所述电流源DC的输出端以及所述第二场效应管Q2的栅极连接，所述第一场效应管Q1的漏极与所述电流源DC的输出端连接，所述第一场效应管Q1的源极连接所述初始地电位GND；所述第二场效应管Q2的栅极与所述电流源DC的输出端连接，所述第二场效应管Q2的源极连接所述初始地电位GND，所述第二场效应管Q2的漏极与所述第三场效应管Q3的源极连接；所述第三场效应管Q3的漏极与所述第一稳压管Z1的阳极连接，所述第三场效应管Q3的栅极分别与所述第三场效应管Q3的源极、所述第四场效应管Q4的栅极以及所述第三电容C3的一端连接；所述第三电容C3的另一端连接所述初始地电位GND；所述第一稳压管Z1的阴极接入所述初始电源电压VDD，所述第四场效应管Q4的漏极与所述第一电容C1的一端连接，所述第四场效应管Q4的源极连接所述初始地电位GND；所述第一电容C1的另一端接入初始电源电压VDD；所述第二稳压管Z2的阴极接入初始电源电压VDD，所述第二稳压管Z2的阳极与所述第一电容C1的另一端连接，并输出第一地电位D1。其中，所述第一场效应管Q1以及所述第二场效应管Q2为N型，所述第三场效应管Q3、所述第四场效应管Q4以及所述第五场效应管Q5为P型。

所述P区第二钳压单元312包括第五场效应管Q5第二电容C2、第三稳压管Z3以及第三电容C3；所述第二电容C2的一端接入初始电源电压VDD，所述第二电容C2的另一端与第五场效应管Q5的漏极连接，所述第五场效应管Q5的栅极与所述第三电容C3的一端连接，所述第五场效应管Q5的源极与初始地电位GND连接；所述第三电容C3的一端连接初始地电位GND；所述第三稳压管Z3的一端接入初始电源电压VDD，所述第三稳压管Z3的另一端与所述第五场效应管Q5的漏极连接，并输出第二地电位D2。

具体地，所述初始电源电压VDD通过所述第二稳压管Z2稳压输出所述第一地电位D1，并通过所述第二稳压管Z2稳压输出第二地电位D2，当所述PMOS抗干扰模块300的第二地电位D2收到波动干扰时，所述第一电容C1、所述第二电容C2以及所述第三电容C3有效抑制高频干扰信号，避免对所述PMOS抗干扰模块300的前级电路造成干扰。

在一种实施例中，如图4以及图6所示，所述NMOS抗干扰模块400包括第二反相器F2以及N区钳压电路410，所述N区钳压电路410包括N区第一钳压单元411以及N区第二钳压单元412；所述N区第一钳压单元411接入初始电源电压VDD，用于将所述初始电源电压VDD降压钳位为第一电源电压V1；所述N区第二钳压单元412接入初始电源电压VDD，用于将所述初始电源电压VDD降压钳位为第二电源电压V2；所述第二反相器F2接入所述第二电源电压V2以及所述初始地电位GND，并分别与所述NMOS驱动模块200以及所述NMOS功率管T2连接。其中，所述第二电源电压V2略小于或等于所述第一电源电压V1。

具体地，通过所述N区第一钳压单元411与所述N区第二钳压单元412分别输出第一电源电压V1以及第二电源电压V2，以使所述NMOS驱动模块200与所述NMOS抗干扰模块400的电源电压区分开来，当所述NMOS功率管T2在开启或者关闭瞬间时，需要大电流对所述NMOS功率管T2的栅极电容充电与放电，那么与所述NMOS功率管T2直接连接的所述NMOS抗干扰模块400的电源电压会引起较大波动干扰，因此，通过所述N区第一钳压单元411与所述N区第二钳压单元412使所述NMOS驱动模块200与所述NMOS抗干扰模块400的地电位区分开来，单独为第一反相器F1提供电源轨（所述初始电源电压VDD和第二地电位D2），避免将所述第二地电位D2的扰动引入到所述第一地电位D1中，保证了在所述NMOS功率管T2的开启与关闭时，前级电路的地电位保持稳定，确保电路正常工作。

具体地，如图6所示，所述N区第一钳压单元411包括第一电阻R1、第四稳压管Z4、第六场效应管Q6、第七场效应管Q7、第四电容C4、第五电容C5、第五稳压管Z5以及第一二极管G1；所述第一电阻R1的一端接入所述初始电源电压VDD，所述第一电阻R1的另一端与所述第四稳压管Z4的阴极连接，所述第四稳压管Z4的阳极与所述第六场效应管Q6的栅极以及所述第六场效应管Q6的漏极连接，所述第六场效应管Q6的源极连接初始地电位GND；所述第七场效应管Q7的栅极分别与所述第四电容C4的一端以及所述第一电阻R1的另一端连接，所述第七场效应管Q7的漏极接入所述初始电源电压VDD，所述第七场效应管Q7的源极与所述第五电容C5的一端连接；所述第五电容C5的另一端接地；所述第五稳压管Z5的阴极与所述第五电容C5的一端连接，并输出第一电源电压V1，所述第五稳压管Z5的阳极与所述第一二极管G1的阳极连接，所述第一二极管G1的阴极连接初始地电位GND；

所述N区第二钳压单元412包括第八场效应管Q8、第六电容C6、第六稳压管Z6以及第二二极管G2；所述第八场效应管Q8的漏极连接初始电源电压VDD，所述第八场效应管Q8的栅极与所述第七场效应管Q7的栅极连接，所述第八场效应管Q8的源极与所述第六电容C6的一端连接，并输出第二电源电压V2，所述第六电容C6的另一端连接初始地电位GND，所述第六稳压管Z6的阴极连接所述第六电容C6的一端，所述第六稳压管Z6的阳极与所述第二二极管G2的阳极连接，所述第二二极管G2的阴极连接初始地电位GND。

具体地，所述初始电源电压VDD通过所述第七场效应管Q7和第五稳压管Z5稳压输出所述第一电源电压V1，并通过所述第八场效应管Q8和第六稳压管Z6稳压输出第二电源电压V2，当所述NMOS抗干扰模块400的第二电源电压V2收到波动干扰时，所述第四电容C4、所述第五电容C5以及所述第六电容C6有效抑制高频干扰信号，避免对所述NMOS抗干扰模块400的前级电路造成干扰。

综上所述，本发明所提供的一种驱动电路，与PMOS功率管以及NMOS功率管连接，包括：PMOS驱动模块、NMOS驱动模块、PMOS抗干扰模块、NMOS抗干扰模块；所述PMOS驱动模块通过所述PMOS抗干扰模块与所述PMOS功率管连接，用于输出初始电源电压以及第一地电位，以驱动PMOS功率管；所述PMOS抗干扰模块用于将第一电源电压钳压为第二地电位，并输出初始电源电压以及第二地电位至PMOS功率管；所述NMOS驱动模块通过所述NMOS抗干扰模块与所述NMOS功率管连接，用于输出第一电源电压以及初始地电位，以驱动NMOS功率管；所述NMOS抗干扰模块用于将第一电源电压钳压为第二电源电压，并输出第二电源电压以及初始地电位至NMOS功率管。本发明通过PMOS抗干扰模块以及NMOS抗干扰模块单独提供电源轨，以避免在所述PMOS功率管或者所述NMOS功率管导通或者截止瞬间，第二地电位的扰动或者第二电源电压的扰动引入到PMOS驱动模块或者NMOS驱动模块中，从而保证PMOS抗干扰模块的前级电路的地电位以及PMOS抗干扰模块的前级电路的电源电压保持稳定，确保电路正常工作。

应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (10)

1.一种驱动电路，与PMOS功率管以及NMOS功率管连接，其特征在于，包括：PMOS驱动模块、NMOS驱动模块、PMOS抗干扰模块、NMOS抗干扰模块；

所述PMOS驱动模块通过所述PMOS抗干扰模块与所述PMOS功率管连接，用于输出初始电源电压以及第一地电位，以驱动PMOS功率管；

所述PMOS抗干扰模块用于将初始电源电压钳压为第二地电位，并输出初始电源电压以及第二地电位至PMOS功率管；

所述NMOS驱动模块通过所述NMOS抗干扰模块与所述NMOS功率管连接，用于输出第一电源电压以及初始地电位，以驱动NMOS功率管；

所述NMOS抗干扰模块用于将初始电源电压钳压为第二电源电压，并输出第二电源电压以及初始地电位至NMOS功率管。

2.根据权利要求1所述的驱动电路，其特征在于，还包括前置电平位移模块；所述前置电平位移模块接入输入信号，并分别与所述PMOS驱动模块以及所述NMOS驱动模块连接，用于将第三电源电压至第三地电位转换为第一电源电压至初始地电位的电压区域。

3.根据权利要求1所述的驱动电路，其特征在于，所述PMOS抗干扰模块包括第一反相器、P区第一钳压单元以及P区第二钳压单元；

所述P区第一钳压单元接入初始电源电压，用于将初始电源电压钳压为第一地电位；

所述P区第二钳压单元接入初始电源电压，用于将初始电源电压钳压为第二地电位；

第一反相器分别接入初始电源电压以及所述第二地电位，并分别与所述PMOS驱动模块以及所述PMOS功率管连接。

4.根据权利要求2所述的驱动电路，其特征在于，所述PMOS驱动模块包括：P死区控制单元、P区电平移位单元以及P区预驱动单元；

所述P死区控制单元分别与所述NMOS驱动模块以及所述P区电平移位单元连接，用于避免所述NMOS功率管与所述PMOS功率管死区时间重叠；

所述P区电平移位单元与所述P区预驱动单元连接，用于将逻辑电源轨由第一电源电压至初始地电位转换为初始电源电压至第一地电位的电压区域；

所述P区预驱动单元通过所述PMOS抗干扰模块与所述PMOS功率管连接，用于根据初始电源电压以及第一地电位控制所述PMOS功率管导通。

5.根据权利要求4所述的驱动电路，其特征在于，所述P区预驱动单元包括首尾依次串联的若干个第一驱动反相器；

首部的所述第一驱动反相器的输入端与所述P区电平移位单元连接，尾部的所述第一驱动反相器分别与所述NMOS驱动模块以及所述PMOS抗干扰模块连接。

6.根据权利要求4所述的驱动电路，其特征在于，所述P死区控制单元包括第一与非门、第三反相器；

所述第一与非门的第一输入端与所述前置电平位移模块连接，所述第一与非门的第二输入端与N区预驱动单元的输出端连接；

所述第三反相器的输入端与所述第一与非门的输出端连接，所述第三反相器的输出端与所述P区电平移位单元的输入端连接。

7.根据权利要求1所述的驱动电路，其特征在于，所述NMOS抗干扰模块包括第二反相器、N区第一钳压单元以及N区第二钳压单元；

所述N区第一钳压单元接入初始电源电压，用于将所述初始电源电压钳压为第一电源电压；

所述N区第二钳压单元接入初始电源电压，用于将所述初始电源电压钳压为第二电源电压；

所述第二反相器接入所述第二电源电压以及所述初始地电位，并分别与所述NMOS驱动模块以及所述NMOS功率管连接。

8.根据权利要求2所述的驱动电路，其特征在于，所述NMOS驱动模块包括：N死区控制单元、N区电平移位单元以及N区预驱动单元；

所述N死区控制单元通过所述N区电平移位单元与所述PMOS驱动模块连接，用于避免所述PMOS功率管与所述NMOS功率管死区时间重叠；

所述N区电平移位单元用于将逻辑电源轨由初始电源电压至第一地电位转换为第一电源电压至初始地电位的电压区域；

所述N区预驱动单元通过所述NMOS抗干扰模块与所述NMOS功率管连接，用于根据第一电源电压以及初始地电位控制所述NMOS功率管导通。

9.根据权利要求8所述的驱动电路，其特征在于，所述N区预驱动单元包括首尾依次串联的若干个第二驱动反相器；

首部的所述第二驱动反相器的输入端与所述N区电平移位单元连接，尾部的所述第二驱动反相器分别与所述PMOS驱动模块以及所述NMOS抗干扰模块连接。

10.根据权利要求8所述的驱动电路，其特征在于，所述N死区控制单元包括第二与非门、第四反相器、第五反相器；

所述第四反相器的输入端与所述前置电平位移模块连接；

所述第二与非门的第一输入端与所述第五反相器的输出端连接，所述第二与非门的第二输入端与所述第四反相器的输出端连接；

所述第五反相器的输入端通过所述N区电平移位单元与所述PMOS驱动模块连接。