CN116663480B - 一种超大规模集成电路版图的屏蔽线生成方法 - Google Patents
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Abstract
一种超大规模集成电路版图的屏蔽线生成方法，包括以下步骤：读取版图布线资源；采用位图标记障碍物的方法进行版图标记；利用最短路径搜索算法，生成信号线；计算屏蔽线的中心点链，生成屏蔽线。本发明的方法是在信号线布线的过程中考虑屏蔽线添加，在满足信号线布通率以及设计规则的前提下，用屏蔽线将信号线包围在内；在路径搜索中考虑屏蔽线添加的方法，通过扩大搜索时的线宽，来避免屏蔽线与障碍物发生间距违例，保证屏蔽线的连贯性；屏蔽线生成结果对信号线的包裹更严密，提高了对信号线的保护性。
Description
技术领域
本发明涉及集成电路布线设计技术领域，尤其涉及一种超大规模集成电路版图的屏蔽线生成方法。
背景技术
在超大规模集成电路(VLSI)中，两个传输信号的信号线之间会产生耦合电容，耦合电容会引起信号之间的串扰，损坏信号。平行屏蔽线与地线相连，使干扰线发出的大部分干扰电场终止于屏蔽线而不是信号线，保护信号线，避免信号之间的串扰。增大线间距也可以解决串扰，但效果没有添加屏蔽线好。
屏蔽线图形需要满足设计规则中的最小间距(min spacing)约束和最小切口(minnotch)约束，min spacing约束是不同线网(net)图形之间需要保持的最小间距，min notch约束是同一条线网(net)上的图形之间要保持的最小间距。
以往添加屏蔽线采用的技术是在完成信号线线网的布线之后，以后处理的方式给信号线添加平行的金属屏蔽线。但是随着设计规模和复杂性的递增，一些屏蔽金属可能会与周围的其他同层金属产生短路或者间距冲突，此时就需要调整布线位置或者拆除部分屏蔽金属，既浪费了时间，又达不到很好的布线效果。
发明内容
为了解决现有技术的缺陷，本发明的目的在于提供一种超大规模集成版图的屏蔽线生成方法，在满足信号线布通率以及设计规则的前提下，生成屏蔽线将信号线包围在内，有效地避免信号之间的串扰，提高布线效率。
为了实现上述目的，本发明提供的超大规模集成电路版图的屏蔽线生成方法，包括以下步骤：
读取版图布线资源；
采用位图标记障碍物的方法进行版图标记；
利用最短路径搜索算法，生成信号线；
外扩信号线线段，得到屏蔽线的中心点链生成屏蔽线。
进一步地，所述版图布线资源，包括：工艺数据、布线网表、版图数据、屏蔽线参数，其中，
所述工艺参数，包括，设计规则、可用布线层、通孔；
所述屏蔽线参数，包括，线宽、距离信号线间距、屏蔽线线网名称。
进一步地，所述采用位图标记障碍物的方法进行版图标记的步骤，包括：
基于网格的每一个格点的横坐标和纵坐标，将所述横坐标、纵坐标拼成一个指示对应格点的索引，建立索引到所述位图每一位的映射关系，创建位图；
读取最小间距约束、最小切口约束、通孔宽度、最小线宽、屏蔽线线宽、屏蔽线距离信号线间距；
遍历所有的障碍物图形，对障碍物图形进行外扩标记。
进一步地，还包括，采用如下公式计算走线位图线宽，
width＝minwidth+2×(shielding_width+shielding_spacing)，
其中，width为走线位图线宽，minwidth为最小线宽，shielding_width为屏蔽线线宽，shielding_spacing为屏蔽线距离信号线间距。
进一步地，还包括，采用如下公式计算打孔位图线宽，
width＝viawidth+(shielding_width+shielding_spacing)×2，
其中，width为打孔位图线宽，viawidth为通孔宽度，shielding_width为屏蔽线线宽，shielding_spacing为屏蔽线距离信号线间距。
进一步地，所述利用最短路径搜索算法，生成信号线的步骤，还包括：
从起点开始，依次取扩展节点的邻居节点的横坐标和纵坐标，将所述横坐标左移所述纵坐标的位数，左移后的横坐标与所述纵坐标进行或运算，以此获取索引；
根据所述索引在位图上查询对应点是否被标记，并标记如果被标记则添加设计规则检查代价，否则添加普通走线代价或打孔代价；
更新相应节点的父节点和邻居节点的代价，并计算累计开销；
不断进行迭代，直到扩展到终点为止；
根据搜索到的中心点链以及信号线线宽，生成信号线。
更进一步地，所述外扩信号线线段，得到屏蔽线的中心点链生成屏蔽线的步骤，包括：
读取线网所有信号线的线段，将每一段信号线图形上边界、下边界、左边界、右边界分别外扩屏蔽线距离信号线间距、屏蔽线线宽与二分之一最小切口约束之和；
读取线网所有的引脚，将引脚图形上边界、下边界、左边界、右边界分别外扩最小间距；
计算所有外扩后的信号线图形的交集，再与外扩后的引脚图形做差，得到一个多边形图形集合；
分别将所述多边形图形集合中的所有多边形内缩最小切口约束与屏蔽线线宽之和的二分之一；
遍历所述多边形图形集合中的多边形图形，选取边框点链作为屏蔽线图形的中心点链，生成屏蔽线。
为了实现上述目的，本发明还提供一种电子设备，包括存储器、处理器，所述存储器上存储有在所述处理器上运行的程序，所述处理器运行所述程序时执行如上所述的超大规模集成电路版图的屏蔽线生成方法的步骤。
为了实现上述目的，本发明还提供一种计算机可读存储介质，其上储存有计算机程序，所述程序被处理器执行时实现如上所述的超大规模集成电路版图的屏蔽线生成方法。
本发明提供的超大规模集成电路版图的屏蔽线生成方法，与现有技术相比具有如下有益效果：
本发明是在路径搜索中考虑屏蔽线添加的方法，通过扩大搜索时的线宽，来避免屏蔽线与障碍物发生间距违例，并保证屏蔽线的连贯性；
本发明的屏蔽线生成结果对信号线的包裹更严密，提高了对信号线的保护性。
本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，并与本发明的实施例一起，用于解释本发明，并不构成对本发明的限制。在附图中：
图1为根据本发明的超大规模集成电路版图的屏蔽线生成方法流程图；
图2为根据本发明方法的屏蔽线生成结果示意图；
图3为根据本发明的位图标记障碍物示意图；
图4为根据本发明的生成屏蔽线流程示意图；
图5为根据本发明的屏蔽线中心点链示意图；
图6为根据本发明的最小切口示意图；
图7为根据本发明的外扩几何运算后的点链示意图；
图8为根据本发明的内缩后的最终点链示意图；
图9为根据现有技术生成的屏蔽线示意图；
图10为根据本发明的电子设备结构示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
下面将参照附图更详细地描述本发明的实施例。虽然附图中显示了本发明的某些实施例，然而应当理解的是，本发明可以通过各种形式来实现，而且不应该被解释为限于这里阐述的实施例，相反提供这些实施例是为了更加透彻和完整地理解本发明。应当理解的是，本发明的附图及实施例仅用于示例性作用，并非用于限制本发明的保护范围。
本文使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”；术语“另一实施例”表示“至少一个另外的实施例”；术语“一些实施例”表示“至少一些实施例”。其他术语的相关定义将在下文描述中给出。
需要注意，本发明中可能提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。“多个”应理解为两个或以上。
图1为根据本发明的超大规模集成电路版图的屏蔽线生成方法流程图，下面将参考图1，对本发明的超大规模集成电路版图的屏蔽线生成方法进行详细描述。
在步骤S1，读取版图的布线资源。
本发明实施例中，该步骤即初始化布线资源的过程，包含读取超大规模集成电路版图的工艺数据、所需布线网表(net)、版图数据、屏蔽线参数等。其中，工艺数据包括设计规则、可用布线层、通孔等基本数据。屏蔽线参数，包括屏蔽线线宽、距离信号线间距、屏蔽线线网名称。
本发明实施例中，以一个在同一层金属上、一共有两个引脚、两个障碍物的版图为例，如图2所示。读取超大规模集成电路版图数据，包括min spacing约束(minspacing)、minnotch约束(minnotch)、通孔宽度(viawidth)、最小线宽(minwidth)、屏蔽线线宽(shielding_width)、屏蔽线距离信号线间距(shielding_spacing)等工艺约束。
在步骤S2，采用位图标记障碍物的方法进行版图标记。
本发明实施例中，版图标记是采用位图(bitmap)标记障碍物的方法来降低路径搜索的耗时。
具体地，在步骤S21，创建位图(bitmap)。
bitmap是用一个bit位来标记某个格点是否可以走线，本发明实施例是基于网格的布线，每一个格点都有一个指示位置的横(x)坐标、纵(y)坐标，将x、y拼成一个指示对应格点的索引(index)，建立index到bitmap每一位的映射关系，这样利用bitmap的每一位指示一个格点是否可以走线。
在步骤S22，读取最小间距约束(minspacing)、最小切口约束(minnotch)、通孔宽度、最小线宽、屏蔽线线宽、屏蔽线距离信号线间距。
在步骤S23，根据读取到的数据，对障碍物图形进行外扩标记。
本发明实施例中，遍历所有的障碍物，将障碍物图形的上边界、下边界、左边界、右边界外扩约束增加二分之一的线宽，并将其范围内所有格点标记到位图上，以此表示不能走线。
图3为根据本发明的位图标记障碍物示意图，展示了在标记结果中，障碍物图形的右边界外扩约束为minspacing+1/2width。
本发明实施例中，使用位图标记的方法避免走线与障碍物发生冲突，减少了布线时间。
本发明实施例中，走线bitmap线宽采用如下公式计算：
width＝minwidth+2×(shielding_width+shielding_spacing)，
其中，width为走线bitmap的线宽，minwidth为最小线宽，shielding_width为屏蔽线线宽，shielding_spacing为屏蔽线距离信号线间距。
本发明实施例中，打孔bitmap线宽采用如下公式计算：
width＝viawidth+(shielding_width+shielding_spacing)×2，
其中，width为打孔bitmap的线宽，viawidth为通孔宽度，shielding_width为屏蔽线线宽，shielding_spacing为屏蔽线距离信号线间距。
在步骤S3，利用最短路径搜索算法，生成信号线。
本发明实施例中，使用Dijkstra算法(迪杰斯特拉算法)在建立好的网格图上进行最短路径搜索，该网格的间距为(minspacing+minwidth)/2。
本发明实施例中，最短路径搜索算法包括以下步骤：
在步骤S31，从起点开始，依次弹出当前扩展节点的邻居节点，取横(x)、纵(y)坐标，将x左移y的位数，再与y做或运算，以此获取index(索引)。
在步骤S32，在bitmap上根据index查询对应点是否被标记，如果被标记则添加设计规则检查(DRC)代价，否则添加普通走线或打孔代价。
其中，DRC代价指为了防止产生间距违例所添加的代价。
在步骤S33，更新相应节点的父节点和邻居节点的代价，并累计计算开销，不断进行这个迭代过程，直到扩展到终点为止。
在步骤S34，搜索中心点链、信号线线宽，并根据搜索到的中心点链以及所述信号线线宽生成信号线。
在步骤S4，计算屏蔽线的中心点链，生成屏蔽线。
本发明实施例中，生成屏蔽线是在生成信号线之后，通过外扩信号线线段，来得到屏蔽线的中心点链，进而生成屏蔽线。
图4为根据本发明的屏蔽线生成流程图，下面将参考图4，对本发明生成屏蔽线的流程进行详细描述。
在步骤S41，读取线网所有信号线线段，将每一段信号线图形上边界、下边界、左边界、右边界外扩shielding_spacing+shielding_width+1/2minnotch，即外扩屏蔽线距离信号线间距、屏蔽线线宽与二分之一最小切口约束之和。
在步骤S42，读取线网所有的引脚，将引脚图形的上边界、下边界、左边界、右边界外扩minspacing(最小间距约束)。
本发明实施例中，通过外扩引脚图形的边界，避免屏蔽线与引脚图形之间发生间距违例。
在步骤S43，计算所有外扩后的信号线图形的交集，再与外扩后的引脚图形做差，得到一个多边形图形集合，。
在步骤S44，将多边形图形集合中的所有多边形内缩1/2(minnotch+shielding_width)，即内缩最小切口约束与屏蔽线线宽之和的二分之一。
本发明实施例中，以引脚为源点向周围扩展搜索，因为障碍物的外扩标记，两障碍物间的通道被标记，不能走线，因此最终找到向上绕线的结果。
本发明实施例中，在完成信号线布线之后，将信号线图形、引脚图形外扩，求信号线外扩图形的并集，再与引脚外扩图形做差，得到了如图5所示的黑色点链，就是屏蔽线图形的中心点链。
本发明实施例中，对几何图形进行外扩、求并集、内缩等操作是为了消除minnotch(最小切口)。
图6为根据本发明的最小切口示意图，展示了出现min notch的情况。图7为根据本发明的外扩几何运算后的点链示意图，图8为根据本发明的内缩后的最终点链示意图，结合参考图6至8，可见本来应该产生min notch的场景，经过外扩、求并集、内缩的操作消除了min notch。
在步骤S45，遍历多边形图形集合中的多边形图形，取边框点链，作为屏蔽线图形的中心点链，生成屏蔽线。
本发明实施例的屏蔽线生成结果如图2所示。
图9为现有技术中以后处理方式添加屏蔽线的结果示意图，结合参考图2和图9，与通过后处理的方式添加屏蔽线相比，本发明的屏蔽线生成结果对信号线的包裹更严密，保护性更好。
本发明的方法保持了屏蔽线图形的连贯性，提高了对信号线的保护性。本发明提出的在搜索中考虑屏蔽线添加的方法，通过扩大搜索时的线宽，来保证屏蔽线不与障碍物发生间距违例，并保证屏蔽线的连贯性；通过对几何图形的外扩、求并集、内缩等操作计算出屏蔽线的中心点链，既降低了算法复杂度，也满足了min notch约束。
本发明的实施例中，还提供了一种电子设备，图10为根据本发明实施例的电子设备结构示意图，如图10所示，本发明的电子设备，包括处理器1001，以及存储器1002，其中，
存储器1002存储有计算机程序，计算机程序在被处理器1001读取执行时，执行如上所述的超大规模集成电路版图的屏蔽线生成方法实施例中的步骤。
本发明的实施例中，还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行如上所述的超大规模集成电路版图的屏蔽线生成方法实施例中的步骤。
在本实施例中，上述计算机可读存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。
本领域普通技术人员可以理解：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种超大规模集成电路版图的屏蔽线生成方法，其特征在于，包括以下步骤：
读取版图布线资源；
采用位图标记障碍物的方法进行版图标记；
利用最短路径搜索算法，生成信号线；
外扩信号线线段，得到屏蔽线的中心点链生成屏蔽线；
所述外扩信号线线段，得到屏蔽线的中心点链生成屏蔽线的步骤，包括：
读取线网所有信号线的线段，将每一段信号线图形上边界、下边界、左边界、右边界分别外扩屏蔽线距离信号线间距、屏蔽线线宽与二分之一最小切口约束之和；
读取线网所有的引脚，将引脚图形上边界、下边界、左边界、右边界分别外扩最小间距；
计算所有外扩后的信号线图形的交集，再与外扩后的引脚图形做差，得到一个多边形图形集合；
分别将所述多边形图形集合中的所有多边形内缩最小切口约束与屏蔽线线宽之和的二分之一；
遍历所述多边形图形集合中的多边形图形，选取边框点链作为屏蔽线图形的中心点链，生成屏蔽线。
2.根据权利要求1所述的超大规模集成电路版图的屏蔽线生成方法，其特征在于，所述版图布线资源，包括：工艺数据、布线网表、版图数据、屏蔽线参数，其中，
所述工艺数据，包括，设计规则、可用布线层、通孔；
所述屏蔽线参数，包括，线宽、距离信号线间距、屏蔽线线网名称。
3.根据权利要求1所述的超大规模集成电路版图的屏蔽线生成方法，其特征在于，所述采用位图标记障碍物的方法进行版图标记的步骤，包括：
基于网格的每一个格点的横坐标和纵坐标，将所述横坐标、纵坐标拼成一个指示对应格点的索引，建立索引到所述位图每一位的映射关系，创建位图；
读取最小间距约束、最小切口约束、通孔宽度、最小线宽、屏蔽线线宽、屏蔽线距离信号线间距；
遍历所有的障碍物图形，对障碍物图形进行外扩标记。
4.根据权利要求3所述的超大规模集成电路版图的屏蔽线生成方法，其特征在于，还包括，采用如下公式计算走线位图线宽，
width＝minwidth+2×(shielding_width+shielding_spacing)，
其中，width为走线位图线宽，minwidth为最小线宽，shielding_width为屏蔽线线宽，shielding_spacing为屏蔽线距离信号线间距。
5.根据权利要求3所述的超大规模集成电路版图的屏蔽线生成方法，其特征在于，还包括，采用如下公式计算打孔位图线宽，
width＝viawidth+(shielding_width+shielding_spacing)×2，
其中，width为打孔位图线宽，viawidth为通孔宽度，shielding_width为屏蔽线线宽，shielding_spacing为屏蔽线距离信号线间距。
6.根据权利要求1所述的超大规模集成电路版图的屏蔽线生成方法，其特征在于，所述利用最短路径搜索算法，生成信号线的步骤，还包括：
从起点开始，依次取扩展节点的邻居节点的横坐标和纵坐标，将所述横坐标左移所述纵坐标的位数，左移后的横坐标与所述纵坐标进行或运算，以此获取索引；
根据所述索引在位图上查询对应点是否被标记，并标记如果被标记则添加设计规则检查代价，否则添加普通走线代价或打孔代价；
更新相应节点的父节点和邻居节点的代价，并计算累计开销；
不断进行迭代，直到扩展到终点为止；
根据搜索到的中心点链以及信号线线宽，生成信号线。
7.一种电子设备，其特征在于，包括存储器、处理器，所述存储器上存储有在所述处理器上运行的程序，所述处理器运行所述程序时执行权利要求1-6任一项所述的超大规模集成电路版图的屏蔽线生成方法的步骤。
8.一种计算机可读存储介质，其上储存有计算机程序，其特征在于，所述程序被处理器执行时实现权利要求1-6任一项所述的超大规模集成电路版图的屏蔽线生成方法。
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| CN116663480A (zh) | 2023-08-29 |
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