CN116645921A - 显示面板及显示装置 - Google Patents

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CN116645921A CN202310603482.9A CN202310603482A CN116645921A CN 116645921 A CN116645921 A CN 116645921A CN 202310603482 A CN202310603482 A CN 202310603482A CN 116645921 A CN116645921 A CN 116645921A
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张文帅
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Abstract

本申请公开了一种显示面板及显示装置。显示面板包括多个像素电路列，一个像素电路列电连接两条数据线，一条数据线向像素电路列中的像素电路分时传输数据信号和偏置信号。根据本申请实施例，利用双数据线设计，且利用数据线分时传输数据信号和偏置信号，有利于实现高频驱动。

Description

显示面板及显示装置
技术领域
本申请涉及显示技术领域，具体涉及一种显示面板及显示装置。
背景技术
随着显示面板技术的不断更新，用户对显示质量的要求越来越高。
相关技术中，像素电路可搭配偏置调节(on-state bias stress，OBS)电路模块，新增偏置信号，以对驱动晶体管源极或漏极进行周期性的复位，进而改善长期操作中驱动晶体管可能出现的迟滞现象，降低闪烁，改善图像质量。
然而，由于要新增偏置信号，对显示面板如何实现高频驱动具有一定的挑战。
发明内容
本申请实施例提供一种显示面板及显示装置，利用双数据线设计，且利用数据线分时传输数据信号和偏置信号，有利于实现高频驱动。
第一方面，本申请实施例提供一种显示面板，包括多个像素电路列，一个像素电路列电连接两条数据线，一条数据线向像素电路列中的像素电路分时传输数据信号和偏置信号。
基于相同的发明构思，第二方面，本申请实施例提供一种显示装置，包括如第一方面实施例所述的显示面板。
根据本申请实施例提供的显示面板及显示装置，一列像素电路连接两条数据线，且数据线分时传输数据信号和偏置信号，这样一条数据线不仅仅只传输数据信号，还交替传输偏置信号，如此可实现信号的高频传输，可有利于实现显示面板的高频驱动。
附图说明
通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。
图1示出本申请实施例提供的显示面板的一种结构示意图；
图2示出本申请实施例提供的显示面板中数据线的一种连接示意图；
图3示出本申请实施例提供的显示面板中像素电路的一种结构示意图；
图4示出本申请实施例提供的显示面板的一种时序示意图；
图5示出本申请实施例提供的显示面板的另一种时序示意图；
图6示出本申请实施例提供的显示面板中像素电路的另一种结构示意图；
图7示出本申请实施例提供的显示面板的又一种时序示意图；
图8示出本申请实施例提供的显示面板中数据线的另一种连接示意图；
图9示出本申请实施例提供的显示面板的又一种时序示意图；
图10示出本申请实施例提供的显示面板的又一种时序示意图；
图11示出本申请实施例提供的显示面板中像素电路的又一种结构示意图；
图12示出本申请实施例提供的显示面板的又一种时序示意图；
图13示出本申请实施例提供的显示面板的又一种时序示意图；
图14示出本申请实施例提供的显示面板的又一种时序示意图；
图15示出本申请实施例提供的显示面板的又一种时序示意图；
图16示出本申请实施例提供的显示面板的另一种结构示意图；
图17示出本申请实施例提供的显示装置的一种结构示意图。
具体实施方式
下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
在本申请实施例中，术语“电连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件电连接。
在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。
在阐述本申请实施例所提供的技术方案之前，为了便于对本申请实施例理解，本申请首先对相关技术中存在的问题进行具体说明：
如背景技术记载的，由于要新增偏置信号，对显示面板如何实现高频驱动具有一定的挑战。
为解决上述问题，本申请实施例提供了一种显示面板及显示装置，以下将结合附图对显示面板及显示装置的各实施例进行说明。
如图1所示，显示面板100可包括多个像素电路列10a，多个像素电路列10a可在行方向X上排布，像素电路列10a可包括在列方向Y上排布的多个像素电路10。一个像素电路列10a可电连接两条数据线20，一条数据线20可向像素电路列10a中的像素电路10分时传输数据信号和偏置信号。
可理解的是，本申请实施例中一个像素电路列10a可电连接两条数据线20，可称为双数据线(double data line，DDL)设计。每条数据线20均可向像素电路列10a中的像素电路10分时传输数据信号和偏置信号。
像素电路10可与发光元件电连接，像素电路10根据数据信号(data信号)产生驱动电流，以驱动发光元件发光。数据信号不同，像素电流10产生的驱动电流不同，进而使得发光元件发射不同亮度的光。
偏置信号(DVH信号)可传输至像素电流10中驱动晶体管源极或漏极，以对驱动晶体管源极或漏极进行复位，进而改善长期操作中驱动晶体管可能出现的迟滞现象。
本申请实施例中，一列像素电路连接两条数据线，且数据线分时传输数据信号和偏置信号，这样一条数据线不仅仅只传输数据信号，还交替传输偏置信号，如此可实现信号的高频传输，可有利于实现显示面板的高频驱动。
示例性的，像素电路10可包括第一像素电路11、第二像素电路12和第三像素电路13。示例性的，第一像素电路11可用于驱动发红光的发光元件，第二像素电路12可用于驱动发绿光的发光元件，第三像素电路13可用于驱动发蓝光的发光元件。
作为一个示例，相邻两个像素电路列10a中，其中一个像素电路列10a可包括在列方向Y上交替分布的第一像素电路11和第三像素电路13，另一个像素电路列10a可包括在列方向Y上排布的多个第二像素电路12。
需要说明的是，图1所示的像素电路的排布方式仅仅是一种示例，并不用于限定本申请。
在一些实施例中，如图2所示，相邻两个像素电路列10a可通过数据线20连接不同的数据信号端Source，数据信号端Source可用于提供数据信号。
例如，相邻两个像素电路列10a中，其中一个像素电路列10a可通过数据线20连接第一数据信号端Source1，另一个像素电路列10a可通过数据线20连接第二数据信号端Source2。
本申请实施例中，通过使不同像素电路列10a电连接不同数据信号端Source，有利于方便实现数据信号准确的传输至像素电路。
图2中以一个像素电路列10a电连接的两条数据线连接一个数据信号端为例。当然一个像素电路列10a电连接的两条数据线也可连接不同的数据信号端，这将在后续实施例中进行介绍。
在一些实施例中，如图2所示，像素电路列10a连接的两条数据线20可包括第一数据线21和第二数据线22。
如上文介绍的，数据信号可用于使像素电路产生驱动电流，偏置信号可用于调整像素电路中驱动晶体管的偏置状态。数据信号和偏置信号属于不同的信号类型。这里不同的信号类型可理解为数据信号和偏置信号的功能不同。数据信号和偏置信号可均为电压信号。可根据实际情况将数据信号和偏置信号的电压值设置为相同或者不同。
在同一时段，同一个像素电路列10a连接的第一数据线21和第二数据线22传输的信号类型不同，相邻两个像素电路列10a连接的第一数据线21传输的信号类型相同，相邻两个像素电路列10a连接的第二数据线22传输的信号类型相同。
为了便于说明，如图2所示，相邻两个像素电路列10a中，第一个像素电路列10a电连接的第一数据线21标记为数据线data1，第一个像素电路列10a电连接的第二数据线22标记为数据线data3，第二个像素电路列10a电连接的第一数据线21标记为数据线data2，第二个像素电路列10a电连接的第二数据线22标记为数据线data4。
例如，在同一时段，数据线data1和数据线data2可用于传输数据信号，数据线data3和数据线data4可用于传输偏置信号。又例如，在另一时段，数据线data1和数据线data2可用于传输偏置信号，数据线data3和数据线data4可用于传输数据信号。
本申请实施例中，同一时段，同一像素电路列中电连接的数据线data1和数据线data3传输的信号类型不同，数据线data2和数据线data4传输的信号类型不同，例如，数据线data1传输数据信号的同时，数据线data3在传输偏置信号；或者数据线data1传输偏置信号的同时，数据线data3在传输数据信号；如此可以提高信号传输的频率，实现两类数据信号的高频驱动；另外，在同一时段，数据线data1和数据线data2传输的信号类型相同，数据线data3和数据线data4传输的信号类型相同，这样对时间的划分不用太精细，更有利于实现高频驱动。
在一些实施例中，数据线可通过选通电路连接数据信号端和偏置信号端。如图2所示，显示面板还可包括第一选通电路31和第二选通电路32，像素电路列10a连接的两条数据线20通过第一选通电路31连接数据信号端Source，且像素电路列10a连接的两条数据线20通过第二选通电路32连接偏置信号端DVH。第一选通电路31用于分时将数据信号端Source提供的数据信号传输至数据线20，第二选通电路32用于分时将偏置信号端DVH提供的偏置信号传输至数据线20。
本申请实施例中，通过控制第一选通电路31和第二选通电路32的导通情况，可控制数据信号端和偏置信号端的信号分别在特定的时间写入数据线，从而实现数据线上数据信号和偏置信号的依次跳变。
示例性的，第一选通电路31与像素电路列10a可一一对应设置，第二选通电路32与像素电路列10a可一一对应设置。例如，相邻两个像素电路列10a中，其中一个像素电路列10a所连接的数据线data1、data3可通过第一个第一选通电路31连接第一数据信号端Source1，数据线data1、data3可通过第一个第二选通电路32连接偏置信号端DVH；另一个像素电路列10a所连接的数据线data2、data4可通过第二个第一选通电路31连接第二数据信号端Source2，数据线data2、data4可通过第二个第二选通电路32连接偏置信号端DVH。
在各个像素电路所需的偏置信号相同的情况下，各个数据线可电连接同一个偏置信号端DVH。
在一些实施例中，如图2所示，像素电路列10a连接的两条数据线20包括第一数据线21和第二数据线22。
第一选通电路31和第二选通电路32可分别包括两个开关。其中，第一选通电路31可包括第一开关T1和第二开关T2，第一开关T1的第一端、第二开关T2的第一端均连接数据信号端Source，第一开关T1的第二端连接第一数据线21，第二开关T2的第二端连接第二数据线22。第二选通电路32可包括第三开关T3和第四开关T4，第三开关T3的第一端、第四开关T4的第一端均连接偏置信号端DVH，第三开关T3的第二端连接第一数据线21，第四开关T4的第二端连接第二数据线22。
第一开关T1和第四开关T4在第一控制信号线mux1的控制下同时导通或关断，第二开关T2和第三开关T3在第二控制信号线mux2的控制下同时导通或关断；第一开关T1和第二开关T2分别在第一控制信号线、第二控制信号线的控制下，依次导通或者关断。
示例性的，第一开关T1、第二开关T2、第三开关T3和第四开关T4可均为晶体管。
在第一控制信号线mux1的控制信号为导通电平的情况下，第一开关T1和第四开关T4导通，数据信号端Source的数据信号可传输至第一数据线21，偏置信号端DVH的偏置信号可传输至第二数据线22。在第二控制信号线mux2的控制信号为导通电平的情况下，数据信号端Source的数据信号可传输至第二数据线22，偏置信号端DVH的偏置信号可传输至第一数据线21。如此一来，使得各个数据线能够分时传输数据信号和偏置信号。
可理解的是，第一控制信号线mux1和第二控制信号线mux2上的信号依次为导通电平。
在一些实施例中，像素电路可与第一数据线和第二数据线中的一者连接。请参考图2，像素电路列10a中奇数行的像素电路连接第一数据线21，像素电路列10a中偶数行的像素电路连接第二数据线22。
例如，以第一像素电路11和第三像素电路13所在列为例，第一像素电路11可位于奇数行，第三像素电路13可位于偶数行，第一像素电路11可连接第一数据线21，第三像素电路13可连接第二数据线22。
本申请实施例中，奇数行和偶数行的像素电路连接不同的数据线，可有利于避免不同行之间的信号干扰，有利于信号传输的准确性。
在一些实施例中，在像素电路连接第一数据线和第二数据线中的一者的情况下，可用不同的功能模块分别传输数据信号和偏置信号。如图3所示，像素电路10可包括驱动模块101、数据写入模块102和偏置模块103，数据写入模块102用于向驱动模块101传输数据信号，偏置模块103用于向驱动模块101传输偏置信号。
请参考图2和图3，在像素电路与第一数据线和第二数据线中的一者连接的情况下，像素电路列10a中奇数行像素电路10的数据写入模块102、偏置模块103可均连接第一数据线21，像素电路列10a中偶数行像素电路10的数据写入模块102、偏置模块103可均连接第二数据线22。
本申请实施例中，在设置有选通电路的基础上，利用数据写入模块102向驱动模块101提供数据信号，利用偏置模块103向驱动模块101提供偏置信号，可方便避免不同信号之间的串扰。另外，同一像素电路的数据写入模块102和偏置模块103连接同一数据线，有利于实现数据线的高效利用。
例如，数据信号端Source用于提供数据信号，偏置信号端DVH用于提供偏置信号，像素电路10中的数据写入模块102、偏置模块103可通过同一数据线电连接数据信号端Source和偏置信号端DVH。可理解的是，该数据线通过第一选通电路连接数据信号端Source，并通过第二选通电路连接偏置信号端DVH。
示例性的，数据写入模块102可在扫描线S2的控制下导通或关断，偏置模块可在扫描线SP的控制下导通或关断。本申请的各个实施例中，均以导通电平为低电平为例进行说明。
在一些实施例中，在设置有选通电路，像素电路连接第一数据线和第二数据线中的一者，且像素电路包括数据写入模块102和偏置模块103的情况下，请参考图4，在一帧画面的显示时间内，像素电路的工作过程可包括数据写入阶段writing，数据写入阶段writing可包括数据写入子阶段和第一偏置子阶段。
为了便于区分不同行像素电路的子阶段，图4中，数据写入子阶段d(i)和第一偏置子阶段p1(i)对应于第i行像素电路，数据写入子阶段d(i+1)和第一偏置子阶段p1(i+1)对应于第i+1行像素电路，i为大于0的整数。
在数据写入子阶段，像素电路10的数据写入模块102导通，数据线上的数据信号可写入驱动模块101。
在第一偏置子阶段，像素电路10的偏置模块103可导通，数据线上的偏置信号可写入驱动模块101。
在数据写入阶段writing，第一控制信号线mux1、第二控制信号线mux2上的控制信号依次为导通电平。
作为一个示例，如图4所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之后。例如，对于第i行像素电路，其第一偏置子阶段p1(i)在数据写入子阶段d(i)之后。对于第i+1行像素电路，其第一偏置子阶段p1(i+1)在数据写入子阶段d(i+1)之后。
第i行像素电路的第一偏置子阶段p1(i)与第i+1行像素电路的数据写入子阶段d(i+1)在时间上可至少部分交叠。
请结合参考图2、图3和图4，对于相邻两行像素电路，第一控制信号mux1和第二控制信号线mux2上控制信号的变化过程可包括阶段a1～阶段a4，显示面板的工作过程可如下：
首先，在阶段a1的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第i行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第i行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在数据写入子阶段d(i)，第i行像素电路连接的扫描线S2为导通电平，第i行像素电路的数据写入模块102导通，数据线data1上的数据信号data R写入第i行第一像素电路11的驱动模块101，数据线data2上的数据信号data G写入第i行第二像素电路12的驱动模块101。
接着，在阶段a2的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第i+1行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第i+1行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在第一偏置子阶段p1(i)，第i行像素电路连接的扫描线SP为导通电平，第i行像素电路的偏置模块103导通，数据线data1上的偏置信号写入第i行第一像素电路11的驱动模块101，数据线data2上的偏置信号写入第i行第二像素电路12的驱动模块101。
数据写入子阶段d(i+1)与第一偏置子阶段p1(i)可重叠。
在数据写入子阶段d(i+1)，第i+1行像素电路连接的扫描线S2为导通电平，第i+1行像素电路的数据写入模块102导通，数据线data3上的数据信号data B写入第i+1行第三像素电路13的驱动模块101，数据线data4上的数据信号data G写入第i+1行第二像素电路12的驱动模块101。
再接着，在阶段a3的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第i+2行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第i+2行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在第一偏置子阶段p1(i+1)，第i+1行像素电路连接的扫描线SP为导通电平，第i+1行像素电路的偏置模块103导通，数据线data3上的偏置信号写入第i+1行第一像素电路11的驱动模块101，数据线data4上的偏置信号写入第i+1行第二像素电路12的驱动模块101。
以此类推。
图4仅示意出了两行像素电路的时序，可理解的是，第i+1行像素电路的第一偏置子阶段p1(i+1)与第i+2行像素电路的数据写入子阶段d(i+2)在时间上可至少部分交叠。
示例性的，i可以取值为1。
作为另一个示例，如图5所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之前，例如，对于第j行像素电路，其第一偏置子阶段p1(j)在数据写入子阶段d(j)之前。对于第i+1行像素电路，其第一偏置子阶段p1(j+1)在数据写入子阶段d(j+1)之前，j为大于0的整数。
第j行像素电路的数据写入子阶段d(j)与第j+1行像素电路的第一偏置子阶段p1(j+1)在时间上可至少部分交叠。
请结合参考图2、图3和图5，显示面板的工作过程可如下：
首先，在阶段a1的至少部分时段内，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第j行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第j行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
而此时，第j行像素电路连接的扫描线S2、SP以及第j+1行像素电路连接的扫描线S2、SP均为截止电平，因此数据线的信号不写入第j行像素电路和第j+1行像素电路。
接着，在阶段a2的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第j+1行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第j+1行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在第一偏置子阶段p1(j)，第j行像素电路连接的扫描线SP为导通电平，第j行像素电路的偏置模块103导通，数据线data1上的偏置信号写入第i行第一像素电路11的驱动模块101，数据线data2上的偏置信号写入第i行第二像素电路12的驱动模块101。
再接着，在阶段a3的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第j+2行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第j+2行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在数据写入子阶段d(j)，第j行像素电路连接的扫描线S2为导通电平，第j行像素电路的数据写入模块102导通，数据线data1上的数据信号data R写入第j行第一像素电路11的驱动模块101，数据线data2上的数据信号data G写入第j行第二像素电路12的驱动模块101。
第一偏置子阶段p1(j+1)与数据写入子阶段d(j)可重叠。
在第一偏置子阶段p1(j+1)，第j+1行像素电路连接的扫描线SP为导通电平，第j+1行像素电路的偏置模块103导通，数据线data3上的偏置信号写入第j+1行第一像素电路11的驱动模块101，数据线data4上的偏置信号写入第j+1行第二像素电路12的驱动模块101。
再接着，在阶段a4的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第j+3行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第j+3行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在数据写入子阶段d(j+1)，第j+1行像素电路连接的扫描线S2为导通电平，第j+1行像素电路的数据写入模块102导通，数据线data3上的数据信号data B写入第j+1行第三像素电路13的驱动模块101，数据线data4上的数据信号data G写入第j+1行第二像素电路12的驱动模块101。
以此类推。
示例性的，j可以取值为1。
图5仅示意出了两行像素电路的时序，可理解的是，第j+2行像素电路的第一偏置子阶段p1(j+2)与第j+1行像素电路的数据写入子阶段d(j+1)在时间上可至少部分交叠。
图4或图5所示的实施例中，通过将相邻两行像素电路中，其中一行像素电路的数据写入子阶段与另一行像素电路的第一偏置子阶段至少部分交叠的方式，以实现利用同一数据线将数据信号和偏置信号传输至驱动模块的目的。
在一些实施例中，在设置有选通电路的情况下，可用同一功能模块分时传输数据信号和偏置信号。如图6所示，像素电路10可包括驱动模块101和数据写入模块102。数据写入模块102用于向驱动模块101分时传输数据信号和偏置信号。图6与图3的不同之处在于，图6所示的像素电路可不必再额外设置传输偏置信号的功能模块。
请参考图2和图6，在像素电路与第一数据线和第二数据线中的一者连接的情况下，像素电路列101a中奇数行像素电路10的数据写入模块102可连接第一数据线21，像素电路列10a中偶数行像素电路10的数据写入模块102可连接第二数据线22。
本申请实施例中，在设置有选通电路的情况下，利用数据写入模块102向驱动模块101分时传输数据信号和偏置信号，可减小像素电路中功能模块的数量，有利于提高显示面板的分辨率。
例如，数据信号端Source用于提供数据信号，偏置信号端DVH用于提供偏置信号，像素电路10中的数据写入模块102可通过同一数据线电连接数据信号端Source和偏置信号端DVH。可理解的是，该数据线通过第一选通电路连接数据信号端Source，并通过第二选通电路连接偏置信号端DVH。
在一些实施例中，在设置有选通电路，且像素电路的数据写入模块102用于分时传输数据信号和偏置信号的情况下，请参考图7，在一帧画面的显示时间内，像素电路的工作过程包括数据写入阶段writing，数据写入阶段writing包括数据写入子阶段和第一偏置子阶段。为了便于区分不同行像素电路的子阶段，图7中，数据写入子阶段d(k)和第一偏置子阶段p1(k)对应于第k行像素电路，数据写入子阶段d(k+1)和第一偏置子阶段p1(k+1)对应于第k+1行像素电路，k为大于0的整数。
在数据写入子阶段，像素电路的驱动模块101写入数据信号，在第一偏置子阶段，像素电路的驱动模块101写入偏置信号。
示例性的，像素电路还可包括阈值补偿模块104。阈值补偿模块104可在扫描线S2的控制下导通或关断，数据写入模块102可在扫描线S3的控制下导通或关断。
在数据写入子阶段，像素电路的数据写入模块102和阈值补偿模块104均可导通，数据信号可写入驱动模块101的控制端。在第一偏置子阶段，阈值补偿模块104关断，数据写入模块102导通，偏置信号可写入驱动模块101的驱动晶体管M3的源极或漏极。
在数据写入阶段writing，第一控制信号线mux1、第二控制信号线mux2上的控制信号依次为导通电平。
作为一个示例，如图7所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之后。例如，对于第k行像素电路，其第一偏置子阶段p1(k)在数据写入子阶段d(k)之后。对于第k+1行像素电路，其第一偏置子阶段p1(k+1)在数据写入子阶段d(k+1)之后。
第k行像素电路的第一偏置子阶段p1(k)与第k+1行像素电路的数据写入子阶段d(k+1)在时间上可至少部分交叠。
请结合参考图2、图6和图7，显示面板的工作过程可如下：
首先，在阶段a1的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第k行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第k行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在数据写入子阶段d(k)，第k行像素电路连接的扫描线S2、S3为导通电平，第k行像素电路的数据写入模块102及阈值补偿模块104导通，数据线data1上的数据信号data R写入第k行第一像素电路11的驱动模块101的控制端，数据线data2上的数据信号data G写入第k行第二像素电路12的驱动模块101的控制端。
接着，在阶段a2的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第k+1行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第k+1行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在第一偏置子阶段p1(k)，第k行像素电路连接的扫描线S3为导通电平，第k行像素电路的数据写入模块102导通，数据线data1上的偏置信号写入第k行第一像素电路11的驱动模块101，数据线data2上的偏置信号写入第k行第二像素电路12的驱动模块101。
数据写入子阶段d(k+1)与第一偏置子阶段p1(k)可重叠。
在数据写入子阶段d(k+1)，第k+1行像素电路连接的扫描线S2、S3为导通电平，第k+1行像素电路的数据写入模块102以及阈值补偿模块104导通，数据线data3上的数据信号data B写入第k+1行第三像素电路13的驱动模块101的控制端，数据线data4上的数据信号data G写入第k+1行第二像素电路12的驱动模块101的控制端。
再接着，在阶段a3的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第k+2行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第k+2行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在第一偏置子阶段p1(k+1)，第k+1行像素电路连接的扫描线S3为导通电平，第k+1行像素电路的数据写入模块102导通，数据线data1上的偏置信号写入第k+1行第一像素电路11的驱动模块101，数据线data2上的偏置信号写入第k+1行第二像素电路12的驱动模块101。
以此类推。
图7仅示意出了两行像素电路的时序，可理解的是，第k+1行像素电路的第一偏置子阶段p1(k+1)与第k+2行像素电路的数据写入子阶段d(k+2)在时间上可至少部分交叠。
示例性的，k可以取值为1。
在另一些实施例中，像素电路列电连接的两条数据线包括第一数据线和第二数据线，像素电路可与第一数据线和第二数据线均连接。
请参考图8，像素电路列10a中各个像素电路均电连接第一数据线21和第二数据线22。
本申请实施例中，由于一个像素电路连接不同的数据线，可有利于利用不同的数据线分别向该像素电路传输数据信号和偏置信号，有利于避免同一像素电路所接收的信号之间的干扰，有利于信号传输的准确性。
在一些实施例中，在像素电路连接第一数据线和第二数据线两者的情况下，可用不同的功能模块分别传输数据信号和偏置信号。如图3所示，像素电路10可包括驱动模块101、数据写入模块102和偏置模块103，数据写入模块102用于向驱动模块101传输数据信号，偏置模块103用于向驱动模块101传输偏置信号。
请参考图8和图3，像素电路列10a中奇数行像素电路10的数据写入模块102连接第一数据线21，像素电路列10a中奇数行像素电路10的偏置模块103连接第二数据线22。
像素电路列10a中偶数行像素电路10的数据写入模块102连接第二数据线22，像素电路列10a中偶数行像素电路10的偏置模块103连接第一数据线22。
本申请实施例中，利用数据写入模块102向驱动模块101提供数据信号，利用偏置模块103向驱动模块101提供偏置信号，可方便避免不同信号之间的串扰。另外，同一像素电路的数据写入模块102和偏置模块103连接不同数据线，可进一步有利于避免传输至同一像素电路的数据信号和偏置信号发生串扰。
为了便于区分同一像素电路中数据写入模块及偏置模块与两条数据线的连接关系，图8中，“带箭头”的连接线表示该数据线连接像素电路的数据写入模块102，“带实心点”的连接线表示该数据线连接像素电路的偏置模块103。
例如，以第一像素电路11和第三像素电路13所在列为例，第一像素电路11可位于奇数行，第三像素电路13可位于偶数行。第一像素电路11的数据写入模块102可连接第一数据线21/data1，第一像素电路11的偏置模块103可连接第二数据线22/data3。第三像素电路13的数据写入模块102可连接第二数据线22/data3，第三像素电路13的偏置模块103可连接第一数据线21/data1。
同理，以第二像素电路12所在列为例，奇数行的第二像素电路12的数据写入模块102可连接第一数据线21/data2，奇数行的第二像素电路12的偏置模块103可连接第二数据线22/data4。偶数行的第二像素电路12的数据写入模块102可连接第二数据线22/data4，偶数行的第二像素电路12的偏置模块103可连接第一数据线21/data2。
例如，数据信号端Source用于提供数据信号，偏置信号端DVH用于提供偏置信号，每条数据线可电连接数据信号端Source和偏置信号端DVH。可理解的是，该数据线通过第一选通电路连接数据信号端Source，并通过第二选通电路连接偏置信号端DVH。
在一些实施例中，在像素电路连接第一数据线和第二数据线两者，且像素电路包括数据写入模块102和偏置模块103的情况下，如图9所示，在一帧画面的显示时间内，像素电路的工作过程包括数据写入阶段writing，数据写入阶段writing包括数据写入子阶段和第一偏置子阶段。
为了便于区分不同行像素电路的子阶段，图9中，数据写入子阶段d(m)和第一偏置子阶段p1(m)对应于第m行像素电路，数据写入子阶段d(m+1)和第一偏置子阶段p1(m+1)对应于第m+1行像素电路，数据写入子阶段d(m+2)和第一偏置子阶段p1(m+2)对应于第m+2行像素电路，m为大于0的整数。
在数据写入子阶段，像素电路10的数据写入模块102导通，数据线上的数据信号可写入驱动模块101。
在第一偏置子阶段，像素电路10的偏置模块103可导通，数据线上的偏置信号可写入驱动模块101。
在数据写入阶段writing，第一控制信号线mux1、第二控制信号线mux2上的控制信号依次为导通电平。
作为一个示例，如图9所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之后。例如，对于第m行像素电路，其第一偏置子阶段p1(m)在数据写入子阶段d(m)之后。对于第m+1行像素电路，其第一偏置子阶段p1(m+1)在数据写入子阶段d(m+1)之后。对于第m+2行像素电路，其第一偏置子阶段p1(m+2)在数据写入子阶段d(m+2)之后。
第m行像素电路的第一偏置子阶段与第m+2行像素电路的数据写入子阶段在时间上可至少部分交叠。
请结合参考图8、图3和图9，对于相邻三行像素电路，第一控制信号mux1和第二控制信号线mux2上控制信号的变化过程可包括阶段a1～阶段a6，显示面板的工作过程可如下：
首先，在阶段a1的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第m行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第m行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在数据写入子阶段d(m)，第m行像素电路连接的扫描线S2为导通电平，第m行像素电路的数据写入模块102导通，数据线data1上的数据信号data R写入第m行第一像素电路11的驱动模块101，数据线data2上的数据信号data G写入第m行第二像素电路12的驱动模块101。
接着，在阶段a2的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第m+1行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第m+1行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在数据写入子阶段d(m+1)，第m+1行像素电路连接的扫描线S2为导通电平，第m+1行像素电路的数据写入模块102导通，数据线data3上的数据信号data B写入第m+1行第三像素电路13的驱动模块101，数据线data4上的数据信号data G写入第m+1行第二像素电路12的驱动模块101。
再接着，在阶段a3的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第m+2行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第m+2行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在数据写入子阶段d(m+2)，第m+2行像素电路连接的扫描线S2为导通电平，第m+2行像素电路的数据写入模块102导通，数据线data1上的数据信号data R写入第m+2行第一像素电路11的驱动模块101，数据线data2上的数据信号data G写入第m+2行第二像素电路12的驱动模块101。
数据写入子阶段d(m+2)与第一偏置子阶段p1(m)可重叠。
在第一偏置子阶段p1(m)，第m行像素电路连接的扫描线SP为导通电平，第m行像素电路的偏置模块103导通，数据线data3上的偏置信号写入第m行第一像素电路11的驱动模块101，数据线data4上的偏置信号写入第m行第二像素电路12的驱动模块101。
再接着，在阶段a4的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第m+3行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第m+3行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在第一偏置子阶段p1(m+1)，第m+1行像素电路连接的扫描线SP为导通电平，第m+1行像素电路的偏置模块103导通，数据线data1上的偏置信号写入第m+1行第三像素电路13的驱动模块101，数据线data2上的偏置信号写入第m+1行第二像素电路12的驱动模块101。
再接着，在阶段a5的至少部分时段，第一控制信号线mux1上的信号导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第m+4行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第m+4行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在第一偏置子阶段p1(m+2)，第m+2行像素电路连接的扫描线SP为导通电平，第m+2行像素电路的偏置模块103导通，数据线data3上的偏置信号写入第m+2行第一像素电路11的驱动模块101，数据线data4上的偏置信号写入第m+2行第二像素电路12的驱动模块101。
以此类推。示例性的，m取值为1。
图9仅示意出了三行像素电路的时序，可理解的是，第m+1行像素电路的第一偏置子阶段p1(m+1)与第m+3行像素电路的数据写入子阶段d(m+3)在时间上可至少部分交叠。
作为另一个示例，如图5所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之前。例如，对于第n行像素电路，其第一偏置子阶段p1(n)在数据写入子阶段d(n)之前。对于第n+1行像素电路，其第一偏置子阶段p1(n+1)在数据写入子阶段d(n+1)之前。对于第n+2行像素电路，其第一偏置子阶段p1(n+2)在数据写入子阶段d(n+2)之前。n为大于0的整数。
第n行像素电路的数据写入子阶段与第n+2行像素电路的第一偏置子阶段在时间上至少部分交叠。
请结合参考图8、图3和图10，显示面板的工作过程可如下：
首先，在阶段a1的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第n行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第n行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在第一偏置子阶段p1(n)，第n行像素电路连接的扫描线SP为导通电平，第n行像素电路的偏置模块103导通，数据线data3上的偏置信号写入第n行第一像素电路11的驱动模块101，数据线data4上的偏置信号写入第n行第二像素电路12的驱动模块101。
接着，在阶段a2的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第n+1行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第n+1行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在第一偏置子阶段p1(n+1)，第n+1行像素电路连接的扫描线SP为导通电平，第n+1行像素电路的偏置模块103导通，数据线data1上的偏置信号写入第n+1行第三像素电路13的驱动模块101，数据线data2上的偏置信号写入第n+1行第二像素电路12的驱动模块101。
再接着，在阶段a3的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第n+2行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第n+2行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在第一偏置子阶段p1(n+2)，第n+2行像素电路连接的扫描线SP为导通电平，第n+2行像素电路的偏置模块103导通，数据线data3上的偏置信号写入第n+2行第一像素电路11的驱动模块101，数据线data4上的偏置信号写入第n+2行第二像素电路12的驱动模块101。
数据写入子阶段d(n)与第一偏置子阶段p1(n+2)可重叠。
在数据写入子阶段d(n)，第n行像素电路连接的扫描线S2为导通电平，第n行像素电路的数据写入模块102导通，数据线data1上的数据信号data R写入第n行第一像素电路11的驱动模块101，数据线data2上的数据信号data G写入第n行第二像素电路12的驱动模块101。
再接着，在阶段a4的至少部分时段，第二控制信号线mux2上的信号为导通电平，此时，第二开关T2和第三开关T3同时导通，第一数据信号端Source1给位于第n+3行的像素电路提供的数据信号data B可通过第二开关T2传输至数据线data3，第二数据信号端Source2给位于第n+3行的像素电路提供数据信号data G可通过第二开关T2传输至数据线data4，偏置信号端DVH提供的偏置信号可分别通过第三开关T3传输至数据线data1、data2。
在数据写入子阶段d(n+1)，第n+1行像素电路连接的扫描线S2为导通电平，第n+1行像素电路的数据写入模块102导通，数据线data3上的数据信号data B写入第n+1行第三像素电路13的驱动模块101，数据线data4上的数据信号data G写入第n+1行第二像素电路12的驱动模块101。
再接着，在阶段a5的至少部分时段，第一控制信号线mux1上的信号为导通电平，此时，第一开关T1和第四开关T4同时导通，第一数据信号端Source1给位于第n+4行的像素电路提供的数据信号data R可通过第一开关T1传输至数据线data1，第二数据信号端Source2给位于第n+4行的像素电路提供数据信号data G可通过第一开关T1传输至数据线data2，偏置信号端DVH提供的偏置信号可分别通过第四开关T4传输至数据线data3、data4。
在数据写入子阶段d(n+2)，第n+2行像素电路连接的扫描线S2为导通电平，第n+2行像素电路的数据写入模块102导通，数据线data1上的数据信号data R写入第n+2行第一像素电路11的驱动模块101，数据线data2上的数据信号data G写入第n+2行第二像素电路12的驱动模块101。
以此类推。示例性的，n可以取值为1。
图10仅示意出了三行像素电路的时序，可理解的是，第n+1行像素电路的数据写入子阶段d(n+1)与第n+3行像素电路的第一偏置子阶段p1(n+3)在时间上至少部分交叠。
图9或图10所示的实施例中，可实现利用两条数据线将数据信号和偏置信号传输至驱动模块的目的。
在一些实施例中，数据线可不再通过选通电路连接数据信号端。如图11所示，像素电路列10a连接的两条数据线20包括第一数据线21和第二数据线22。
像素电路列10a中奇数行的像素电路连接第一数据线21，像素电路列10a中偶数行的像素电路连接第二数据线22。
第一数据线21和第二数据线22连接显示面板的不同数据信号端Source，数据信号端Source可用于分时提供数据信号和偏置信号。
本申请实施例中，可无需设置选通电路，有利于实现窄边框。另外，数据信号端Source可用于分时提供数据信号和偏置信号，可减小驱动芯片上信号端口的数量，有利于降低芯片成本。
例如，相邻两个像素电路列10a中，其中一个像素电路列10a可通过第一数据线21连接第一数据信号端Source1，且可通过第二数据线22连接第二数据信号端Source2。另一个像素电路列10a可通过第一数据线21连接第三数据信号端Source3，且可通过第二数据线22连接第四数据信号端Source4。
在一些实施例中，在像素电路连接第一数据线和第二数据线中的一者的情况下，可用不同的功能模块分别传输数据信号和偏置信号。如图3所示，像素电路10可包括驱动模块101、数据写入模块102和偏置模块103，数据写入模块102用于向驱动模块101传输数据信号，偏置模块103用于向驱动模块101传输偏置信号。
请参考图11和图3，在像素电路与第一数据线和第二数据线中的一者连接的情况下，像素电路列10a中奇数行像素电路10的数据写入模块102、偏置模块103可均连接第一数据线21，像素电路列10a中偶数行像素电路10的数据写入模块102、偏置模块103可均连接第二数据线22。
本申请实施例中，在无需设置选通电路的情况下，也可利用数据写入模块102向驱动模块101提供数据信号，利用偏置模块103向驱动模块101提供偏置信号，可方便避免不同信号之间的串扰。另外，同一像素电路的数据写入模块102和偏置模块103连接同一数据线，有利于实现数据线的高效利用。
在一些实施例中，在无需设置选通电路，像素电路连接第一数据线和第二数据线中的一者，且像素电路包括数据写入模块102和偏置模块103的情况下，请参考图12，在一帧画面的显示时间内，像素电路的工作过程可包括数据写入阶段writing，数据写入阶段writing可包括数据写入子阶段和第一偏置子阶段。
在数据写入子阶段，像素电路10的数据写入模块102导通，数据线上的数据信号可写入驱动模块101。
在第一偏置子阶段，像素电路10的偏置模块103可导通，数据线上的偏置信号可写入驱动模块101。
作为一个示例，如图12所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之后。
作为另一个示例，如图13所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之前。
图12与图4的相同之处、以及图13与图5的相同之处不再赘述，不同之处在于，图12和图13中数据信号和偏置信号均由数据信号端提供。
其中：
在阶段a1，第一数据信号端Source1提供数据信号data R，第二数据信号端Source2提供数据信号data G，第三数据信号端Source3和第四数据信号端Source4均提供偏置信号DVH。
在阶段a2，第一数据信号端Source1和第二数据信号端Source2均提供偏置信号DVH，第三数据信号端Source3提供数据信号data B，第四数据信号端Source4提供偏置信号DVH。
在阶段a3，各个数据信号端提供的信号与阶段a1相同。
在阶段a4，各个数据信号端提供的信号与阶段a2相同。
在一些实施例中，在无需设置选通电路的情况下，也可用同一功能模块分时传输数据信号和偏置信号。如图6所示，像素电路10可包括驱动模块101和数据写入模块102。数据写入模块102用于向驱动模块101分时传输数据信号和偏置信号。
请参考图11和图6，在像素电路与第一数据线和第二数据线中的一者连接的情况下，像素电路列101a中奇数行像素电路10的数据写入模块102可连接第一数据线21，像素电路列10a中偶数行像素电路10的数据写入模块102可连接第二数据线22。
本申请实施例中，在无需设置选通电路的情况下，利用数据写入模块102向驱动模块101分时传输数据信号和偏置信号，可减小像素电路中功能模块的数量，有利于提高显示面板的分辨率。
在一些实施例中，在设置有选通电路，且像素电路的数据写入模块102用于分时传输数据信号和偏置信号的情况下，请参考图14，在一帧画面的显示时间内，像素电路的工作过程包括数据写入阶段writing，数据写入阶段writing包括数据写入子阶段和第一偏置子阶段。
在数据写入子阶段，像素电路的驱动模块101写入数据信号，在第一偏置子阶段，像素电路的驱动模块101写入偏置信号。
示例性的，像素电路还可包括阈值补偿模块104。阈值补偿模块104可在扫描线S2的控制下导通或关断，数据写入模块102可在扫描线S3的控制下导通或关断。
在数据写入子阶段，像素电路的数据写入模块102和阈值补偿模块104均可导通，数据信号可写入驱动模块101的控制端。在第一偏置子阶段，阈值补偿模块104关断，数据写入模块102导通，偏置信号可写入驱动模块101的驱动晶体管M3的源极或漏极。
作为一个示例，如图14所示，对于同一行像素电路来说，第一偏置子阶段可在数据写入子阶段之后。例如，对于第k行像素电路，其第一偏置子阶段p1(k)在数据写入子阶段d(k)之后。对于第k+1行像素电路，其第一偏置子阶段p1(k+1)在数据写入子阶段d(k+1)之后。
第k行像素电路的第一偏置子阶段p1(k)与第k+1行像素电路的数据写入子阶段d(k+1)在时间上可至少部分交叠。
图14与图7的相同之处不再赘述，不同之处在于，图14中数据信号和偏置信号均由数据信号端提供。其中：
在阶段a1，第一数据信号端Source1提供数据信号data R，第二数据信号端Source2提供数据信号data G，第三数据信号端Source3和第四数据信号端Source4均提供偏置信号DVH。
在阶段a2，第一数据信号端Source1和第二数据信号端Source2均提供偏置信号DVH，第三数据信号端Source3提供数据信号data B，第四数据信号端Source4提供偏置信号DVH。
在阶段a3，各个数据信号端提供的信号与阶段a1相同。
在阶段a4，各个数据信号端提供的信号与阶段a2相同。
在一些实施例中，本申请实施例提供的显示面板也可支持低刷新频率的工作模式。如图15所示，像素电路的工作过程还可包括保持阶段holding。数据信号可在数据写入阶段writing写入驱动模块的控制端，在保持阶段holding，数据信号可不再写入驱动模块的控制端。在保持阶段holding，驱动模块的控制端的电位可维持其在数据写入阶段writing的电位。
保持阶段holding可包括至少一个第二偏置子阶段，在第二偏置子阶段，像素电路的驱动模块101写入偏置信号，数据线20连接的数据信号端Source为悬空状态(floating)或者用于提供偏置信号。
为了便于区分不同行像素电路的子阶段，图15中，第二偏置子阶段p2(i)对应于第i行像素电路，第二偏置子阶段p2(i+1)对应于第i+1行像素电路。
本申请实施例中，可使得数据线在保持阶段保持偏置信号，可防止短路。
例如，显示面板既包括数据信号端，又包括偏置信号端的情况下，在数据写入阶段writing，数据信号端用于提供数据信号，偏置信号端用于提供偏置信号。在保持阶段holding，数据信号端可为悬空状态(floating)或者用于提供偏置信号。
又例如，在显示面板的数据信号端用于分时提供数据信号和偏置信号的情况下，在数据写入阶段writing，数据信号端可分时提供数据信号和偏置信号，在保持阶段holding，数据信号端可持续提供偏置信号。
需要说明的是，图15中以显示面板包括选通电路，像素电路包括数据写入模块和偏置模块，扫描线S2控制数据写入模块，扫描线SP控制偏置模块，且第一子偏置阶段在数据写入子阶段之后为例，这并不用于限定本申请。可理解的是，显示面板在未设置选通电路，或者像素电路的数据写入模块分时传输数据信号和偏置信号的情况下，像素电路的工作过程也可包括保持阶段holding，保持阶段holding可包括至少一个第二偏置子阶段。
需要说明的是，在图2和图11所示的示例中，以数据线data1连接第一像素电路11，数据线data3连接第三像素电路13为例，这并不用于限定本申请。例如在其它示例中，数据线data1可连接第三像素电路13，数据线data3连接第一像素电路11。
在图8所示的示例中，以数据线data1连接第一像素电路11的数据写入模块，且数据线data1连接第三像素电路13的偏置模块，数据线data3连接第三像素电路13的数据写入模块，且数据线data3连接第一像素电路11的偏置模块为例，这也并不用于限定本申请。例如，例如在其它示例中，数据线data1可连接第三像素电路13的数据写入模块，且数据线data1连接第一像素电路11的偏置模块，数据线data3连接第一像素电路11的数据写入模块，且数据线data3连接第三像素电路13的偏置模块。
示例性的，如图16所示，显示面板可包括显示区AA和至少部分围绕显示区AA的非显示区。非显示区可包括在列方向Y上相对的第一非显示区NA1和第二非显示区NA2，第一非显示区NA1和第二非显示区NA2间隔显示区AA。第一非显示区NA1包括绑定区BA，绑定区BA可用于绑定驱动芯片。
如上文介绍的，显示面板包括第一选通电路31和第二选通电路32。
作为一个示例，第一选通电路31和第二选通电路32可设置在第一非显示区NA1。
作为另一个示例，第一选通电路31和第二选通电路32中的一者可位于第一非显示区NA1，另一者可位于第二非显示区NA2。例如，第一选通电路31可位于第一非显示区NA1，第二选通电路32可位于第二非显示区NA2。
示例性的，如图3或者图6所示，像素电路10与发光元件40连接。发光元件40可以是有机发光二极管(Organic Light Emitting Diode，OLED)。
示例性的，像素电路10还可包括阈值补偿模块104、第一复位模块105、发光控制模块106、第二复位模块107以及存储电容Cst。
发光控制模块106可包括晶体管M1及晶体管M6，数据写入模块102可包括晶体管M2，驱动模块101包括晶体管M3，阈值补偿模块104包括晶体管M4，第一复位模块105包括晶体管M5，第二复位模块107包括晶体管M7。在像素电路包括偏置模块103的情况下，偏置模块103可包括晶体管M8。另外，图7中，Vref1表示第一复位信号，Vref2表示第二复位信号，Emit表示发光控制信号，PVDD表示正电源信号，PVEE表示负电源信号。第一复位信号Vref1可用于复位驱动晶体管M3的栅极，第二复位信号Vref2可用于复位发光元件40的阳极。发光控制信号Emit可用于控制像素电路进入发光阶段。像素电路中各元件的连接关系参见图3或图6，这里不再赘述。
需要说明的是，本申请实施例提供的各个时序图中，并未示出扫描线S1上的信号，可理解的是，对于同一行像素电路来说，发光控制信号Emit的截止电平时长应覆盖扫描线S1的导通电平的时长。示例性的，以图3为例，扫描线S1的导通电平可在扫描线S2的导通电平之前，对于同一行像素电路来说，在数据写入阶段，发光控制信号Emit的截止电平时长应覆盖扫描线S1的导通电平的时长、扫描线S2的导通电平的时长以及扫描线SP的导通电平的时长。
基于相同的发明构思，本申请还提供了一种显示装置，包括本申请提供的显示面板。请参考图17，图17是本申请实施例提供的一种显示装置的结构示意图。图17提供的显示装置1000包括本申请上述任一实施例提供的显示面板100。图17实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。
依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (20)

1.一种显示面板，其特征在于，包括多个像素电路列，一个所述像素电路列电连接两条数据线，一条所述数据线向所述像素电路列中的像素电路分时传输数据信号和偏置信号。
2.根据权利要求1所述的显示面板，其特征在于，相邻两个所述像素电路列通过所述数据线连接不同的数据信号端，所述数据信号端用于提供所述数据信号。
3.根据权利要求1所述的显示面板，其特征在于，所述像素电路列连接的两条数据线包括第一数据线和第二数据线，所述数据信号和所述偏置信号为不同的信号类型；
在同一时段，同一个所述像素电路列连接的第一数据线和第二数据线传输的信号类型不同，相邻两个所述像素电路列连接的第一数据线传输的信号类型相同，相邻两个所述像素电路列连接的第二数据线传输的信号类型相同。
4.根据权利要求1所述的显示面板，其特征在于，所述显示面板还包括第一选通电路和第二选通电路，所述像素电路列连接的两条数据线通过所述第一选通电路连接数据信号端，且所述像素电路列连接的两条数据线通过所述第二选通电路连接偏置信号端，所述第一选通电路用于分时将所述数据信号端提供的所述数据信号传输至所述数据线，所述第二选通电路用于分时将所述偏置信号端提供的所述偏置信号传输至所述数据线。
5.根据权利要求4所述的显示面板，其特征在于，所述像素电路列连接的两条数据线包括第一数据线和第二数据线；
所述第一选通电路包括第一开关和第二开关，所述第一开关的第一端、所述第二开关的第一端均连接所述数据信号端，所述第一开关的第二端连接所述第一数据线，所述第二开关的第二端连接所述第二数据线；
所述第二选通电路包括第三开关和第四开关，所述第三开关的第一端、所述第四开关的第一端均连接所述偏置信号端，所述第三开关的第二端连接所述第一数据线，所述第四开关的第二端连接所述第二数据线；
所述第一开关和所述第四开关在第一控制信号线的控制下同时导通或关断，所述第二开关和所述第三开关在第二控制信号线的控制下同时导通或关断；
所述第一开关和所述第二开关分别在所述第一控制信号线、所述第二控制信号线的控制下，依次导通或者关断。
6.根据权利要求5所述的显示面板，其特征在于，
所述像素电路列中奇数行的像素电路连接所述第一数据线，所述像素电路列中偶数行的像素电路连接所述第二数据线。
7.根据权利要求6所述的显示面板，其特征在于，所述像素电路包括驱动模块、数据写入模块和偏置模块，所述数据写入模块用于向所述驱动模块传输所述数据信号，所述偏置模块用于向所述驱动模块传输所述偏置信号；
所述像素电路列中奇数行所述像素电路的所述数据写入模块、所述偏置模块均连接所述第一数据线，所述像素电路列中偶数行所述像素电路的所述数据写入模块、所述偏置模块均连接所述第二数据线。
8.根据权利要求7所述的显示面板，其特征在于，在一帧画面的显示时间内，所述像素电路的工作过程包括数据写入阶段，所述数据写入阶段包括数据写入子阶段和第一偏置子阶段，在所述数据写入子阶段，所述像素电路的驱动模块写入所述数据信号，在所述第一偏置子阶段，所述像素电路的所述驱动模块写入所述偏置信号；
在所述数据写入阶段，所述第一控制信号线、所述第二控制信号线上的控制信号依次为导通电平；
其中，所述第一偏置子阶段在所述数据写入子阶段之后，第i行所述像素电路的所述第一偏置子阶段与第i+1行所述像素电路的所述数据写入子阶段在时间上至少部分交叠；
或者，所述第一偏置子阶段在所述数据写入子阶段之前，第j行所述像素电路的所述数据写入子阶段与第j+1行所述像素电路的所述第一偏置子阶段在时间上至少部分交叠；
i、j均为大于0的整数。
9.根据权利要求6所述的显示面板，其特征在于，所述像素电路包括驱动模块、数据写入模块，所述数据写入模块用于向所述驱动模块分时传输所述数据信号和所述偏置信号；
所述像素电路列中奇数行所述像素电路的所述数据写入模块连接所述第一数据线，所述像素电路列中偶数行所述像素电路的所述数据写入模块连接所述第二数据线。
10.根据权利要求9所述的显示面板，其特征在于，在一帧画面的显示时间内，所述像素电路的工作过程包括数据写入阶段，所述数据写入阶段包括数据写入子阶段和第一偏置子阶段，在所述数据写入子阶段，所述像素电路的驱动模块写入所述数据信号，在所述第一偏置子阶段，所述像素电路的所述驱动模块写入所述偏置信号；
在所述数据写入阶段，所述第一控制信号线、所述第二控制信号线上的控制信号依次为导通电平；
其中，所述第一偏置子阶段在所述数据写入子阶段之后，第k行所述像素电路的所述第一偏置子阶段与第k+1行所述像素电路的所述数据写入子阶段在时间上至少部分交叠；
k为大于0的整数。
11.根据权利要求5所述的显示面板，其特征在于，所述像素电路列电连接的两条数据线包括第一数据线和第二数据线；
所述像素电路列中各个像素电路均电连接所述第一数据线和所述第二数据线。
12.根据权利要求11所述的显示面板，其特征在于，所述像素电路包括驱动模块、数据写入模块和偏置模块，所述数据写入模块用于向所述驱动模块传输所述数据信号，所述偏置模块用于向所述驱动模块传输所述偏置信号；
所述像素电路列中奇数行所述像素电路的所述数据写入模块连接所述第一数据线，所述像素电路列中奇数行所述像素电路的所述偏置模块连接所述第二数据线；
所述像素电路列中偶数行所述像素电路的所述数据写入模块连接所述第二数据线，所述像素电路列中偶数行所述像素电路的所述偏置模块连接所述第一数据线。
13.根据权利要求12所述的显示面板，其特征在于，在一帧画面的显示时间内，所述像素电路的工作过程包括数据写入阶段，所述数据写入阶段包括数据写入子阶段和第一偏置子阶段，在所述数据写入子阶段，所述像素电路的驱动模块写入所述数据信号，在所述第一偏置子阶段，所述像素电路的所述驱动模块写入所述偏置信号；
在所述数据写入阶段，所述第一控制信号线、所述第二控制信号线上的控制信号依次为导通电平；
其中，所述第一偏置子阶段在所述数据写入子阶段之后，第m行所述像素电路的所述第一偏置子阶段与第m+2行所述像素电路的所述数据写入子阶段在时间上至少部分交叠；
或者，所述第一偏置子阶段在所述数据写入子阶段之前，第n行所述像素电路的所述数据写入子阶段与第n+2行所述像素电路的所述第一偏置子阶段在时间上至少部分交叠；
m、n均为大于0的整数。
14.根据权利要求1所述的显示面板，其特征在于，所述像素电路列连接的两条数据线包括第一数据线和第二数据线；
所述像素电路列中奇数行的像素电路连接所述第一数据线，所述像素电路列中偶数行的像素电路连接所述第二数据线；
所述第一数据线和所述第二数据线连接所述显示面板的不同数据信号端，所述数据信号端用于分时提供所述数据信号和所述偏置信号。
15.根据权利要求14所述的显示面板，其特征在于，所述像素电路包括驱动模块、数据写入模块和偏置模块，所述数据写入模块用于向所述驱动模块传输所述数据信号，所述偏置模块用于向所述驱动模块传输所述偏置信号；
所述像素电路列中奇数行所述像素电路的所述数据写入模块、所述偏置模块均连接所述第一数据线，所述像素电路列中偶数行所述像素电路的所述数据写入模块、所述偏置模块均连接所述第二数据线。
16.根据权利要求15所述的显示面板，其特征在于，在一帧画面的显示时间内，所述像素电路的工作过程包括数据写入阶段，所述数据写入阶段包括数据写入子阶段和第一偏置子阶段，在所述数据写入子阶段，所述像素电路的驱动模块写入所述数据信号，在所述第一偏置子阶段，所述像素电路的所述驱动模块写入所述偏置信号；
其中，所述第一偏置子阶段在所述数据写入子阶段之后，第i行所述像素电路的所述第一偏置子阶段与第i+1行所述像素电路的所述数据写入子阶段在时间上至少部分交叠；
或者，所述第一偏置子阶段在所述数据写入子阶段之前，第j行所述像素电路的所述数据写入子阶段与第j+1行所述像素电路的所述第一偏置子阶段在时间上至少部分交叠；
i、j均为大于0的整数。
17.根据权利要求14所述的显示面板，其特征在于，所述像素电路包括驱动模块、数据写入模块，所述数据写入模块用于向所述驱动模块分时传输所述数据信号和所述偏置信号；
所述像素电路列中奇数行所述像素电路的所述数据写入模块连接所述第一数据线，所述像素电路列中偶数行所述像素电路的所述数据写入模块连接所述第二数据线。
18.根据权利要求17所述的显示面板，其特征在于，在一帧画面的显示时间内，所述像素电路的工作过程包括数据写入阶段，所述数据写入阶段包括数据写入子阶段和第一偏置子阶段，在所述数据写入子阶段，所述像素电路的驱动模块写入所述数据信号，在所述第一偏置子阶段，所述像素电路的所述驱动模块写入所述偏置信号；
其中，所述第一偏置子阶段在所述数据写入子阶段之后，第k行所述像素电路的所述第一偏置子阶段与第k+1行所述像素电路的所述数据写入子阶段在时间上至少部分交叠；
k为大于0的整数。
19.根据权利要求1所述的显示面板，其特征在于，所述像素电路列的像素电路的工作过程还包括保持阶段，所述保持阶段包括至少一个第二偏置子阶段，在所述第二偏置子阶段，所述像素电路的所述驱动模块写入所述偏置信号，所述数据线连接的数据信号端为悬空状态或者用于提供所述偏置信号。
20.一种显示装置，包括根据权利要求1至19任一项所述的显示面板。
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