CN116633358B - 高速高线性数模转换器编码方法、系统、终端及介质 - Google Patents

高速高线性数模转换器编码方法、系统、终端及介质 Download PDF

Info

Publication number
CN116633358B
CN116633358B CN202310913678.8A CN202310913678A CN116633358B CN 116633358 B CN116633358 B CN 116633358B CN 202310913678 A CN202310913678 A CN 202310913678A CN 116633358 B CN116633358 B CN 116633358B
Authority
CN
China
Prior art keywords
value
output value
input
analog converter
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310913678.8A
Other languages
English (en)
Other versions
CN116633358A (zh
Inventor
郁发新
刘家瑞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang University ZJU
Original Assignee
Zhejiang University ZJU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang University ZJU filed Critical Zhejiang University ZJU
Priority to CN202310913678.8A priority Critical patent/CN116633358B/zh
Publication of CN116633358A publication Critical patent/CN116633358A/zh
Application granted granted Critical
Publication of CN116633358B publication Critical patent/CN116633358B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/02—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word
    • H03M7/04—Conversion to or from weighted codes, i.e. the weight given to a digit depending on the position of the digit within the block or code word the radix thereof being two
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请提供高速高线性数模转换器编码方法、系统、终端及介质，本发明通过更新电流权重、设计查找表和编码器的方式，能够有效降低数模转换器中最大码元和最小码元的最大权重比，因此不再要求电路和版图设计中实现一个大模块和一个小模块的匹配，也不会影响数模转换器的线性性能。

Description

高速高线性数模转换器编码方法、系统、终端及介质
技术领域
本申请涉及数模转换器编码技术领域，特别是涉及高速高线性数模转换器编码方法、系统、终端及介质。
背景技术
当前高速高线性数模转换器一般采用分段式电流舵型结构，高位（MSB）采用温度计码，低位（LSB）采用二进制码。
例如一个12位的电流舵型DAC，可分为4+8两段式结构，4位MSB采用温度计码，8位LSB为二进制码。8位LSB的每一位的权重分别为：128、64、32、16、8、4、2、1；4位MSB转换为15位温度计码后，每个温度计码对应的权重都为256。因此，在这个例子中，最大的码元与最小的码元代表的权重比值为256:1（本文称为最大权重比），这就要求电路和版图设计中需要实现一个大模块和一个小模块的匹配，否则将影响DAC的线性性能，而这是一件很困难的事。
发明内容
鉴于以上所述现有技术的缺点，本申请的目的在于提供高速高线性数模转换器编码方法、系统、终端及介质，用于解决高速高线性数模转换器做大码元与最小码元的权重比值大导致电路和版图设计中很难满足一个大模块和一个小模块匹配的技术问题。
为实现上述目的及其他相关目的，本申请的第一方面提供一种高速高线性数模转换器编码方法，包括：获取数模转换器的输出值变量、输入值变量及原电流权重，以构建所述输出值变量、输入值变量及原电流权重之间的第一关系式；所述数模转换器包括用温度计码表征的多个高有效位以及用二进制码表征的多个低有效位；按照预设规则对所述多个低有效位中从最低位起的若干位低有效位设置间隔更小的电流权重以得到新电流权重，并构建所述输出值变量、输入值变量及新电流权重之间的第二关系式；对于所述数模转换器的所有低有效位可能的输入，计算对应的基于所述原电流权重得到的第一输出值变量集合和基于所述新电流权重得到的第二输出值变量集合；取所述第一输出值变量集合和第二输出值变量集合的交集，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表；基于所述查找表设计编码器，以供将所述编码器的输出值作为所述数模转换器的输入值；其中，若编码器的输入值落于所述查找表内，则按照所述查找表找到对应数值作为输出值，否则按照预设规则计算得到对应数值作为输出值。
于本申请的第一方面的一些实施例中，所述按照预设规则对所述若干低有效位设置间隔更小的电流权重的方式具体包括如下：令多个低有效位中从最低位起的M位低有效位更新电流权重，对电流权重的M位低有效位L[M-1:0]进行编码，从L[0]至L[M-1]设定如下一一对应的电流权重值：2M-1、2M-1+20、2M-1+21、…、2M-1+2M-2，以生成所述新电流权重。
于本申请的第一方面的一些实施例中，在分段式数模转换器中，M≤N-1；N表示分段式数模转换器中基于二进制码的低有效位的位数；M表示进行电流权重更新的低有效位的位数。
于本申请的第一方面的一些实施例中，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表，其构建过程包括：令该交集中的元素按数值从大到小排序，确定下限值和上限值以根据所述下限值和上限值从所述交集中截取子集；根据所截取的子集，计算子集中各输出值所对应的第一输入码值和第二输入码值据以构建得到所述查找表；所述查找表中的第一输入码值，其值与交集中各元素的数值相同。
于本申请的第一方面的一些实施例中，所述下限值和上限值的确定方式包括：令所述第一输出值变量集合为Y，令所述第二输出值变量集合为Y'，令所述第三输出值变量集合为Y''；将第三输出值变量集合Y''的数值从大到小排序，从大到小连续数值中的最小值y''min为下限值，计算最大值y''max=y''min+2M-1，并以最大值y''max为上限值。
于本申请的第一方面的一些实施例中，所述计算子集中各输出值所对应的第一输入码值和第二输入码值，其包括：按照所述子集中各元素的数值并分别基于所述第一关系式和第二关系式的逆函数计算得到第一输入码值和第二输入码值。
于本申请的第一方面的一些实施例中，若编码器的输入值未落于所述查找表内，所述编码器按照预设规则计算得到对应数值作为输出值，其计算方式包括：若所述编码器的输入值未落于查找表中第一输入码值的范围内且小于最小的第一输入码值，则编码器以最小的第一输入码值所对应的第二输入码值作为输出值进行输出；若所述编码器的输入值未落于查找表中第一输入码值的范围内且大于最大的第一输入码值，则编码器按照下式计算得到对应的输出值进行输出：；
其中，符号“%”表示求余数运算，符号“//”表示整除运算，map表示查找表，map(i)_x2表示第对的第二输入码值，f1R表示第一关系式的逆函数，y''min表示下限值，y''max表示上限值。
为实现上述目的及其他相关目的，本申请的第二方面提供一种高速高线性数模转换器编码系统，包括：权重获取模块，用于获取数模转换器的输出值变量、输入值变量及原电流权重，以构建所述输出值变量、输入值变量及原电流权重之间的第一关系式；所述数模转换器包括用温度计码表征的多个高有效位以及用二进制码表征的多个低有效位；权重更新模块，用于按照预设规则对所述多个低有效位中从最低位起的若干位低有效位设置间隔更小的电流权重以得到新电流权重，并构建所述输出值变量、输入值变量及新电流权重之间的第二关系式；查找表构建模块，用于对于所述数模转换器的所有低有效位可能的输入，计算对应的基于所述原电流权重得到的第一输出值变量集合和基于所述新电流权重得到的第二输出值变量集合；取所述第一输出值变量集合和第二输出值变量集合的交集，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表；编码器设计模块，用于基于所述查找表设计编码器，以供将所述编码器的输出值作为所述数模转换器的输入值；其中，若编码器的输入值落于所述查找表内，则按照所述查找表找到对应数值作为输出值，否则按照预设规则计算得到对应数值作为输出值。
为实现上述目的及其他相关目的，本申请的第三方面提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现所述高速高线性数模转换器编码方法。
为实现上述目的及其他相关目的，本申请的第四方面提供一种电子终端，包括：处理器及存储器；所述存储器用于存储计算机程序，所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行所述高速高线性数模转换器编码方法。
如上所述，本申请的高速高线性数模转换器编码方法、系统、终端及介质，具有以下有益效果：本发明通过更新电流权重、设计查找表和编码器的方式，能够有效降低数模转换器中最大码元和最小码元的最大权重比，因此不再要求电路和版图设计中实现一个大模块和一个小模块的匹配，也不会影响数模转换器的线性性能。
附图说明
图1显示为本申请一实施例中的一种高速高线性数模转换器编码方法的流程示意图。
图2显示为本申请一实施例中编码器与DAC整体框架的示意图。
图3显示为本申请一实施例中编码器输入值遍历0~255所对应的值的示意图。
图4显示为本申请一实施例中加上MSB后DAC整体的输入输出码值如图。
图5显示为本申请一实施例中改变截距后的输入输出码值的第一种示意图。
图6显示为本申请一实施例中改变截距后的输入输出码值的第二种示意图。
图7显示为本申请一实施例中的一种高速高线性数模转换器编码系统的结构示意图。
图8显示为本申请一实施例中电子终端的结构示意图。
图9显示为本申请一实施例中查找表的示意图。
具体实施方式
以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，在下述描述中，参考附图，附图描述了本申请的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本申请的精神和范围的情况下进行机械组成、结构、电气以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本申请的实施例的范围仅由公布的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本申请。空间相关的术语，例如“上”、“下”、“左”、“右”、“下面”、“下方”、“下部”、“上方”、“上部”等，可在文中使用以便于说明图中所示的一个元件或特征与另一元件或特征的关系。
在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”、“固持”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、操作、元件、组件、项目、种类、和/或组，但不排除一个或多个其他特征、操作、元件、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“A、B或C”或者“A、B和/或C”意味着“以下任一个：A；B；C；A和B；A和C；B和C；A、B和C”。仅当元件、功能或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。
为解决上述背景技术中的问题，本发明提供高速高线性数模转换器编码方法、系统、终端及介质，可大幅降低最大权重比，从而减小高速高线性DAC电路及版图的设计难度，改善其匹配性能。为了使本发明的目的、技术方案及优点更加清楚明白，通过下述实施例并结合附图，对本发明实施例中的技术方案的进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定发明。
在对本发明进行进一步详细说明之前，对本发明实施例中涉及的名词和术语进行说明，本发明实施例中涉及的名词和术语适用于如下的解释。
<1> 数模转换器（DAC）：是一种把数字信号转变为模拟信号的器件。数模转换器由4个部分组成，即电阻网络、运算放大器、基准电源和模拟开关。
<2>MSB(Most Significant Bit)：高有效位；MSB代表一个n位二进制数字中的(n-1)位，具有最高的权值2^(n-1)。对于有符号的二进制数，负数采用反码或补码形式，此时MSB用来表示符号，MSB为1表示负数，0表示正数。
<3>LSB(Least Significant Bit)：低有效位；LSB代表二进制中最小的单位，用来指示数字很小的变化。
本发明实施例提供高速高线性数模转换器编码方法、高速高线性数模转换器编码方法的系统、以及存储用于实现高速高线性数模转换器编码方法的可执行程序的存储介质。就高速高线性数模转换器编码方法的实施而言，本发明实施例将对高速高线性数模转换器编码的示例性实施场景进行说明。
如图1所示，展示了本发明实施例中的一种高速高线性数模转换器编码方法的流程示意图。本实施例中的高速高线性数模转换器编码方法主要包括如下各步骤：
步骤S11：获取数模转换器的输出值变量、输入值变量及原电流权重，以构建所述输出值变量、输入值变量及原电流权重之间的第一关系式；所述数模转换器包括用温度计码表征的多个高有效位以及用二进制码表征的多个低有效位。
具体而言，定义DAC（下文为便于描述将数模转换器简称为DAC）的输出值变量为y，所有输出值变量y的集合为Y；DAC的二进制输入码值变量为x，所有输入码值的集合X；电流权重为L，相互的第一关系式f1为：
Y=x*L；公式(1)
以四位DAC为例，假设输入x=[8,4,2,1]，则输出y=0*8+0*4+1*2+1*1=3。
步骤S12：按照预设规则对所述多个低有效位中从最低位起的若干位低有效位设置间隔更小的电流权重以得到新电流权重，并构建所述输出值变量、输入值变量及新电流权重之间的第二关系式。
在一些示例中，所述按照预设规则对所述若干低有效位设置间隔更小的电流权重的方式具体包括如下：令多个低有效位中从最低位起的M位低有效位更新电流权重，对电流权重的M位低有效位L[M-1:0]进行编码，从L[0]至L[M-1]设定如下一一对应的电流权重值：2M-1、2M-1+20、2M-1+21、…、2M-1+2M-2，以生成所述新电流权重。
具体而言，对电流权重的低M位LSB（即L[M-1:0]）进行编码，从L[0]至L[M-1]，设计一组一一对应的电流权重值为2M-1、2M-1+20、2M-1+21、…、2M-1+2M-2，并取代原来的电流权重，新的电流权重定义为L’，以新的电流权重得到的输出定义为y’，所有y’的集合为Y’，相互的第二关系式f2为：
Y’=x*L’；公式(2)
以四位DAC为例，假设M=3，原有电流权重L=[8,4,2,1]，编码后为L’=[8,6,5,4]。
值得说明的是，在分段式DAC中，上述M≤N-1，其中N为DAC 二进制码LSB的位数，例如12bit 、4+8的分段式DAC中，M的最大值为7；12bit、6+6的分段式DAC中，M的最大值为5。
步骤S13：对于所述数模转换器的所有低有效位可能的输入，计算对应的基于所述原电流权重得到的第一输出值变量集合和基于所述新电流权重得到的第二输出值变量集合；取所述第一输出值变量集合和第二输出值变量集合的交集，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表。
于本发明实施例中，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表，其构建过程包括：令该交集中的元素按数值从大到小排序，确定下限值和上限值以根据所述下限值和上限值从所述交集中截取子集；根据所截取的子集，计算子集中各输出值所对应的第一输入码值和第二输入码值据以构建得到所述查找表。
进一步地，所述下限值和上限值的确定方式包括：令所述第一输出值变量集合为Y，令所述第二输出值变量集合为Y’，令所述第三输出值变量集合为Y’’；将第三输出值变量集合Y’’的数值从大到小排序，从大到小连续数值中的最小值y’’min为下限值，计算最大值y’’max=y’’min+2M-1，并以最大值y’’max为上限值。
于本发明实施例中，所述计算子集中各输出值所对应的第一输入码值和第二输入码值，其计算方式包括：按照所述子集中各元素的数值并分别基于所述第一关系式和第二关系式的逆函数计算得到第一输入码值和第二输入码值。
具体而言，在设计查找表的过程中，对于DAC的所有低有效位LSB可能的输入，计算第一输出值变量集合Y，第二输出值变量集合Y’，取两个集合的交集为第三输出值变量集合Y’’，然后缩小集合Y’’的范围，集合Y’’的数值从大到小排序，最小值为从大到小连续数值的下限，记为y’’min，最大值为y’’max=y’’min+2M-1，其余元素丢弃。然后找到集合Y’’中每个元素y’’，找到集合Y和集合Y’中相同元素对应的输入，分别计为第一输入码值x1和第二输入码值x2，则查找表为x1<->x2，即：
y=f1(x1), x1∈[0,2N-1]，所有y形成集合Y；
y’=f2(x2), x2∈[0,2N-1]，所有y’形成集合Y’；
其中，N为LSB的所有位数；对于集合Y’’中的每一个元素y’’，x1=f1R(y’’), x2=f2R(y’’)，形成查找表x1<->x2，其中，f1R是第一关系式f1的逆函数，f2R为第二关系式的逆函数。将查找表记为map，map(i)_x1表示第i对的x1，map(i)_x2表示第i对的x2。
步骤S14：基于所述查找表设计编码器，以供将所述编码器的输出值作为所述数模转换器的输入值；其中，若编码器的输入值落于所述查找表内，则按照所述查找表找到对应数值作为输出值，否则按照预设规则计算得到对应数值作为输出值。
于本发明实施例中，若编码器的输入值未落于所述查找表内，所述编码器按照预设规则计算得到对应数值作为输出值，其计算方式包括如下：
若所述编码器的输入值未落于查找表中第一输入码值的范围内且小于最小的第一输入码值，则编码器以最小的第一输入码值所对应的第二输入码值作为输出值进行输出；
若所述编码器的输入值未落于查找表中第一输入码值的范围内且大于最大的第一输入码值，则编码器按照预设的计算公式计算得到对应的输出值进行输出。
为便于本领域技术人员理解，结合图2所展示的编码器与DAC整体框架图来进行说明。编码器的输入值为x，输出值为xout，输出值xout为DAC的输入值，DAC根据该输入值输出对应的y值。
具体而言，若编码器的输入值x落于查找表中第一输入码值的范围内，则编码器通过查找表找到对应的第二输入码值作为输出值xout输出。若编码器的输入值x未落于查找表中第一输入码值的范围内且小于最小的第一输入码值，则编码器以所述最小的第一输入码值所对应的第二输入码值作为输出值xout输出。若编码器的输入值x未落于查找表中第一输入码值的范围内且大于最大的第一输入码值，则编码器按照下式计算得到对应的输出值xout并输出：
；公式(3)
其中，符号“%”为求余数运算，符号“//”为整除运算，map表示查找表，map(i)_x2表示第i对的第二输入码值，f1R表示第一关系式的逆函数，y’’min表示下限值，y’’max表示上限值。
为便于本领域技术人员理解，下文以实际案例进行说明，以进一步详尽阐释本发明实施例的技术方案内容。
本案例中采用12bit分段式电流舵DAC，4位MSB采用温度计码，8位LSB采用二进制码，假设LSB的低5bit用上述编码法进行编码，具体如下：
（1）8bit LSB的原电流权重为L=[128,64,32,16,8,4,2,1]，从L[0]至L[M-1]设定如下一一对应的电流权重值：2M-1、2M-1+20、2M-1+21、…、2M-1+2M-2，M=5，因此得到新电流权重L’=[128,64,32,24,20,18,17,16]；
（2）设计查找表时刻计算得到，y’’min=64，y’’max=y’’min+2M-1= y’’min+25-1=95；对应的查表如图9所示；
（3）设计编码器，对于任意一个输入x∈[0,255]：
当x≤64时，编码器的输出xout=64；
当x∈[64,95]时，按查找表输出，例如x=81时，编码器输出xout=66；
当x>95时，按照上文中的公式(3)进行计算，例如x=122时，编码器输出85，即：
（4）从0~255遍历，采用本发明的编码器生成对应的输出值xout，如下表1所示：
表1：从0~255遍历的输出值xout
64 64 64 64 64 64 64 64 64 64 64
64 64 64 64 64 64 64 64 64 64 64
64 64 64 64 64 64 64 64 64 64 64
64 64 64 64 64 64 64 64 64 64 64
64 64 64 64 64 64 64 64 64 64 64
64 64 64 64 64 64 64 64 64 64 35
37 38 41 42 44 15 49 50 52 23 56
27 29 30 65 66 68 39 72 43 45 46
80 51 53 54 57 58 60 31 96 67 69
70 73 74 76 47 81 82 84 55 88 59
61 62 97 98 100 71 104 75 77 78 112
83 85 86 89 90 92 63 128 99 101 102
105 106 108 79 113 114 116 87 120 91 93
94 129 130 132 103 136 107 109 110 144 115
117 118 121 122 124 95 160 131 133 134 137
138 140 111 145 146 148 119 152 123 125 126
161 162 164 135 168 139 141 142 176 147 149
150 153 154 156 127 192 163 165 166 169 170
172 143 177 178 180 151 184 155 157 158 193
194 196 167 200 171 173 174 208 179 181 182
185 186 188 159 224 195 197 198 201 202 204
175 209 210 212 183 216 187 189 190 225 226
228 199 232 203 205 206 240 211 213 214 217
218 220 191
12bit DAC采用这种新的编码输出，8bit LSB的最小电流权重为16；高4位采用温度计码， MSB的电流权重全部为256，最大的电流权重比仅为16，这样版图设计就相对容易实现较高精度的匹配。应理解的是，从图3可以看到，采用该编码方式后DAC 输出范围有所削减，在输入值很小的情况下输出为恒定值，但这只影响DAC的增益，基本不影响使用。加上MSB后DAC整体的输入输出码值如图4所示，需要说明的是，1）编码后MSB采用二进制码或者温度计码不影响输出曲线，2）LSB中采用其他位数的编码方式也是可行的。
进一步地，如果在某些应用一定需要避开图中输入较小时输出的恒定区间，可在输入数据处增加一个固定偏移、DAC输出加一个反向的对应电流，也即y=（x+δ1）*L’-δ2，但是这样就会在输入较大时截顶，如图5所示；或者也可以修改δ1、δ2，使上述曲线对称，如图6所示。
如图7所示，展示了本发明实施例中的一种高速高线性数模转换器编码系统的结构示意图。所述高速高线性数模转换器编码系统包括：权重获取模块701、权重更新模块702、查找表构建模块703及编码器设计模块704。
所述权重获取模块701用于获取数模转换器的输出值变量、输入值变量及原电流权重，以构建所述输出值变量、输入值变量及原电流权重之间的第一关系式；所述数模转换器包括用温度计码表征的多个高有效位以及用二进制码表征的多个低有效位。
所述权重更新模块702用于按照预设规则对所述多个低有效位中从最低位起的若干位低有效位设置间隔更小的电流权重以得到新电流权重，并构建所述输出值变量、输入值变量及新电流权重之间的第二关系式。
所述查找表构建模块703用于对于所述数模转换器的所有低有效位可能的输入，计算对应的基于所述原电流权重得到的第一输出值变量集合和基于所述新电流权重得到的第二输出值变量集合；取所述第一输出值变量集合和第二输出值变量集合的交集，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表。
所述编码器设计模块704用于基于所述查找表设计编码器，以供将所述编码器的输出值作为所述数模转换器的输入值；其中，若编码器的输入值落于所述查找表内，则按照所述查找表找到对应数值作为输出值，否则按照预设规则计算得到对应数值作为输出值。
在一些示例中，所述权重更新模块702按照预设规则对所述若干低有效位设置间隔更小的电流权重的方式具体包括如下：令多个低有效位中从最低位起的M位低有效位更新电流权重，对电流权重的M位低有效位L[M-1:0]进行编码，从L[0]至L[M-1]设定如下一一对应的电流权重值：2M-1、2M-1+20、2M-1+21、…、2M-1+2M-2，以生成所述新电流权重。
进一步地，在分段式数模转换器中，M≤N-1；N表示分段式数模转换器中基于二进制码的低有效位的位数；M表示进行电流权重更新的低有效位的位数。
在一些示例中，所述查找表构建模块703基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表，其构建过程包括：令该交集中的元素按数值从大到小排序，确定下限值和上限值以根据所述下限值和上限值从所述交集中截取子集；根据所截取的子集，计算子集中各输出值所对应的第一输入码值和第二输入码值据以构建得到所述查找表；所述查找表中的第一输入码值，其值与交集中各元素的数值相同。
进一步地，所述下限值和上限值的确定方式包括：令所述第一输出值变量集合为Y，令所述第二输出值变量集合为Y’，令所述第三输出值变量集合为Y’’；将第三输出值变量集合Y’’的数值从大到小排序，从大到小连续数值中的最小值y’’min为下限值，计算最大值y’’max=y’’min+2M-1，并以最大值y’’max为上限值。
进一步地，所述计算子集中各输出值所对应的第一输入码值和第二输入码值，其包括：按照所述子集中各元素的数值并分别基于所述第一关系式和第二关系式的逆函数计算得到第一输入码值和第二输入码值。
在一些示例中，所述编码器设计模块704在编码过程中执行如下：若编码器的输入值未落于所述查找表内，所述编码器按照预设规则计算得到对应数值作为输出值，其计算方式包括：若所述编码器的输入值未落于查找表中第一输入码值的范围内且小于最小的第一输入码值，则编码器以最小的第一输入码值所对应的第二输入码值作为输出值进行输出；若所述编码器的输入值未落于查找表中第一输入码值的范围内且大于最大的第一输入码值，则编码器按照下式计算得到对应的输出值进行输出：
；
其中，符号“%”为求余数运算，符号“//”为整除运算，map表示查找表，map(i)_x2表示第i对的第二输入码值，f1R表示第一关系式的逆函数，y’’min表示下限值，y’’max表示上限值。
需要说明的是：上述实施例提供的高速高线性数模转换器编码系统在进行高速高线性数模转换器编码时，仅以上述各程序模块的划分进行举例说明，实际应用中，可以根据需要而将上述处理分配由不同的程序模块完成，即将系统的内部结构划分成不同的程序模块，以完成以上描述的全部或者部分处理。另外，上述实施例提供的高速高线性数模转换器编码系统与高速高线性数模转换器编码方法实施例属于同一构思，其具体实现过程详见方法实施例，这里不再赘述。
本发明实施例提供的高速高线性数模转换器编码方法可以采用终端侧或服务器侧实施，就高速高线性数模转换器编码终端的硬件结构而言，请参阅图8，为本发明实施例提供的电子终端800的一个可选的硬件结构示意图，该终端800可以是移动电话、计算机设备、平板设备、个人数字处理设备、工厂后台处理设备等。电子终端800包括：至少一个处理器801、存储器802、至少一个网络接口804和用户接口806。装置中的各个组件通过总线系统805耦合在一起。可以理解的是，总线系统805用于实现这些组件之间的连接通信。总线系统805除包括数据总线之外，还包括电源总线、控制总线和状态信号总线。但是为了清楚说明起见，在图8中将各种总线都标为总线系统。
其中，用户接口806可以包括显示器、键盘、鼠标、轨迹球、点击枪、按键、按钮、触感板或者触摸屏等。
可以理解，存储器802可以是易失性存储器或非易失性存储器，也可包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(ROM，Read Only Memory)、可编程只读存储器(PROM，Programmable Read-Only Memory)，其用作外部高速缓存。通过示例性但不是限制性说明，许多形式的RAM可用，例如静态随机存取存储器(SRAM，StaticRandom Access Memory)、同步静态随机存取存储器(SSRAM，Synchronous StaticRandomAccess Memory)。本发明实施例描述的存储器旨在包括但不限于这些和任意其它适合类别的存储器。
本发明实施例中的存储器802用于存储各种类别的数据以支持电子终端800的操作。这些数据的示例包括：用于在电子终端800上操作的任何可执行程序，如操作系统8021和应用程序8022；操作系统8021包含各种系统程序，例如框架层、核心库层、驱动层等，用于实现各种基础业务以及处理基于硬件的任务。应用程序8022可以包含各种应用程序，例如媒体播放器(MediaPlayer)、浏览器(Browser)等，用于实现各种应用业务。实现本发明实施例提供的高速高线性数模转换器编码方法可以包含在应用程序8022中。
上述本发明实施例揭示的方法可以应用于处理器801中，或者由处理器801实现。处理器801可能是一种集成电路芯片，具有信号的处理能力。在实现过程中，上述方法的各步骤可以通过处理器801中的硬件的集成逻辑电路或者软件形式的指令完成。上述的处理器801可以是通用处理器、数字信号处理器(DSP，Digital Signal Processor)，或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件等。处理器801可以实现或者执行本发明实施例中的公开的各方法、步骤及逻辑框图。通用处理器801可以是微处理器或者任何常规的处理器等。结合本发明实施例所提供的配件优化方法的步骤，可以直接体现为硬件译码处理器执行完成，或者用译码处理器中的硬件及软件模块组合执行完成。软件模块可以位于存储介质中，该存储介质位于存储器，处理器读取存储器中的信息，结合其硬件完成前述方法的步骤。
在示例性实施例中，电子终端800可以被一个或多个应用专用集成电路(ASIC，Application Specific Integrated Circuit)、DSP、可编程逻辑器件(PLD，ProgrammableLogic Device)、复杂可编程逻辑器件(CPLD，Complex Programmable LogicDevice)，用于执行前述方法。
本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过计算机程序相关的硬件来完成。前述的计算机程序可以存储于一计算机可读存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。
于本申请提供的实施例中，所述计算机可读写存储介质可以包括只读存储器、随机存取存储器、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁存储设备、闪存、U盘、移动硬盘、或者能够用于存储具有指令或数据结构形式的期望的程序代码并能够由计算机进行存取的任何其它介质。另外，任何连接都可以适当地称为计算机可读介质。例如，如果指令是使用同轴电缆、光纤光缆、双绞线、数字订户线（DSL）或者诸如红外线、无线电和微波之类的无线技术，从网站、服务器或其它远程源发送的，则所述同轴电缆、光纤光缆、双绞线、DSL或者诸如红外线、无线电和微波之类的无线技术包括在所述介质的定义中。然而，应当理解的是，计算机可读写存储介质和数据存储介质不包括连接、载波、信号或者其它暂时性介质，而是旨在针对于非暂时性、有形的存储介质。如申请中所使用的磁盘和光盘包括压缩光盘（CD）、激光光盘、光盘、数字多功能光盘（DVD）、软盘和蓝光光盘，其中，磁盘通常磁性地复制数据，而光盘则用激光来光学地复制数据。
综上所述，本申请提供高速高线性数模转换器编码方法、装置、终端及介质，本发明通过更新电流权重、设计查找表和编码器的方式，能够有效降低数模转换器中最大码元和最小码元的最大权重比，因此不再要求电路和版图设计中实现一个大模块和一个小模块的匹配，也不会影响数模转换器的线性性能。所以，本申请有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。

Claims (9)

1.一种高速高线性数模转换器编码方法，其特征在于，包括：
获取数模转换器的输出值变量、输入值变量及原电流权重，以构建所述输出值变量、输入值变量及原电流权重之间的第一关系式；所述数模转换器包括用温度计码表征的多个高有效位以及用二进制码表征的多个低有效位；
按照预设规则对所述多个低有效位中从最低位起的若干位低有效位设置间隔更小的电流权重以得到新电流权重，并构建所述输出值变量、输入值变量及新电流权重之间的第二关系式；其中，所述按照预设规则对所述若干低有效位设置间隔更小的电流权重的方式具体包括如下：令多个低有效位中从最低位起的M位低有效位更新电流权重，对电流权重的M位低有效位L[M-1:0]进行编码，从L[0]至L[M-1]设定如下一一对应的电流权重值：2M-1、2M -1+20、2M-1+21、…、2M-1+2M-2，以生成所述新电流权重；
对于所述数模转换器的所有低有效位可能的输入，计算对应的基于所述原电流权重得到的第一输出值变量集合和基于所述新电流权重得到的第二输出值变量集合；取所述第一输出值变量集合和第二输出值变量集合的交集，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表；
基于所述查找表设计编码器，以供将所述编码器的输出值作为所述数模转换器的输入值；其中，若编码器的输入值落于所述查找表内，则按照所述查找表找到对应数值作为输出值，否则按照预设规则计算得到对应数值作为输出值。
2.根据权利要求1所述的高速高线性数模转换器编码方法，其特征在于，在分段式数模转换器中，M≤N-1；N表示分段式数模转换器中基于二进制码的低有效位的位数；M表示进行电流权重更新的低有效位的位数。
3.根据权利要求1所述的高速高线性数模转换器编码方法，其特征在于，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表，其构建过程包括：令该交集中的元素按数值从大到小排序，确定下限值和上限值以根据所述下限值和上限值从所述交集中截取子集；根据所截取的子集，计算子集中各输出值所对应的第一输入码值和第二输入码值据以构建得到所述查找表；所述查找表中的第一输入码值，其值与交集中各元素的数值相同。
4.根据权利要求3所述的高速高线性数模转换器编码方法，其特征在于，所述下限值和上限值的确定方式包括：令所述第一输出值变量集合为Y，令所述第二输出值变量集合为Y′，令所述子集为第三输出值变量集合Y″；将第三输出值变量集合Y″的数值从大到小排序，从大到小连续数值中的最小值y″min为下限值，计算最大值y″max＝y″min+2M-1，并以最大值y″max为上限值。
5.根据权利要求3所述的高速高线性数模转换器编码方法，其特征在于，所述计算子集中各输出值所对应的第一输入码值和第二输入码值，其包括：按照所述子集中各元素的数值并分别基于所述第一关系式和第二关系式的逆函数计算得到第一输入码值和第二输入码值。
6.根据权利要求1所述的高速高线性数模转换器编码方法，其特征在于，若编码器的输入值未落于所述查找表内，所述编码器按照预设规则计算得到对应数值作为输出值，其计算方式包括：
若所述编码器的输入值未落于查找表中第一输入码值的范围内且小于最小的第一输入码值，则编码器以最小的第一输入码值所对应的第二输入码值作为输出值进行输出；
若所述编码器的输入值未落于查找表中第一输入码值的范围内且大于最大的第一输入码值，则编码器按照下式计算得到对应的输出值进行输出：
xout＝map((x-f1R(y″max)-1)％2M+1)_x2+2M*((x-f1R(y″min))//2M)；
其中，符号“％”表示求余数运算，符号“//”表示整除运算，map表示查找表，map(i)_x2表示第i对的第二输入码值，f1R表示第一关系式的逆函数，y″min表示下限值，y″max表示上限值。
7.一种高速高线性数模转换器编码系统，其特征在于，包括：
权重获取模块，用于获取数模转换器的输出值变量、输入值变量及原电流权重，以构建所述输出值变量、输入值变量及原电流权重之间的第一关系式；所述数模转换器包括用温度计码表征的多个高有效位以及用二进制码表征的多个低有效位；
权重更新模块，用于按照预设规则对所述多个低有效位中从最低位起的若干位低有效位设置间隔更小的电流权重以得到新电流权重，并构建所述输出值变量、输入值变量及新电流权重之间的第二关系式；其中，所述按照预设规则对所述若干低有效位设置间隔更小的电流权重的方式具体包括如下：令多个低有效位中从最低位起的M位低有效位更新电流权重，对电流权重的M位低有效位L[M-1:0]进行编码，从L[0]至L[M-1]设定如下一一对应的电流权重值：2M-1、2M-1+20、2M-1+21、…、2M-1+2M-2，以生成所述新电流权重；
查找表构建模块，用于对于所述数模转换器的所有低有效位可能的输入，计算对应的基于所述原电流权重得到的第一输出值变量集合和基于所述新电流权重得到的第二输出值变量集合；取所述第一输出值变量集合和第二输出值变量集合的交集，基于所述交集构建用以表征第一输入码值和第二输入码值间对应关系的查找表；
编码器设计模块，用于基于所述查找表设计编码器，以供将所述编码器的输出值作为所述数模转换器的输入值；其中，若编码器的输入值落于所述查找表内，则按照所述查找表找到对应数值作为输出值，否则按照预设规则计算得到对应数值作为输出值。
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至6中任一项所述高速高线性数模转换器编码方法。
9.一种电子终端，其特征在于，包括：处理器及存储器；
所述存储器用于存储计算机程序；
所述处理器用于执行所述存储器存储的计算机程序，以使所述终端执行如权利要求1至6中任一项所述高速高线性数模转换器编码方法。
CN202310913678.8A 2023-07-25 2023-07-25 高速高线性数模转换器编码方法、系统、终端及介质 Active CN116633358B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310913678.8A CN116633358B (zh) 2023-07-25 2023-07-25 高速高线性数模转换器编码方法、系统、终端及介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310913678.8A CN116633358B (zh) 2023-07-25 2023-07-25 高速高线性数模转换器编码方法、系统、终端及介质

Publications (2)

Publication Number Publication Date
CN116633358A CN116633358A (zh) 2023-08-22
CN116633358B true CN116633358B (zh) 2023-09-29

Family

ID=87613826

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310913678.8A Active CN116633358B (zh) 2023-07-25 2023-07-25 高速高线性数模转换器编码方法、系统、终端及介质

Country Status (1)

Country Link
CN (1) CN116633358B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0177653A1 (en) * 1984-10-10 1986-04-16 FAIRCHILD CAMERA &amp; INSTRUMENT CORPORATION Apparatus for compensating digital to analog converter errors
US5500644A (en) * 1992-11-06 1996-03-19 Thomson-Csf Procedure and device for self-calibrating analog-to-digital conversion
CN109921798A (zh) * 2019-03-20 2019-06-21 成都振芯科技股份有限公司 分段式电流舵数模转换器电路及校准方法
US11146282B1 (en) * 2021-01-04 2021-10-12 Caelus Technologies Limited Calibration of residual errors using least-mean-squares (LMS) and stochastic-gradient methods for an analog-to-digital converter (ADC) with a pre-calibrated lookup table
CN114650061A (zh) * 2020-12-21 2022-06-21 圣邦微电子（北京）股份有限公司 集成电路、数模转换器及其驱动方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1775838B9 (en) * 2005-10-11 2010-03-03 Infineon Technologies AG Correction of static mismatch errors in a D/A converter
TWI792438B (zh) * 2021-07-22 2023-02-11 瑞昱半導體股份有限公司 訊號轉換裝置、動態元件匹配電路與動態元件匹配方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0177653A1 (en) * 1984-10-10 1986-04-16 FAIRCHILD CAMERA &amp; INSTRUMENT CORPORATION Apparatus for compensating digital to analog converter errors
US5500644A (en) * 1992-11-06 1996-03-19 Thomson-Csf Procedure and device for self-calibrating analog-to-digital conversion
CN109921798A (zh) * 2019-03-20 2019-06-21 成都振芯科技股份有限公司 分段式电流舵数模转换器电路及校准方法
CN114650061A (zh) * 2020-12-21 2022-06-21 圣邦微电子（北京）股份有限公司 集成电路、数模转换器及其驱动方法
US11146282B1 (en) * 2021-01-04 2021-10-12 Caelus Technologies Limited Calibration of residual errors using least-mean-squares (LMS) and stochastic-gradient methods for an analog-to-digital converter (ADC) with a pre-calibrated lookup table
CN114285411A (zh) * 2021-01-04 2022-04-05 奇力士技术有限公司 基于最小均方算法和随机梯度法，应用于具有已校准查找表的模数转换器的残差校准方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
An 11-Bit 8.6 GHz Direct Digital Synthesizer MMIC With 10-Bit Segmented Sine-Weighted DAC;X. Geng等;《IEEE Journal of Solid-State Circuits》;300-313 *
一种采用DEM技术的16-bit 2.5 GHz电流舵数模转换器设计;吴俊杰 吴建辉 智贺;《电子器件 》;624-629 *

Also Published As

Publication number Publication date
CN116633358A (zh) 2023-08-22

Similar Documents

Publication Publication Date Title
JP2819006B2 (ja) サーモメータ・バイナリ・エンコード方法
CN113572479B (zh) 一种有限状态熵编码表的生成方法及系统
CN110266316B (zh) 一种数据压缩、解压方法、装置和设备
US8456342B2 (en) Switch sequencing for code-range-specific linearity improvement in digital-to-analog converters
De Caro et al. Accurate fixed-point logarithmic converter
CN116633358B (zh) 高速高线性数模转换器编码方法、系统、终端及介质
CN1766830B (zh) 基于处理器字长的数的二进制表示
US20090040087A1 (en) Data weighted average circuit and dynamic element matching method
CN113541696B (zh) 高效编码方法
JP2016213531A (ja) Ａｄ変換器およびａｄ変換方法
CN115526131A (zh) 多级编码近似计算Tanh函数的方法及装置
CN110022110B (zh) 音圈马达阻尼控制电路
US11502715B2 (en) Radio frequency (RF) system including programmable processing circuit performing block coding computations and related methods
US11411593B2 (en) Radio frequency (RF) system including programmable processing circuit performing butterfly computations and related methods
WO2022094272A1 (en) Digitally enhanced digital-to-analog converter resolution
CN111384971B (zh) 有限域中的数据处理方法、装置和解码器
JP2022162930A (ja) ウェイトデータ圧縮方法、ウェイトデータ伸長方法、ウェイトデータ圧縮装置及びウェイトデータ伸長装置
CN111384975A (zh) 多进制ldpc解码算法的优化方法、装置及解码器
CN113595552B (zh) 一种应用于数模转换器的非线性校准方法及装置
CN113473128B (zh) 高效编码方法
CN115765749A (zh) 温度计码转二进制码的方法、装置、电子设备和介质
Xiong et al. Utilize the shift‐and‐add architecture to approximate multiple nonlinear functions
CN116436461B (zh) 数模转换器和电子设备
CN116073952B (zh) 一种基于MaPU架构的快速并行卷积编译码方法、系统、设备及介质
CN117938612A (zh) 星座映射方法及相关设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant