CN116633340A - 一种宽范围高速双输出电平移位电路 - Google Patents

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韦家锐
韦善于
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Abstract

本发明公开了一种宽范围高速双输出电平移位电路，属于模拟集成电路技术领域。本发明提出的宽范围高速双输出电平移位电路，NOMS管MN1和NOMS管MN2使用低电压阈值类型的管子，从而较低的输入信号也能使电路开启。另外还引入了瞬态增强结构和正反馈结构，由NMOS管MN3和NMOS管MN4构成的两个瞬态增强结构，在输入电平跳变时实现快速转换，并且在电路稳定之后关闭。由PMOS管MP1和PMOS管MP2构成的正反馈结构，加快了输入电平到输出电平的转换速度。接在NMOS管MN1漏极和NMOS管MN2漏极之间的反相器B进一步加快了MD2节点到达高电平的稳态速度。电阻R1和PMOS管MP3组成的通路能将MD2节点的电平快速拉高，电阻R2和PMOS管MP4组成的通路能将MD1节点的电平快速拉高。NMOS管MN5导通时可以将MD2节点的电平快速拉低。因此，本发明不仅具有宽输入范围和输出快速转换的优势，而且还能同时输出逻辑相反的两个信号。

Description

一种宽范围高速双输出电平移位电路
技术领域
本发明属于模拟集成电路设计技术领域，具体涉及一种宽范围高速双输出电平移位电路。
背景技术
在有多个电源电压的系统里，电平移位电路的作用是实现具有不同电源电压范围的控制信号的转换，即在低电源电压控制信号与高电源电压控制信号之间进行转换，能为后级电路提供更高的电源电压或者提供更高的驱动能力。电平移位电路作为链接控制电路与输出驱动级的关键电路，其性能会直接影响整个系统的许多性能。传统电平移位电路在速度、输入范围、功耗、稳定性、面积等方面不能实现很好的综合平衡，仅针对某一种性能优化。普遍存在初始状态不定、转换速度慢、适用电压域窄、电路结构复杂等问题。
发明内容
针对上述问题，本发明提出了一种宽范围高速双输出电平移位电路，使用更低阈值的输入晶体管能增加输入信号的电压域范围。其利用瞬态增强结构和正反馈结构减少时延，使输入信号快速转换，利用上拉下拉电路进一步增加响应速度，实现了高速的电平移位。双输出结构的设计使得电路可以输出两路逻辑相反的信号。
针对现有技术和上述不足之处，本发明通过以下设计方案来实现：
一种宽范围高速双输出电平移位电路，包括第一低阈值NMOS管MN1、第二低阈值NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一电阻R1、第二电阻R2、第一反相器A、第二反相器B、第三反相器C、第四反相器D。
所述第一低阈值NMOS管MN1的栅极接低电源电压的输入信号(VIN+)，源极接地，漏极接MD1节点。
所述第二低阈值NMOS管MN2的栅极接第一反相器A的输出端(IN-)，源极接地，漏极接MD2节点。
所述第三NMOS管MN3的栅极接第一反相器A的输出端(IN-)，源极接MD1节点，漏极接高电源电压VDDH。
所述第四NMOS管MN4的栅极接低电源电压的输入信号(VIN+)，源极接MD2节点，漏极接高电源电压VDDH。
所述第五NMOS管MN5的栅极接MD2节点，源极接地，漏极接MD1节点。
所述第一PMOS管MP1的栅极接MD2节点，源极接接高电源电压VDDH，漏极接MD1节点。
所述第二PMOS管MP2的栅极接MD1节点，源极接高电源电压VDDH，漏极接MD2节点。
所述第三PMOS管MP3的栅极接第一反相器A的输出端(IN-)，源极接第一电阻R1的一端，漏极接MD2节点。
所述第四PMOS管MP4的栅极接低电源电压的输入信号(VIN+)，源极接第二电阻R2的一端，漏极接MD1节点。
所述第一电阻R1的一端接第三PMOS管MP3的源极，另一端接高电源电压VDDH。
所述第二电阻R2的一端接第四PMOS管MP4的源极，另一端接高电源电压VDDH。
所述第一反相器A的输入端接低电源电压的输入信号(VIN+)，输出端接第二低阈值NMOS管MN2的栅极。
所述第二反相器B的输入端接MD1节点，输出端接MD2节点。
所述第三反相器C的输入端接MD1节点，输出端是输出信号OUT+。
所述第四反相器D的输入端接MD2节点，输出端是输出信号OUT-。
本发明提供的宽范围高速双输出电平移位电路，具有以下有益效果：
(1)宽的输入范围，使用低阈值的输入晶体管，可以增加输入信号的电压域范围。
(2)电路响应快，利用瞬态增强结构和正反馈结构减少时延，使输入信号快速转换。
(3)双输出信号，双输出结构的设计使得电路可以输出两路逻辑相反的信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做简单介绍，下面描述中的附图仅仅是本发明中记录的一些实施例，对于本领域的普通技术人员而言，在不付出掺创造性劳动的前提下，还可以根据这些附图获得其他得附图。
图1是本发明的一种宽范围高速双输出电平移位电路结构示意图；
图2为本发明的一种宽范围高速双输出电平移位电路的仿真结果。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合附图对本发明的具体实施方式详细说明。这些优选实施方式的示例在附图中进行了例示。附图中所示个根据附图描述的本发明的实施方式仅仅是示例性，并且不限于这些实施方式。
此外，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中国仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
以及，在本发明的描述中，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
请参阅电路结构图1，本发明实施例包括：第一低阈值NMOS管MN1、第二低阈值NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一电阻R1、第二电阻R2、第一反相器A、第二反相器B、第三反相器C、第四反相器D。
第一低阈值NMOS管MN1的栅极接低电源电压的输入信号(VIN+)，源极接地，漏极接MD1节点。
第二低阈值NMOS管MN2的栅极接第一反相器A的输出端(IN-)，源极接地，漏极接MD2节点。
第三NMOS管MN3的栅极接第一反相器A的输出端(IN-)，源极接MD1节点，漏极接高电源电压VDDH。
第四NMOS管MN4的栅极接低电源电压的输入信号(VIN+)，源极接MD2节点，漏极接高电源电压VDDH。
第五NMOS管MN5的栅极接MD2节点，源极接地，漏极接MD1节点。
第一PMOS管MP1的栅极接MD2节点，源极接接高电源电压VDDH，漏极接MD1节点。
第二PMOS管MP2的栅极接MD1节点，源极接高电源电压VDDH，漏极接MD2节点。
第三PMOS管MP3的栅极接第一反相器A的输出端(IN-)，源极接第一电阻R1的一端，漏极接MD2节点。
第四PMOS管MP4的栅极接低电源电压的输入信号(VIN+)，源极接第二电阻R2的一端，漏极接MD1节点。
第一电阻R1的一端接第三PMOS管MP3的源极，另一端接高电源电压VDDH。
第二电阻R2的一端接第四PMOS管MP4的源极，另一端接高电源电压VDDH。
第一反相器A的输入端接低电源电压的输入信号(VIN+)，输出端接第二低阈值NMOS管MN2的栅极。
第二反相器B的输入端接MD1节点，输出端接MD2节点。
第三反相器C的输入端接MD1节点，输出端是输出信号OUT+。
第四反相器D的输入端接MD2节点，输出端是输出信号OUT-。
本实施例中，电平移位电路的目的是将低压供电的输入电平信号，快速转换为高压供电的输出电平信号，例如2.5v～5v。输入信号IN+经过第一个晶体管A后变成相反的信号IN-，IN+与IN-将导致NMOS管MN1和NMOS管MN2的导通或关闭，从而改变输出信号。
如图1电路结构所示，本实施例的实施原理为：若IN+为逻辑高电平，则经过反相器A之后的IN-为逻辑低电平。只要IN+的高电平超过MN1的阈值电压Vth，则NMOS管MN1管开始导通，节点MD1的电平将会被拉到地。NMOS管MN2管保持关闭状态。因此在经过第三反相器C之后输出逻辑为高且电源电压为VDDH的OUT+信号。
与此同时，因为MD1节点为低电平，所以PMOS管MP2将打开。因为IN+为高电平，NMOS管MN4也会打开；IN-为低电平，所以PMOS管MP3也会打开。最后MD2节点的电平将在四条通路的作用下快速拉到高电源电压VDDH，这三条通路依次是第二反相器B、PMOS管MP2、NMOS管MN4以及PMOS管MP3。因此在经过第四反相器D之后输出逻辑为低的OUT-信号。
若IN+为逻辑低电平，则经过反相器A之后的IN-为逻辑高电平。只要IN-的高电平超过MN2的阈值电压Vth2，则NMOS管MN2管开始导通，节点MD2的电平将会被拉到地。NMOS管MN1管保持关闭状态。因此在经过第四反相器D之后输出逻辑为高且电源电压为VDDH的OUT-信号。
与此同时，因为MD2节点为低电平，所以PMOS管MP1将打开。因为IN-为高电平，NMOS管MN3也会打开；IN+为低电平，所以PMOS管MP4也会打开。最后MD1节点的电平将在三条通路的作用下快速拉到高电源电压VDDH，这三条通路依次是PMOS管MP1、NMOS管MN3以及PMOS管MP4。因此在经过第三反相器C之后输出逻辑为低的OUT+信号。
如表1和图2所示，表1为本电平移位电路的输入输出信号的逻辑关系。
IN+ IN- OUT+ OUT-
1 0 1 0
0 1 0 1
表1
由于第一NMOS管MN1和第二NMOS管MN2均使用低电压阈值类型的管子，所以输入信号的最高供电电压可以大大降低，从而增加了本电路的可用输入电压域范围。
由分析发现，为了使MD1和MD2两个节点的电平能更快的转换，本发明引入了PMOS管MP1和PMOS管MP2组成的正反馈结构；NMOS管MN3和NMOS管MN4组成的瞬态增强结构。还增加了由电阻R1和PMOS管MP3组成的上拉通路；由电阻R2和PMOS管MP4组成的上拉通路。这些结构减少时延，使输入信号快速转换，提高电路的转换速度。
因此，本发明的宽范围高速双输出电平移位电路，其输出信号OUT+与输入信号IN+的逻辑相同，而另一个输出信号OUT-则与IN+的逻辑相反。因此电路可以输出两路逻辑相反的信号。
此外，需要说明的是，在本说明书中，“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (6)

1.一种宽范围高速双输出电平移位电路，其特征在于，包括第一低阈值NMOS管MN1、第二低阈值NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第一电阻R1、第二电阻R2、第一反相器A、第二反相器B、第三反相器C、第四反相器D。
2.所述第一低阈值NMOS管MN1的栅极接低电源电压的输入信号(VIN+)，源极接地，漏极接MD1节点；所述第二低阈值NMOS管MN2的栅极接第一反相器A的输出端(IN-)，源极接地，漏极接MD2节点；所述第三NMOS管MN3的栅极接第一反相器A的输出端(IN-)，源极接MD1节点，漏极接高电源电压VDDH。所述第四NMOS管MN4的栅极接低电源电压的输入信号(VIN+)，源极接MD2节点，漏极接高电源电压VDDH；所述第五NMOS管MN5的栅极接MD2节点，源极接地，漏极接MD1节点；所述第一PMOS管MP1的栅极接MD2节点，源极接接高电源电压VDDH，漏极接MD1节点；所述第二PMOS管MP2的栅极接MD1节点，源极接高电源电压VDDH，漏极接MD2节点；所述第三PMOS管MP3的栅极接第一反相器A的输出端(IN-)，源极接第一电阻R1的一端，漏极接MD2节点；所述第四PMOS管MP4的栅极接低电源电压的输入信号(VIN+)，源极接第二电阻R2的一端，漏极接MD1节点；所述第一电阻R1的一端接第三PMOS管MP3的源极，另一端接高电源电压VDDH；所述第二电阻R2的一端接第四PMOS管MP4的源极，另一端接高电源电压VDDH；所述第一反相器A的输入端接低电源电压的输入信号(VIN+)，输出端接第二低阈值NMOS管MN2的栅极；所述第二反相器B的输入端接MD1节点，输出端接MD2节点；所述第三反相器C的输入端接MD1节点，输出端是输出信号OUT+；所述第四反相器D的输入端接MD2节点，输出端是输出信号OUT-。
3.根据权利要求1所述的宽范围高速双输出电平移位电路，其特征在于，所述的MD1节点同样也是第一低阈值NMOS管MN1的漏极，也是第三NMOS管MN3的源极，也是第一PMOS管MP1的漏极，也是第二PMOS管MP2的栅极，也是第四PMOS管MP4的漏极，也是第二反相器B的输入端，也是第三反相器C的输入端。
4.根据权利要求1所述的宽范围高速双输出电平移位电路，其特征在于，所述的MD2节点同样也是第二低阈值NMOS管MN2的漏极、第四NMOS管MN4的源极、第五NMOS管MN5的栅极、第一PMOS管MP1的栅极、第二PMOS管MP2的漏极、第三PMOS管MP3的漏极、第二反相器B的输出端和第四反相器D的输入端。
5.根据权利要求1所述的宽范围高速双输出电平移位电路，其特征在于，双输出信号OUT+和OUT-是一对逻辑相反的信号，其逻辑高电平都是高电源电压VDDH，逻辑低电平都是地。
6.根据权利要求1所述的宽范围高速双输出电平移位电路，其特征在于，第一反相器A、第二反相器B、第三反相器C、第四反相器D可以使用同一种类型的反相器，但需要尽量低的传输延时和尽量高的输出驱动能力。
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