CN116633333A - 一种上电复位电路及集成电路 - Google Patents

Abstract

本发明公开了一种上电复位电路及集成电路，其中上电复位电路包括：检压模块用于在上电或下电过程中，检测电源电压的变化；所述检压模块包括设立在电源电压与地之间的串联的第一可变电阻单元、分压单元，所述分压单元包括并联的第一分压支路和第二分压支路；所述第一分压支路用于输出第一分压；所述第二分压支路用于输出第二分压；复位信号产生模块用于比较第一分压和第二分压，并根据比较的结果产生复位信号；迟滞电压调节模块，用于根据复位信号，调整第一可变电阻单元的阻值，使得下电阈值电压低于上电阈值电压，从而形成迟滞电压。通过本发明调整了迟滞电压调节模块的开关位置，来改善上电阈值电压及迟滞电压在PVT下的偏差。

Description

一种上电复位电路及集成电路

技术领域

本发明涉及复位电路技术领域，尤其涉及一种上电复位电路及集成电路。

背景技术

上电复位电路，是电子电路应用领域非常重要的一个电路，它提供一个复位电压，对电路中带有不定态的锁存器进行复位，使之在上电后有一个明确的初始状态。

在传统的上电复位电路中，如说明书附图1所示，上电阈值电压容易受到开关SW0阻抗的影响，因为开关SW0阻抗在PVT下有很大的偏差，最终导致上电阈值电压在PVT下有很大的偏差，且在某些PVT下，迟滞电压容易受到开关SW0阻抗的影响，最终失去对电源上跳变和噪声等干扰的抑制能力。

发明内容

为了解决上述技术问题，本发明提供一种上电复位电路及集成电路。

具体的，本发明的技术方案如下：

一方面，一种上电复位电路，包括：

检压模块，用于在上电或下电过程中，检测电源电压的变化；所述检压模块包括设立在电源电压与地之间的串联的第一可变电阻单元、分压单元；其中，所述分压单元包括并联的第一分压支路和第二分压支路；所述第一分压支路包括串联的第一分压电阻和第一MOS管，所述第一分压电阻的一端接所述第一可变电阻单元，所述第一分压电阻的另一端接所述第一MOS管的漏极和栅极，所述第一MOS管的漏极和栅极短接，所述第一MOS管的源级接地；所述第二分压支路包括依次串联的第二分压电阻、第二电阻单元、以及第二MOS管，所述第二分压电阻的一端与所述第一分压电阻并联接所述第一可变电阻单元，所述第二电阻单元的一端接所述第二MOS管的栅极和漏极，所述第二MOS管的栅极和漏极短接，所述第二MOS管的源级接地；所述第一分压电阻和所述第二分压电阻的电阻值相同；所述第一分压支路的输出端为所述第一分压电阻与所述第一MOS管的连接中间点，用于输出第一分压；所述第二分压支路的输出端为所述第二分压电阻与第二电阻单元之间的连接中间点，用于输出第二分压；

复位信号产生模块，用于比较所述第一分压和所述第二分压，并根据比较的结果产生复位信号；

迟滞电压调节模块，用于根据所述复位信号，调整所述第一可变电阻单元的阻值，使得下电阈值电压低于上电阈值电压，从而形成迟滞电压。

在一些实施方式中，所述第一MOS管与所述第二MOS管的宽长比之比为1：N，N为正整数。

在一些实施方式中，所述复位信号产生模块包括比较器和施密特触发器；

所述比较器的反相输入端接收所述第一分压，所述比较器的同相输入端接收所述第二分压，所述比较器的输出端接所述施密特触发器的输入端；

所述施密特触发器的输出端输出所述复位信号。

在一些实施方式中，所述第一可变电阻单元包括串联的第四电阻、第五电阻，所述迟滞电压调节模块包括第三MOS管；其中：

所述第三MOS管的源级、所述第四电阻的一端均接电源电压，所述第四电阻与所述第五电阻的连接中间点与所述第三MOS管的漏极电连接，所述第三MOS管的栅极接所述施密特触发器的输出端。

在一些实施方式中，还包括下电阈值电压调节模块，分别与所述第一可变电阻单元及所述迟滞电压调节模块电连接，用于调节下电阈值电压。

在一些实施方式中，所述第一可变电阻单元包括依次串联的第四电阻、第五电阻以及第六电阻，所述迟滞电压调节模块包括：第三MOS管以及第四MOS管，所述下电阈值电压调节模块包括第六MOS管和第七MOS管；其中：

所述第四电阻的第一端接电源电压，所述第四电阻的第二端通过所述第五电阻与所述第六电阻的第一端电连接，所述第六电阻的第二端与所述分压单元电连接；

所述第三MOS管的源级、以及所述第四MOS管的源级均与所述电源电压电连接；所述第三MOS管的栅极、以及所述第四MOS管的栅级均与所述复位信号产生模块的输出端电连接；所述第三MOS管的漏极与所述第六MOS管的源级电连接，所述第四MOS管的漏极与所述第七MOS管的源级电连接；

所述第四电阻与第五电阻的连接中间点与所述第六MOS管的漏极电连接；所述第五电阻与所述第六电阻的连接中间点与所述第七MOS管的漏极电连接；所述第六MOS管的栅极、所述第七MOS管的栅极分别接对应的逻辑电平。

在一些实施方式中，所述迟滞电压调节模块还包括第五MOS管，所述下电阈值电压调节模块还包括第八MOS管，其中：

所述第五MOS管的源级与电源电压电连接，所述第五MOS管的栅极与所述复位信号产生模块的输出端电连接，所述第五MOS管的漏极与所述第八MOS管的源级电连接，所述第八MOS管的漏极与所述第六电阻的第二端电连接，所述第六MOS管的栅极输入所述逻辑电平的第一比特位，所述第七MOS管的栅极输入所述逻辑电平的第二比特位，所述第八MOS管的的栅极输入所述逻辑电平的第三比特位；所述逻辑电平用于控制所述第六MOS管、第七MOS管和第八MOS管的开关。

在一些实施方式中，还包括上电阈值电压调节模块，与所述第二电阻单元连接，用于调节上电电压阈值。

在一些实施方式中，所述上电阈值电压调节模块包括第九MOS管、第十MOS管，所述第二电阻单元包括第二电阻、第三电阻、第七电阻；其中：

所述第二分压电阻与所述第二电阻、所述第三电阻、所述第七电阻依次串联连接，所述第七电阻的另一端接所述第二MOS管的栅极和漏极；

所述第九MOS管的栅极和所述第十MOS管的栅极分别接对应的逻辑电平，所述第九MOS管的漏极与所述第十MOS管的漏极均与所述第二分压电阻与所述第二电阻的连接中间点电连接；所述第九MOS管的源级电连接至所述第三电阻与所述第七电阻的连接中间点，所述第十MOS管的源级电连接至所述第三电阻与所述第二电阻的连接中间点。

另一方面，本发明还提供一种集成电路，包括前述的任一种上电复位电路。

与现有技术相比，本发明具有以下有益效果：

通过调整迟滞电压调节模块的开关位置，使得上电阈值电压完全与开关SW0的阻抗无关，这样改善了上电阈值电压在PVT下的偏差。同时开关SW0在电路中的位置调整一方面消除了体效应，另一方面获得了更大的Vgs电压，有效减小了开关SW0的阻抗RSW0，从而极大改善了迟滞电压Vhyst在PVT下的偏差。

附图说明

下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明的上述特性、技术特征、优点及其实现方式予以进一步说明。

图1为现有技术中的上电复位电路结构图；

图2是本发明一种上电复位电路的一个实施例电路结构图；

图3是本发明一种上电复位电路的一个实施例电路结构图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。

为使图面简洁，各图中只示意性地表示出了与发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。

还应当进一步理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

在本文中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

另外，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在一个实施例中，参考说明书附图2，本发明提供的一种上电复位电路，包括：

检压模块100，用于在上电或下电过程中，检测电源电压的变化；所述检压模块包括设立在电源电压与地之间的串联的第一可变电阻单元、分压单元；其中，所述分压单元包括并联的第一分压支路和第二分压支路；所述第一分压支路包括串联的第一分压电阻和第一MOS管，所述第一分压电阻的一端接所述第一可变电阻单元，所述第一分压电阻的另一端接所述第一MOS管的漏极和栅极，所述第一MOS管的漏极和栅极短接，所述第一MOS管的源级接地；所述第二分压支路包括依次串联的第二分压电阻、第二电阻单元、以及第二MOS管，所述第二分压电阻的一端与所述第一分压电阻并联接所述第一可变电阻单元，所述第二电阻单元的一端接所述第二MOS管的栅极和漏极，所述第二MOS管的栅极和漏极短接，所述第二MOS管的源级接地；所述第一分压电阻和所述第二分压电阻的电阻值相同；所述第一分压支路的输出端为所述第一分压电阻与所述第一MOS管的连接中间点，用于输出第一分压；所述第二分压支路的输出端为所述第二分压电阻与所述第二电阻单元之间的连接中间点，用于输出第二分压；

具体的，检压模块100用于在上电或下电过程中，检测电源电压VDD的变化；检压模块100包括设立在电源电压VDD与地之间的串联的第一可变电阻单元110、分压单元120；其中，分压单元120包括并联的第一分压支路和第二分压支路；第一分压支路包括串联的第一分压电阻RA和第一MOS管M1，第一分压电阻RA的一端接所述第一可变电阻单元110，所述第一分压电阻RA的另一端接第一MOS管M1的漏极和栅极，第一MOS管M1的漏极和栅极短接，第一MOS管M1的源级接地；第二分压支路包括依次串联的第二分压电阻RB、第二电阻单元、以及第二MOS管M2；第二分压电阻RB和第一分压电阻RA的电阻值相同，第二分压电阻RB的一端与所述第一分压电阻RA并联，接第一可变电阻单元110，第二电阻单元的一端接第二MOS管M2的栅极和漏极，第二MOS管M2的栅极和漏极短接，第二MOS管M2的源级接地，第一分压电阻RA和第二分压电阻RB的电阻值相同；第一分压支路的输出端为第一分压电阻RA与第一MOS管M1的连接中间点，用于输出第一分压VA；所第二分压支路的输出端为第二分压电阻RB与第二电阻单元之间的连接中间点，用于输出第二分压VB；

复位信号产生模块200，用于比较所述第一分压和第二分压，并根据比较的结果产生复位信号；

具体的，复位信号产生模块200用于比较第一分压RA和第二分压RB，并根据比较的结果产生复位信号fb；

迟滞电压调节模块300，用于根据所述复位信号，调整所述第一可变电阻单元的阻值，使得下电阈值电压低于上电阈值电压，从而形成迟滞电压；

具体的，迟滞电压调节模块300，用于根据复位信号fb，调整第一可变电阻单元110的阻值，使得下电阈值电压低于上电阈值电压，从而形成迟滞电压。

在本实施例中通过将迟滞电压调节模块300与电源电压直接连接，使得上电阈值电压完全与迟滞电压调节模块300无关，这样改善了上电阈值电压在PVT上的偏差。

在本实施例中，在上述实施例的基础上，参考说明书附图2，第二MOS管M2与第一MOS管M1的宽长比之比为1：N，N为正整数；

复位信号产生模块200包括比较器COMP和施密特触发器D；比较器COMP的反相输入端接收第一分压VA，比较器COMP的同相输入端接收所述第二分压VB，比较器COMP的输出端COMP_OUT接施密特触发器D的输入端；施密特触发器D的输出端输出复位信号fb；

第一可变电阻单元110包括第四电阻R4、第五电阻R5，迟滞电压调节模块300包括第三MOS管M3，第三MOS管M3的源级、第四电阻R4的一端接电源电压VDD，第四电阻R4与第五电阻R5依次串联，第三MOS管M3的漏极接第四电阻R4与第五电阻R5的连接中间点，第三MOS管M3的栅极接所述施密特触发器D的输出端。

在本实施例中，具体的，电源电压VDD从0V开始上升，电压VA高于电压VB，由于VA接比较器负端，VB接比较器正端，所以该阶段比较器输出COMP_OUT维持低电平，fb信号跟随VDD上升，复位信号POR_OUT也跟随VDD上升，受fb信号控制的开关SW0打开并把电阻R4、R5短路掉；当电源电压VDD继续升高直到电压VA和VB相等(此处忽略比较器有限增益及失调电压的影响)，此时比较器输出状态发生翻转，COMP_OUT由低电平变成高电平，fb信号由高电平变成低电平，复位信号POR_OUT也由高电平变成低电平，此时对应的电源电压值即为上电阈值电压Vtrig_high；由于fb信号变为低电平，开关SW0断开，电阻R4和R5被重新接回电路，会导致电压VB增大一定电压与电压VA分离，这样做的好处是当电源上存在噪声或者跳变等干扰，导致电源电压VDD在刚上升到上电阈值电压Vtrig_high处又突然降低，此时需要降低到下电阈值电压Vtrig_low以下才会再次触发复位信号，由于上电阈值电压Vtrig_high和下电阈值电压Vtrig_low存在迟滞电压Vhyst，可以有效避免电源电压来回穿越上电阈值电压多次，从而使得输出复位信号来回高低跳变多次；另外第三MOS管M3的源级直连电源电压VDD、第三MOS管M3的漏极接第四电阻R4与第五电阻R5的连接中间点、栅极接复位信号fb，使得上电阈值电压Vtrig_high完全与开关SW0的阻抗无关，这样将极大的改善上电阈值电压Vtrig_high在PVT下的偏差，且一方面消除了体效应，另一方面获得了更大的Vgs电压，有效减小了开关SW0的阻抗，从而极大的改善了开关SW0的阻抗RSW0对迟滞电压Vhyst的影响。

在本实施例中，在上述实施例的基础上，参考说明书附图3，本发明提供的一种上电复位电路还包括下电阈值电压调节模块400，与第一可变电阻单元110及迟滞电压调节模块300连接，用于调节下电电压阈值。第一可变电阻单元110还包括第六电阻R6，迟滞电压调节模块300还包括第四MOS管M4，电阈值电压调节模块400包括第六MOS管M6和第七MOS管M7，第六电阻R6与第四电阻R4、第五电阻R5依次串联，第四MOS管M4的源级与第三MOS管M3的源级串联连接电源电压，第四MOS管M4的栅极与所述第三MOS管M3的栅极串联连接施密特触发器D的输出端，第三MOS管M3的漏极接第六MOS管M6的源级，第六MOS管M6的漏极接第四电阻R4和第五电阻R5的连接中间点，第四MOS管M4的漏极接第七MOS管M7的源级，第七MOS管M7的漏极接第五电阻R5与第六电阻R6的连接中间点，第六MOS管M6和第七MOS管M7的栅极接逻辑电平，第六电阻R6的另一端接分压单元120。

在本实施例中，具体的，电阻R4、R5受2bits逻辑电平信号Low<1:0>控制，主要用来调节下电阈值电压Vtrig_low，从而最终调节迟滞电压Vhyst；电压VA接到比较器COMP的负端，电压VB接到比较器COMP的正端，比较器COMP输出接施密特触发器D，施密特触发器D的输出信号fb控制M3和M4，M3和M4在fb信号为高电平时都断开，此时电阻R4、R5和R6都参与电压VA,VB的分压；M3和M4在fb信号为低电平时都闭合，此时再配合2bits逻辑电平信号Low<1:0>把电阻R4、R5的一部分电阻短路掉，从而实现上电阈值电压Vtrig_high和下电阈值电压Vtrig_low之间的迟滞效果，MOS管M0和M1的宽长比满足1：N的比例关系。

在本实施例中，在上述实施例的基础上，参考说明书附图3，本发明提供的一种上电复位电路，迟滞电压调节模块300还包括第五MOS管M5，下电阈值电压调节模块400还包括第八MOS管M8，第五MOS管M5的源级与第四MOS管M4的源级与第三MOS管M3的源级串联连接电源电压VDD，第五MOS管M5的栅极与第四MOS管M4的栅极与第三MOS管M3的栅极串联连接施密特触发器D的输出端，第五MOS管M5的漏极接第八MOS管M8的源级，第八MOS管M8的漏极与第六电阻R6的另一端、分压单元120连接，第八MOS管M8的的栅极接逻辑电平；

在本实施例中，具体的，电阻R4、R5和R6受2bits逻辑电平信号Low<1:0>控制，主要用来调节下电阈值电压Vtrig_low，从而最终调节迟滞电压Vhyst；电压VA接到比较器的负端，电压VB接到比较器的正端，比较器COMP输出端接施密特触发器D，施密特触发器D的输出信号fb控制M3、M4、M5，M3、M4、M5在fb信号为高电平时都断开，此时电阻R4、R5和R6都参与电压VA,VB的分压；M3、M4、M5在fb信号为低电平时都闭合，此时再配合2bits逻辑电平信号Low<1:0>把电阻R4、R5和R6的一部分电阻短路掉，从而实现上电阈值电压Vtrig_high和下电阈值电压Vtrig_low之间的迟滞效果，MOS管M0和M1的宽长比满足1：N的比例关系。

在本实施例中，在上述实施例的基础上，参考说明书附图3，本发明提供的一种上电复位电路，还包括上电阈值电压调节模块500，与第二电阻单元连接，用于调节上电电压阈值；上电阈值电压调节模块500包括第九MOS管M9、第十MOS管M10，第二电阻单元包括第二电阻R2、第三电阻R3、第七电阻R7，第二分压电阻RB与第二电阻R2、第三电阻R3、第七电阻R7依次串联连接，第七电阻R7的另一端接第二MOS管M2的栅极和漏极；第九MOS管M9的栅极和第十MOS管M10栅极接逻辑电平，第九MOS管M9的漏极与第十MOS管M10的漏极串联接第二分压电阻RB与第二电阻R2的连接中间点；第九MOS管M9的源级接第三电阻R3与第七电阻R7的连接中间点，第十MOS管M10的源级接第三电阻R3与第二电阻R2的连接中间点。

具体的，上电复位电路主体架构由两条电阻和MOS管串联路径构成，左侧路径由电阻R4、R5、R6、RA与MOS管M1串联构成，电阻R4、R5、R6、RB与MOS管M2分压得到电压VA；右侧路径由电阻RB、R2、R3、R7以及二极管连接MOS管M1串联构成，分压得到电压VB；其中电阻R2和R3受2bits逻辑电平信号High<1:0>控制，主要用来修调上电阈值电压Vtrig_high。

在本实施例中，参考说明书附图3，控制迟滞电压值由三个开关实现，分别为开关M3、M4、M5，用PMOS管实现，三个开关的栅电压还是受fb信号控制，但三个开关的源电压直接接电源电压VDD，这样一方面可以增大开关的Vsg电压，另一方面可以消除体效应对开关阈值电压Vth的影响，从而可以有效改善开关M3、M4、M5的阻抗；电阻R4，R5和R6的位置改进到电源电压VDD和电阻RA之间，当Low<1:0>＝2b’00时，L<2:0>＝3b’110，电阻R4，R5和R6都被短路；当Low<1:0>＝2b’01时，L<2:0>＝3b’101，电阻R4和R5被短路，只有电阻R6被串联进电路；当Low<1:0>＝2b’1x时，L<2:0>＝3b’011，电阻R4被短，电阻R5和R6被串联进电路。通过以上改进，本发明技术方案能够解决MOS管的阻抗在PVT下有很大的偏差，进而改善MOS管的阻抗对迟滞电压Vhyst的影响。

针对本实施例，参考说明书附图3，举例说明本发明提供的上电复位电路产生复位信号的机理，具体的，在电源电压VDD上升的初始阶段，电压VA高于电压VB，由于VA接比较器COMP负端，VB接比较器COMP正端，所以该阶段比较器输出COMP_OUT维持低电平，fb信号,跟随VDD上升，复位信号POR_OUT也跟随VDD上升，受fb信号控制的开关MOS管M3、M4、M5都断开，此时电阻R4、R5和R6都接入电路中；当电源电压VDD继续升高直到电压VA和VB相等(此处忽略比较器有限增益及失调电压的影响)，此时比较器COMP输出状态发生翻转，COMP_OUT由低电平变成高电平，fb信号由高电平变成低电平，复位信号POR_OUT也由高电平变成低电平，此时对应的电源电压值即为上电阈值电压Vtrig_high；由于fb信号变为低电平，开关MOS管M3、M4、M5都闭合，此时再配合2bitstrimming信号Low<1:0>把电阻R4、R5和R6的一部分电阻短路掉，会导致电压VB增大电压较电压VA多，从而与电压VA分离。这样做的好处是当电源上存在噪声或者跳变等干扰，导致电源电压VDD在刚上升到上电阈值电压Vtrig_high处又突然降低，此时需要降低到下电阈值电压Vtrig_low以下才会再次触发复位信号fb，由于上电阈值电压Vtrig_high和下电阈值电压Vtrig_low存在迟滞电压Vhyst，可以有效避免电源电压来回穿越上电阈值电压多次，从而使得输出复位信号fb来回高低跳变多次；当电源电压VDD在上升到超过上电阈值电压Vtrig_high并继续上升直到达到稳定值，此时比较器COMP输出一直是高电平，复位信号fb一直维持低电平不变。

在一个实施例中，本发明提供一种集成电路，包括上述实施例的上电复位电路。

应当说明的是，上述实施例均可根据需要自由组合。以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种上电复位电路，其特征在于，包括：

检压模块，用于在上电或下电过程中，检测电源电压的变化；所述检压模块包括设立在电源电压与地之间的串联的第一可变电阻单元、分压单元；其中，所述分压单元包括并联的第一分压支路和第二分压支路；所述第一分压支路包括串联的第一分压电阻和第一MOS管，所述第一分压电阻的一端接所述第一可变电阻单元，所述第一分压电阻的另一端接所述第一MOS管的漏极和栅极，所述第一MOS管的漏极和栅极短接，所述第一MOS管的源级接地；所述第二分压支路包括依次串联的第二分压电阻、第二电阻单元、以及第二MOS管，所述第二分压电阻的一端与所述第一分压电阻并联接所述第一可变电阻单元，所述第二电阻单元的一端接所述第二MOS管的栅极和漏极，所述第二MOS管的栅极和漏极短接，所述第二MOS管的源级接地；所述第一分压电阻和所述第二分压电阻的电阻值相同；所述第一分压支路的输出端为所述第一分压电阻与所述第一MOS管的连接中间点，用于输出第一分压；所述第二分压支路的输出端为所述第二分压电阻与第二电阻单元之间的连接中间点，用于输出第二分压；

复位信号产生模块，用于比较所述第一分压和所述第二分压，并根据比较的结果产生复位信号；

迟滞电压调节模块，用于根据所述复位信号，调整所述第一可变电阻单元的阻值，使得下电阈值电压低于上电阈值电压，从而形成迟滞电压。

2.根据权利要求1所述的一种上电复位电路，其特征在于，所述第一MOS管与所述第二MOS管的宽长比之比为1：N，N为正整数。

3.根据权利要求1或2所述的一种上电复位电路，其特征在于，所述复位信号产生模块包括比较器和施密特触发器；

所述比较器的反相输入端接收所述第一分压，所述比较器的同相输入端接收所述第二分压，所述比较器的输出端接所述施密特触发器的输入端；

所述施密特触发器的输出端输出所述复位信号。

4.根据权利要求3所述的一种上电复位电路，其特征在于，所述第一可变电阻单元包括串联的第四电阻、第五电阻，所述迟滞电压调节模块包括第三MOS管；其中：

所述第三MOS管的源级、所述第四电阻的一端均接电源电压，所述第四电阻与所述第五电阻的连接中间点与所述第三MOS管的漏极电连接，所述第三MOS管的栅极接所述施密特触发器的输出端。

5.根据权利要求1-3任一项所述的一种上电复位电路，其特征在于，还包括下电阈值电压调节模块，分别与所述第一可变电阻单元及所述迟滞电压调节模块电连接，用于调节下电阈值电压。

6.根据权利要求5所述的一种上电复位电路，其特征在于，所述第一可变电阻单元包括依次串联的第四电阻、第五电阻以及第六电阻，所述迟滞电压调节模块包括：第三MOS管以及第四MOS管，所述下电阈值电压调节模块包括第六MOS管和第七MOS管；其中：

所述第四电阻的第一端接电源电压，所述第四电阻的第二端通过所述第五电阻与所述第六电阻的第一端电连接，所述第六电阻的第二端与所述分压单元电连接；

所述第三MOS管的源级、以及所述第四MOS管的源级均与所述电源电压电连接；所述第三MOS管的栅极、以及所述第四MOS管的栅级均与所述复位信号产生模块的输出端电连接；所述第三MOS管的漏极与所述第六MOS管的源级电连接，所述第四MOS管的漏极与所述第七MOS管的源级电连接；

所述第四电阻与第五电阻的连接中间点与所述第六MOS管的漏极电连接；所述第五电阻与所述第六电阻的连接中间点与所述第七MOS管的漏极电连接；所述第六MOS管的栅极、所述第七MOS管的栅极分别接对应的逻辑电平。

7.根据权利要求6所述的一种上电复位电路，其特征在于，所述迟滞电压调节模块还包括第五MOS管，所述下电阈值电压调节模块还包括第八MOS管，其中：

所述第五MOS管的源级与电源电压电连接，所述第五MOS管的栅极与所述复位信号产生模块的输出端电连接，所述第五MOS管的漏极与所述第八MOS管的源级电连接，所述第八MOS管的漏极与所述第六电阻的第二端电连接，所述第六MOS管的栅极输入所述逻辑电平的第一比特位，所述第七MOS管的栅极输入所述逻辑电平的第二比特位，所述第八MOS管的的栅极输入所述逻辑电平的第三比特位；所述逻辑电平用于控制所述第六MOS管、第七MOS管和第八MOS管的开关。

8.根据权利要求1-7所述的一种上电复位电路，其特征在于，还包括上电阈值电压调节模块，与所述第二电阻单元连接，用于调节上电电压阈值。

9.根据权利要求8所述的一种上电复位电路，其特征在于，所述上电阈值电压调节模块包括第九MOS管、第十MOS管，所述第二电阻单元包括第二电阻、第三电阻、第七电阻；其中：

所述第二分压电阻与所述第二电阻、所述第三电阻、所述第七电阻依次串联连接，所述第七电阻的另一端接所述第二MOS管的栅极和漏极；

所述第九MOS管的栅极和所述第十MOS管的栅极分别接对应的逻辑电平，所述第九MOS管的漏极与所述第十MOS管的漏极均与所述第二分压电阻与所述第二电阻的连接中间点电连接；所述第九MOS管的源级电连接至所述第三电阻与所述第七电阻的连接中间点，所述第十MOS管的源级电连接至所述第三电阻与所述第二电阻的连接中间点。

10.一种集成电路，其特征在于，包括权利要求1至9中任一项所述的一种上电复位电路。