KR19990039926U

KR19990039926U - 파워 온 리셋회로

Info

Publication number: KR19990039926U
Application number: KR2019980006389U
Authority: KR
Inventors: 송윤
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-04-22
Filing date: 1998-04-22
Publication date: 1999-11-15
Also published as: KR200246748Y1

Abstract

본 고안은 파워 온 리셋회로에 관한 것으로, 두 개의 전압분배회로를 통해 전원전압의 상대적 변화를 검출하여 리셋바신호를 발생시키는 파워 온 리셋회로를 제공하는데 그 목적이 있다.

이와 같은 목적의 본 고안은 제 1 및 제 2 전압분배회로와, 비교기, 래치를 포함하여 이루어진다. 제 1 전압분배회로는 복수개의 저항이 전원전압과 접지 사이에 직렬 연결되며, 상기 복수개의 각각의 저항과 저항이 상호 연결된 노드에서 제 1 전압을 발생시킨다. 제 2 전압분배회로는 소정의 임계전압을 갖는 복수개의 다이오드가 상기 전원전압과 상기 접지 사이에 직렬 연결되며, 상기 복수개의 각각의 다이오드와 다이오드가 상호 연결된 노드에서 제 2 전압을 발생시킨다. 비교기는 상기 제 1 전압과 상기 제 2 전압을 각각 입력받아 상호 비교하고, 상기 제 1 전압과 상기 제 2 전압의 전압차가 일정값에 도달하면 하이레벨의 출력신호를 발생시킨다. 래치는 소정 레벨의 논리임계전압이 설정되고, 상기 비교기에서 발생하는 출력신호가 입력되며, 상기 출력신호의 전압레벨이 상기 논리임계전압 이상이 되면 리셋신호를 발생시킨다. 따라서 본 고안은 전원전압이 래치를 구성하는 인버터의 논리임계전압에 도달하지 않은 경우에도 충분히 리셋바신호를 충분히 발생시킬 수 있기 때문에, 저속 파워 업 동작에서 리셋바신호의 발생시점을 기존보다 크게 앞당기는 효과를 제공한다.

Description

파워 온 리셋회로

본 고안은 파워 온 리셋회로에 관한 것으로, 시스템이 파워 온 될 때 전원전압이 충분히 상승한 것을 검출하여 리셋신호를 발생시킴으로써 시스템 전체 또는 일부가 초기화되도록 하는 파워 온 리셋회로에 관한 것이다.

일반적으로 파워 온 리셋회로는 전원전압레벨이 시스템을 구동하는데 필요한 전압레벨 이상으로 상승하는 것을 검출하여, 리셋신호를 발생시켜서 시스템이 초기화되도록 하는 회로이다. 도 1은 이와 같은 종래의 파워 온 리셋회로를 나타낸 것으로서, 다음과 같이 구성된다.

전원전압(VDD)과 접지(VSS) 사이에는 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)가 직렬 연결된다. 피모스 트랜지스터(Q1)의 게이트는 접지되어 다이오드로서 동작하고, 엔모스 트랜지스터(Q2)의 게이트에는 전원전압(VDD)이 공급되어 역시 하나의 다이오드로서 동작한다.

피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)의 각각의 드레인이 연결된 노드(N1)에는 캐패시터(C)가 연결되어, 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)에 의해 각각 충전되거나 방전된다.

또한 노드(N1)에는 두 개의 인버터(INV1)(INV2)로 구성된 래치가 연결된다. 래치를 구성하는 인버터(INV1)는 소정의 논리임계전압(V_LT; Logic Threshold Voltage)을 갖는데, 캐패시터(C)의 충전전압이 이 논리임계전압(VLT)보다 클 때 인버터(INV1)에서는 로우레벨의 신호가 출력된다.

래치의 인버터(INV1)의 출력되는 로우레벨의 신호는 직렬 연결된 또 다른 두 개의 인버터(INV3)(INV4)를 통하여 리셋바신호(/RST)로서 최종 출력된다.

이와 같은 종래의 파워 온 리셋회로의 동작특성을 도 2의 특성곡선을 통하여 살펴보면 다음과 같다. 도 2는 도 1에 나타낸 파워 온 리셋회로의 특성곡선으로서, (a)는 저속 파워 업의 특성곡선이며, (b)는 고속 파워 업의 특성곡선이다.

먼저 도 2(a)에서, 전원전압(VDD)의 파워 업 속도가 느리기 때문에 상승곡선의 기울기 또한 작다. 따라서 전원전압(VDD)이 모스 트랜지스터(Q1)(Q2)의 임계전압(V_T)에 도달할 때(t1)까지는 노드(N1)의 전압(VN1) 역시 작은 기울기를 갖는다.

t1의 시점에서 피모스 트랜지스터(Q1)가 턴 온되어 노드전압(VN1)이 급격히 상승함에 따라 캐패시터(C)에 충전되는 전압 역시 크게 증가한다. 캐패시터(C)의 충전전압이 인버터(INV1)의 논리임계전압(VLT)에 도달하는 시점(t1)에서 인버터(INV1)의 출력신호는 로우레벨로 하강한다. 이 로우레벨의 출력신호가 두 개의 인버터(INV1)(INV2)를 통하여 로우레벨의 리셋바신호(/RST)로서 출력되는 것이다.

도 2(b)에 나타낸 고속 파워 업의 경우에도 동작원리는 동일하다. 다만 전원전압(VDD)의 기울기가 크기 때문에 피모스 트랜지스터(Q1)가 턴 온되는 시점(t2)이 도 2(a)의 경우보다 빨라지고, 캐패시터(C)의 충전전압이 인버터(INV1)의 논리임계전압(VLT)에 도달하는 시간 역시 단축된다. 결과적으로 리셋바신호(/RST)의 출력시점 역시 빨라지는 것이다.

도 2의 (a)와 (b)를 비교하여 보면 각각의 경우에 리셋바신호(/RST)의 발생시점이 크게 차이를 나타낸다. 따라서 저속 파워 업의 경우에 리셋바신호(/RST)가 지나치게 늦게 발생하는 문제가 있다.

따라서 본 고안은 두 개의 전압분배회로를 통해 전원전압의 상대적 변화를 검출하여 리셋바신호를 발생시키는 파워 온 리셋회로를 제공하는데 그 목적이 있다.

이와 같은 목적의 본 고안은 제 1 및 제 2 전압분배회로와, 비교기, 래치를 포함하여 이루어진다. 제 1 전압분배회로는 복수개의 저항이 전원전압과 접지 사이에 직렬 연결되며, 상기 복수개의 각각의 저항과 저항이 상호 연결된 노드에서 제 1 전압을 발생시킨다.

제 2 전압분배회로는 소정의 임계전압을 갖는 복수개의 다이오드가 상기 전원전압과 상기 접지 사이에 직렬 연결되며, 상기 복수개의 각각의 다이오드와 다이오드가 상호 연결된 노드에서 제 2 전압을 발생시킨다.

비교기는 상기 제 1 전압과 상기 제 2 전압을 각각 입력받아 상호 비교하고, 상기 제 1 전압과 상기 제 2 전압의 전압차가 일정값에 도달하면 하이레벨의 출력신호를 발생시킨다.

래치는 소정 레벨의 논리임계전압이 설정되고, 상기 비교기에서 발생하는 출력신호가 입력되며, 상기 출력신호의 전압레벨이 상기 논리임계전압 이상이 되면 리셋신호를 발생시킨다.

도 1은 종래의 파워 온 리셋회로를 나타낸 회로도.

도 2는 도 1에 나타낸 파워 온 리셋회로의 특성곡선으로서, (a)는 저속 파워 업 동작의 특성곡선이며, (b)는 고속 파워 업 동작의 특성곡선.

도 3은 본 고안에 따른 파워 온 리셋회로를 나타낸 회로도.

도 4는 도 3에 나타낸 파워 온 리셋회로의 특성곡선으로서, (a)는 저속 파워 업 동작의 특성곡선이며, (b)는 고속 파워 업 동작의 특성곡선.

* 도면의 주요 부분에 대한 부호의 설명 *

Q1 : 피모스 트랜지스터 Q2 : 엔모스 트랜지스터

C : 캐패시터 INV1∼INV24 : 인버터

R1∼R3 : 저항 D1∼D5 : 다이오드

COMP : 비교기 /RST : 리셋신호

이와 같이 이루어지는 본 고안의 바람직한 실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다. 도 3은 본 고안에 따른 파워 온 리셋회로를 나타낸 회로도로이며, 도 4는 도 3에 나타낸 파워 온 리셋회로의 특성곡선으로서, (a)는 저속 파워 업 동작의 특성곡선이며, (b)는 고속 파워 업 동작의 특성곡선이다.

전원전압(VDD)과 접지(VSS) 사이에는 두 개의 저항(R1)(R2)이 직렬 연결되어 제 1 전압분배회로를 구성한다. 두 개의 저항(R1)(R2)이 상호 연결된 노드(N2)의 전압(VN2)은 다음의 식(1)과 같이 표현할 수 있다.

즉, 저항(R1)(R2)으로 구성된 제 1 전압분배회로는 전원전압(VDD)의 변화를 비례적으로 반영하는 것이다.

전원전압(VDD)과 접지(VSS) 사이에는 상술한 제 1 전압분배회로 뿐만 아니라 다수개의 다이오드(D1∼D5)와 하나의 저항(R3)이 직렬 연결되어 제 2 전압분배회로를 구성한다. 다수개의 다이오드 중에서 두 번째 다이오드(D2)와 세 번째 다이오드(D3)가 연결된 노드(N3)의 전압은 다음의 식(2)와 같이 표현할 수 있다.

V_N3=V_DD-2V_t

위의 식(2)에서 Vt는 다이오드(D1)(D2)의 각각의 임계전압이다. 따라서 제 2 전압분배회로는 제 1 전압분배회로보다는 전원전압(VDD)의 변화를 상대적으로 반영한다.

이를 좀더 구체적으로 설명하면, 제 1 전압분배회로의 경우에는 두 저항(R1)(R2)의 크기가 고정되어 있기 때문에 노드전압(VN2)은 전원전압(VDD)의 상승곡선과 마찬가지로 직선을 그린다. 그러나 제 2 전압분배회로의 경우에는 다이오드의 특성에 따라 노드전압(VN3)이 비선형성을 갖는다.

또한 제 1 전압분배회로의 각각의 저항(R1)(R2)의 크기와, 제 2 전압분배회로의 각각의 다이오드(D1)(D2)의 임계전압(Vt)의 크기를 적절히 설정하여 두 노드전압(VN2)(VN3)이 서로 다른 값을 갖도록 한다.

이와 같은 두 노드전압(VN2)(VN3)은 비교기(COMP)에 기준신호와 비교신호로서 각각 입력된다. 비교기(COMP)에서는 두 노드전압(VN2)(VN3)의 차가 일정크기에 도달하면 하이레벨의 출력신호(VN4)를 발생시킨다. 비교기(COMP)의 하이레벨 출력신호(VN4)는 두 개의 인버터(INV21)(INV22)로 구성된 래치에 입력되는데, 래치의 인버터(INV21)는 소정의 논리임계전압(VLT)을 갖는다.

이 때, 비교기(COMP)의 출력신호(VN4)가 하이레벨일 때의 전압레벨을 인버터(INV21)의 논리임계전압(VLT)보다 높게 설정하여, 인버터(INV21)에서 로우레벨의 신호가 출력되어 리셋바신호(/RST)신호가 발생할 수 있도록 한다. 이렇게 되면 비교기(COMP)에 입력되는 두 노드전압(VN2)(VN3)의 차가 비교기(COMP)와 래치를 통하여 리셋바신호(/RST)를 발생시키는데 직접 반영되는 것이다.

따라서, 본 고안은 전원전압이 래치를 구성하는 인버터의 논리임계전압에 도달하지 않은 경우에도 충분히 리셋바신호를 충분히 발생시킬 수 있기 때문에, 저속 파워 업 동작에서 리셋바신호의 발생시점을 기존보다 크게 앞당길 수 있다.

Claims

파워 온 리셋회로에 있어서,

복수개의 저항이 전원전압과 접지 사이에 직렬 연결되며, 상기 복수개의 각각의 저항과 저항이 상호 연결된 노드에서 제 1 전압을 발생시키는 제 1 전압분배회로와;

소정의 임계전압을 갖는 복수개의 다이오드가 상기 전원전압과 상기 접지 사이에 직렬 연결되며, 상기 복수개의 각각의 다이오드와 다이오드가 상호 연결된 노드에서 제 2 전압을 발생시키는 제 2 전압분배회로와;

상기 제 1 전압과 상기 제 2 전압을 각각 입력받아 상호 비교하고, 상기 제 1 전압과 상기 제 2 전압의 전압차가 일정값에 도달하면 하이레벨의 출력신호를 발생시키는 비교기와;

소정 레벨의 논리임계전압이 설정되고, 상기 비교기에서 발생하는 출력신호가 입력되며, 상기 출력신호의 전압레벨이 상기 논리임계전압 이상이 되면 리셋신호를 발생시키는 래치를 포함하는 파워 온 리셋회로.