CN116632137B - 抗静电能力改善层及其制备方法、外延片及发光二极管 - Google Patents
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Abstract
本发明提供一种抗静电能力改善层及其制备方法、外延片及发光二极管,所述抗静电能力改善层包括周期性依次层叠设置的基层、保护层、第一核心层、第二核心层以及准备层;其中,所述基层为InGaN层、保护层为GaN层、第一核心层为Ga2O3层、第二核心层为Ga2O3与GaN的渐变层、准备层为GaN层。本发明解决了现有技术中的外延片抗静电能力差的问题。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种抗静电能力改善层及其制备方法、外延片及发光二极管。
背景技术
LED发光二极管是基于在半导体中通过电子空穴发生辐射复合释放光子的原理实现发光。具有体积小、能耗低、寿命长、环保等一系列传统光源不具备的优点。近年在白光照明、户外显示、屏幕背光等领域的广泛应用。
静电损伤是影响光电子器件稳定性的主要原因之一,LED芯片在制造和使用过程中对于静电压是敏感的,当LED芯片电极间静电压过高时,会在正负电极之间瞬间放电,对LED芯片造成永久损伤,因此,抗静电冲击能力是LED的一个重要指标,随着LED应用范围的扩展,要求芯片本身具有更加苛刻的静电耐受能力。
目前蓝、绿、白光LED芯片主要使用GaN作为发光基体材料,GaN外延层主要利用蓝宝石(Al2O3)作为外延衬底材料。但因GaN与蓝宝石衬底之间晶格失配(>11%)和较大的热膨胀系数差异,导致在GaN外延层内缺陷密度高达1×109cm-2,这些缺陷提供了漏电通道,对LED芯片的漏电、抗静电能力等电性性能有着极大的不良影响,因此现有的外延片存在抗静电能力差的问题。
发明内容
基于此,本发明的目的是提供一种抗静电能力改善层及其制备方法、外延片及发光二极管,旨在解决现有技术中的外延片抗静电能力差的问题。
本发明实施例是这样实现的:
一方面,本发明实施例提出一种抗静电能力改善层,包括周期性依次层叠设置的基层、保护层、第一核心层、第二核心层以及准备层;
其中,所述基层为InGaN层、保护层为GaN层、第一核心层为Ga2O3层、第二核心层为Ga2O3与GaN的渐变层、准备层为GaN层。
另外,根据上述提出的抗静电能力改善层,至少还可以具有如下的附加技术特征:
进一步的,所述抗静电能力改善层的厚度为5nm~100nm。
进一步的,单个周期内,所述基层的厚度为0.5 nm ~5nm、保护层的厚度为0.5 nm~100nm、第一核心层的厚度为0.5nm~20nm、第二核心层的厚度为0.5 nm ~5nm、准备层的厚度为0.5 nm ~100nm。
进一步的,所述基层、保护层、第一核心层、第二核心层以及准备层的生长周期均为1~100。
另一方面,本发明实施例提出一种抗静电能力改善层的制备方法,用于制备上述任一项所述的抗静电能力改善层,所述方法包括:
通入生长所需的源和载气;
按预设周期依次生长基层、保护层、第一核心层、第二核心层以及准备层以形成抗静电能力改善层;
其中,所述基层为InGaN层、保护层为GaN层、第一核心层为Ga2O3层、第二核心层为Ga2O3与GaN的渐变层、准备层为GaN层。
进一步的,上述抗静电能力改善层的制备方法,其中,所述基层的生长温度为750℃~850℃、保护层与准备层的生长温度均为750℃~1200℃、第一核心层和第二核心层的生长温度均为800℃~1200℃。
进一步的,上述抗静电能力改善层的制备方法,其中,所述抗静电能力改善层的生长压力为50torr~500torr。
进一步的,上述抗静电能力改善层的制备方法,其中,所述保护层、第一核心层、准备层均掺杂有Si,所述保护层、第一核心层、准备层的Si掺杂浓度均为1E17 cm-3~1E19cm-3,所述保护层、第一核心层、准备层的Si掺杂浓度逐渐减小。
再一方面,本发明实施例提出一种外延片,包括上述任一项所述的抗静电能力改善层,所述外延片还包括衬底、缓冲层、非掺杂GaN层、N型GaN层、多量子阱层以及p型层;
所述缓冲层、非掺杂GaN层、N型GaN层、抗静电能力改善层、多量子阱层、以及p型层依次层叠在所述衬底上。
再一方面,本发明实施例提出一种发光二极管,包括上述所述的外延片。
与现有技术相比,本发明实施例具有以下有益效果:
由于Ga2O3自身带隙较大(4.94eV),高于氮化镓,更宽的禁带宽度意味着电子需要更多的能量从价带跃迁到导带,越能增加,意味着宽禁带器件能够承受的峰值电压越高,因此器件在更恶劣的环境下工作的化学稳定性越高,抗击穿能力越强,同时氧化镓与GaN的晶格失配仅2.6%,异质生长不会导致大的晶格失配影响晶体质量,避免了外延层的缺陷提供漏电通道,提升了外延片的抗静电能力。
附图说明
图1为本发明一实施例当中的外延片的结构示意图;
图2为本发明一实施例当中的抗静电能力改善层制备方法的流程图;
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明,下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是,当元件被称为“固设于”另一个元件,它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件,它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义,本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的,不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明实施例针对现有的外延片抗静电能力差的问题,提出了一种抗静电能力改善层及其制备方法、外延片及发光二极管,其中:
请参阅图1,所示为本发明一实施例当中提出的外延片的结构示意图,该外延片包括:
衬底1,依次层叠在衬底1上的缓冲层2、非掺杂GaN层3、N型GaN层4、抗静电能力改善层5、多量子阱层6、以及p型层7。
其中,抗静电能力改善层5包括周期性依次层叠设置的基层50、保护层51、第一核心层52、第二核心层53以及准备层54。
具体的,基层50为InGaN层、保护层51为GaN层、第一核心层52为Ga2O3层、第二核心层53为Ga2O3与GaN的渐变层、准备层54为GaN层。
可以理解的,由于Ga2O3自身带隙较大(5.95eV),高于氮化镓,更宽的禁带宽度意味着电子需要更多的能量从价带跃迁到导带,越能增加,意味着宽禁带器件能够承受的峰值电压越高,因此器件在更恶劣的环境下工作的化学稳定性越高,抗击穿能力越强,同时氧化镓与GaN的晶格失配仅2.6%,异质生长不会导致大的晶格失配影响晶体质量,避免了外延层的缺陷提供漏电通道,提升了外延片的抗静电能力。
进一步的,抗静电能力改善层5的厚度过厚会影响电子的迁移速率,电压升高;而厚度太薄抗静电能力改善效果不明显,优选的,抗静电能力改善层5的厚度设置为5nm~100nm,具体的,单个周期内,基层50的厚度为0.5 nm ~5nm、保护层51的厚度为0.5 nm ~100nm、第一核心层52的厚度为0.5nm~20nm、第二核心层53的厚度为0.5 nm ~5nm、准备层54的厚度为0.5 nm ~100nm,基层50、保护层51、第一核心层52、第二核心层53以及准备层54的生长周期均为1~100。
示例性的,本发明实施例当中的外延片除抗静电能力改善层5的其他层的结构以及对应的生长过程如下:
其中,衬底1可以为蓝宝石衬底、SiC衬底或者Si衬底,在本实施例当中,衬底1采用蓝宝石衬底、石墨盘作为载盘,采用设备MOCVD,以三甲基镓(TMGa)、三乙基镓(TEGa)为Ga源、氨气(NH3)为N源,H2、N2为载气,掺杂源分别是硅烷(SiH4)、三甲基铝(TMAl)和二茂镁(Cp2Mg)。
其中,在温度为1100℃的条件下,通入TMGa、NH3、H2、N2,生长厚度为3000nm的缓冲层2;
在温度为1070℃的条件下,通入TMGa、SiH4、NH3、H2、N2,生长厚度为2000nm的N型GaN层4,SiH4的浓度为8E18cm-3。
通入TEGa、TMIn、NH3、H2、N2(生长量子阱层时不通H2),生长厚度为140nm的多量子阱层6,其中量子阱层的生长温度为770℃,量子垒的生长温度为880℃,量子阱层为InGaN层,量子垒层为GaN层。
通入TMGa、CP2Mg,NH3、H2、N2,生长p型GaN层得到p型层7,其中,厚度为400nm,生长温度为950℃,Mg的浓度为2E19cm-3。
请参阅图2,另一方面,本发明实施例提出的抗静电能力改善层的制备方法,用于制备上述的抗静电能力改善层,所述方法包括步骤S10。
步骤S10,通入生长所需的源和载气。
其中,TEGa/TMGa作为Ga源,TMIn 作为铟源,O2作为氧源,CP2Mg作为镁源,氨气NH3为N源,H2、N2为载气。
步骤S11,按预设周期依次生长基层、保护层、第一核心层、第二核心层以及准备层以形成抗静电能力改善层。
其中,所述基层为InGaN层、保护层为GaN层、第一核心层为Ga2O3层、第二核心层为Ga2O3与GaN的渐变层、准备层为GaN层。
具体的,温度过高会降低InGaN中In组分,降低抗静电能力改善效果;温度过低会导致晶体内的碳含量增加,降低晶体质量,LED结构漏电增大,优选的,基层的生长温度为750℃~850℃、保护层与准备层的生长温度均为750℃~1200℃、第一核心层和第二核心层的生长温度均为800℃~1200℃。
示例性的,在生长抗静电能力改善层时,可以按如下方式进行生长:
步骤1、在温度为800℃的条件下,通入TEGa、TMIn 、NH3、H2、N2、CP2Mg,生长厚度为2nm的InGaN层;
步骤2、在温度为900℃、压力为200torr的条件下,通入TMGa、NH3、H2、N2生长厚度为2nm的GaN层;
步骤3、在温度为950℃的条件下,通入TMGa、O2,N2,生长速率为0.2nm/s,生长Ga2O3;
步骤4、反应腔升温至1050;
步骤5、降低反应压力200torr至50torr,维持10秒钟,反应腔压力调整到200torr,维持10秒,重复步骤5 循环3次,减少反应腔内O2残余;
步骤6、关闭O2,通入TMGa、N2,NH3流量由0SLM逐渐增加到200SLM 生长Ga2O3到GaN的过渡材料,生长速率为0.2nm/s(0.1~1.5nm/s),厚度为3nm(1nm~20nm),温度从1050℃逐渐降低到950℃(800℃~1200℃),SiH4的浓度为1.1E18cm-3(1E17 cm-3~1E19cm-3),高温生长Ga2O3,消耗反应腔中残留的O2,同时在高温生长的同时将残留的少量O2覆盖在反应腔内壁;
步骤7、在950℃的条件下,通入TMGa、NH3、H2、N2生长厚度为2nm的GaN层。
进一步的,压力过高,生长过程中的杂质浓度不易控制,降低抗静电能力改善效果;压力过低生长速度过慢影响设备利用效率,且更低压力不易达到,优选的,抗静电能力改善层的生长压力为50torr~500torr。
更进一步的,保护层、第一核心层、准备层均掺杂有Si,掺杂过高导致漏电通道过多,漏电偏大;掺杂过低漏电通道过少,全部电流聚集在少量通道中,大量放电降低抗静电能力。
优选的,保护层、第一核心层、准备层的Si掺杂浓度均为1E17 cm-3~1E19 cm-3,所述保护层、第一核心层、准备层的Si掺杂浓度逐渐减小。
另外,保护层、第一核心层、准备层的自身的Si掺杂浓度也可以在自身逐渐减小,例如,保护层的Si掺杂浓度为x,第一核心层设置为两层,第一层的Si掺杂浓度为y1,第二层的Si掺杂浓度为y2,准备层的Si掺杂浓度为z,其中x≥y1>y2≥z>0;其中,x、y1、y2、z可以是变量也可以是定量,或者,保护层设置为两层,第一层的Si掺杂浓度为x1,第二层的Si掺杂浓度为x2,第一核心层设置为两层,第一层的Si掺杂浓度为y1,第二层的Si掺杂浓度为y2,准备层设置为两层,第一层的Si掺杂浓度为z1,第二层的Si掺杂浓度为z2,x1>x2≥y1>y2≥z1>z2>0;其中,x1,x2,y1,y2,z1,z2可以是变量也可以是定量。
具体的,在本发明一些较佳的实施例当中,Ga2O3生长的Ga源优选的采用TEGa,减少C污染,并且,还可以采用高温低生长速率,进一步有效的减少C污染。
另一方面,本发明实施例提出的发光二极管,包括上述的外延片。
为了便于理解本发明,下面将参照相关实施例对本发明进行更全面的描述。但是,本发明可以以许多不同的形式来实现,并不限于本文所描述的实施例。相反地,提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
实施例一
本发明实施例一提供一种外延片制备方法,包括:
提供一衬底;
依次生长缓冲层、非掺杂GaN层、N型掺杂GaN层、抗静电能力改善层、多量子阱层以及p型层;
生长抗静电能力改善层包括,按预设周期依次生长基层、保护层、第一核心层、第二核心层以及准备层以形成抗静电能力改善层。
其中,基层为InGaN层、保护层为GaN层、第一核心层为Ga2O3层、第二核心层为Ga2O3与GaN的渐变层、准备层为GaN层。
其中,保护层的厚度为2nm,第一核心层的厚度为1nm,第二核心层的厚度为3nm,准备层的厚度为0.5nm,第一核心层的掺杂浓度为2E18cm-3,保护层、准备层、第一核心层和第二核心层的生长温度均为950℃。
实施例二
本发明实施例二也提出一种外延片制备方法,本实施例当中的外延片制备方法与实施例一当中的外延片制备方法的不同之处在于:
保护层的厚度为1nm,准备层的厚度为2nm,第一核心层的第一部分的掺杂浓度为1.3E18cm-3,第一核心层的第二部分的掺杂浓度为1.2E18cm-3。
实施例三
本发明实施例三也提出一种外延片制备方法,本实施例当中的外延片制备方法与实施例一当中的外延片制备方法的不同之处在于:
保护层的厚度为0.5nm,未设置第一核心层,准备层的厚度为2nm。
实施例四
本发明实施例四也提出一种外延片制备方法,本实施例当中的外延片制备方法与实施例一当中的外延片制备方法的不同之处在于:
保护层、准备层、第一核心层和第二核心层的生长温度均为1000℃。
实施例五
本发明实施例五也提出一种外延片制备方法,本实施例当中的外延片制备方法与实施例一当中的外延片制备方法的不同之处在于:
第一核心层的掺杂浓度为1E18 cm-3。
实施例六
本发明实施例六也提出一种外延片制备方法,本实施例当中的外延片制备方法与实施例一当中的外延片制备方法的不同之处在于:
第一核心层的厚度为3nm,第二核心层的厚度为9nm。
为了与本发明上述实施例进行对比,本发明实施例还提出以下对照例。
对照例一
本发明对照例一也提出一种外延片制备方法,本对照例当中的外延片制备方法与实施例一当中的外延片制备方法的不同之处在于:
未设置抗静电能力改善层。
请参阅下表一,所示为本发明上述实施例一至实施例六及对照例一对应的参数。
表一
其中,在实际应用当中,分别采用本发明上述实施例一至实施例六、及对照例一所对应的制备方法及参数制备得到对应的外延片,并对各实施例制备得到的外延片以及对照例中制备的外延片分别进行性能测试,测试数据如下表二所示。
需要说明的是,为了保证验证结果的可靠性,本发明上述实施例一至实施例六、及对照例一对应制备外延片时除上述参数不同以外、其它都应当相同,例如外延片的每一层的制备工艺及参数都应当保持一致。
表二
其中,ESD-8kV为相对于对照例的抗静电能力提升率,结合上述表一和表二的数据可以明显看出,由于Ga2O3自身带隙较大(4.94eV),高于氮化镓,更宽的禁带宽度意味着电子需要更多的能量从价带跃迁到导带,越能增加,意味着宽禁带器件能够承受的峰值电压越高,因此器件在更恶劣的环境下工作的化学稳定性越高,抗击穿能力越强,同时氧化镓与GaN的晶格失配仅2.6%,异质生长不会导致大的晶格失配影响晶体质量,避免了外延层的缺陷提供漏电通道,提升了外延片的抗静电能力。
另外,结合实施例四、实施例五可以明显看出,掺杂过低漏电通道过少,全部电流聚集在少量通道中,大量放电降低抗静电能力;结合实施例四、实施例六可以明显看出抗静电能力改善层的厚度太薄抗静电能力改善效果不明显。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对本发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。
Claims (9)
1.一种抗静电能力改善层,其特征在于,包括周期性依次层叠设置的基层、保护层、第一核心层、第二核心层以及准备层;
其中,所述基层为InGaN层、保护层为GaN层、第一核心层为Ga2O3层、第二核心层为Ga2O3与GaN的渐变层、准备层为GaN层,所述保护层、第一核心层、准备层均掺杂有Si,所述保护层、第一核心层、准备层的Si掺杂浓度均为1E17cm-3~1E19cm-3,所述保护层、第一核心层、准备层的Si掺杂浓度逐渐减小,所述Ga2O3层的生长的 Ga 源采用 TEGa,所述Ga2O3层的生长温度为800℃~1200℃、生长速率为0.1nm/s ~1.5nm/s。
2.根据权利要求1所述的抗静电能力改善层,其特征在于,所述抗静电能力改善层的厚度为5nm~100nm。
3.根据权利要求1或2所述的抗静电能力改善层,其特征在于,单个周期内,所述基层的厚度为0.5nm ~5nm、保护层的厚度为0.5nm ~100nm、第一核心层的厚度为0.5nm~20nm、第二核心层的厚度为0.5nm ~5nm、准备层的厚度为0.5nm ~100nm。
4.根据权利要求1所述的抗静电能力改善层,其特征在于,所述基层、保护层、第一核心层、第二核心层以及准备层的生长周期均为1~100。
5.一种抗静电能力改善层的制备方法,其特征在于,用于制备权利要求1至4中任一项所述的抗静电能力改善层,所述方法包括:
通入生长所需的源和载气;
按预设周期依次生长基层、保护层、第一核心层、第二核心层以及准备层以形成抗静电能力改善层;
其中,所述基层为InGaN层、保护层为GaN层、第一核心层为Ga2O3层、第二核心层为Ga2O3与GaN的渐变层、准备层为GaN层。
6.根据权利要求5所述的抗静电能力改善层的制备方法,其特征在于,所述基层的生长温度为750℃~850℃、保护层与准备层的生长温度均为750℃~1200℃、第一核心层和第二核心层的生长温度均为800℃~1200℃。
7.根据权利要求5所述的抗静电能力改善层的制备方法,其特征在于,所述抗静电能力改善层的生长压力为50torr~500torr。
8.一种外延片,其特征在于,包括权利要求1至4中任一项所述的抗静电能力改善层,所述外延片还包括衬底、缓冲层、非掺杂GaN层、N型GaN层、多量子阱层以及p型层;
所述缓冲层、非掺杂GaN层、N型GaN层、抗静电能力改善层、多量子阱层、以及p型层依次层叠在所述衬底上。
9.一种发光二极管,其特征在于,包括权利要求8中所述的外延片。
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