CN116613188A - 半导体器件及其制作方法 - Google Patents

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葛明茹
孔果果
何世伟
杨望沁
余永健
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Abstract

本发明公开了半导体器件及其制作方法，包括源极、漏极、闸极、底电介质层、闸极电介质层、通道结构以及金属氮化物层。漏极与源极在垂直方向上堆叠设置，闸极设置在漏极与源极之间。底电介质层设置在源极与闸极之间。通道结构设置在漏极与源极之间并电性连接漏极与源极，通道结构部分设置在闸极内，并包括在水平方向上依序堆叠的通道层与绝缘层。闸极电介质层设置在通道结构与闸极之间。金属氮化物层设置在闸极电介质层与闸极之间。如此，可隔绝闸极电介质层与闸极的直接接触，改善半导体器件的操作表现。

Description

半导体器件及其制作方法
技术领域
本发明总体上涉及一种半导体器件及其制作方法，更具体地，涉及一种具有垂直通道结构的半导体器件及其制作方法。
背景技术
半导体集成电路的技术随着时间不断地进步成长，每个新世代制造工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各晶片区域上的功能组件因产品革新需求而必须使其数量与密度不断地提高，当然也就使得各组件几何尺寸需越来越小。由于传统的平面式(planar)金氧半导体(metal-oxide-semiconductor，MOS)晶体管制造工艺难以持续微缩，故业界已提出以立体或非平面(non-planar)式晶体管组件来取代传统的平面式晶体管组件，从而缩小晶体管组件的几何尺寸或/及提高晶体管元件的操作表现。
发明内容
本发明的目的是提供了一种半导体器件及其制作方法，在通道结构与闸极之间额外形成金属氮化物层，避免闸极电介质层直接接触金属而容易产生高阻值的产物，从而提高半导体器件的操作表现。
为了实现上述目的，本发明的一个实施例提供了一种半导体器件，包括源极、漏极、闸极、底电介质层、闸极电介质层、通道结构及金属氮化物层。所述漏极与所述源极在垂直方向上堆叠设置。所述闸极在所述垂直方向上设置在所述漏极与所述源极之间。所述底电介质层在所述垂直方向上设置在所述源极与所述闸极之间。所述通道结构在所述垂直方向上设置在所述漏极与所述源极之间并电性连接所述漏极与所述源极，其中，所述通道结构部分设置在所述闸极内，并包括在水平方向上依序堆叠的通道层与绝缘层。所述闸极电介质层在所述水平方向上设置在所述通道结构与所述闸极之间。所述金属氮化物层设置在所述闸极电介质层与所述闸极之间，其中，部分的所述底电介质层夹设在所述金属氮化物层与所述源极之间。
可选的，所述金属氮化物层的顶面低于所述通道结构的顶面。
可选的，所述金属氮化物层的顶面介于所述通道结构的顶面与所述闸极的顶面之间。
可选的，所述漏极、所述源极与所述闸极包括相同的金属材料。
可选的，所述闸极还包括：闸极层；以及闸极阻障层，设置在所述闸极层下方，所述闸极阻障层物理性接触所述金属氮化物层。
可选的，所述金属氮化物层与所述闸极阻障层包括相同的材料。
可选的，所述金属氮化物层与所述闸极阻障层共同具有L型截面。
可选的，所述金属氮化物层的底面低于所述闸极阻障层的底面，且不物理性接触所述源极。
可选的，所述金属氮化物层的底面与所述闸极阻障层的底面齐平，且不物理性接触所述源极。
可选的，所述通道层还包括：第一半导体层，堆叠在所述闸极电介质层上，且不物理性接触所述源极；以及第二半导体层，堆叠在所述第一半导体层与所述绝缘层之间，所述第二半导体层物理性接触所述源极与所述漏极。
可选的，所述第一半导体层包括一I型截面，所述第二半导体层包括一U型截面。
可选的，所述通道层包括氧化铟锌、氧化铝锌、或氧化铟镓锌。
为了实现上述目的，本发明的一个实施例提供了一种半导体器件的制作方法，包括以下步骤。形成源极、漏极，所述漏极与所述源极在垂直方向上堆叠设置。形成闸极，所述闸极在所述垂直方向上形成在所述漏极与所述源极之间。形成通道结构，所述通道结构在所述垂直方向上形成在所述漏极与所述源极之间并电性连接所述漏极与所述源极，所述通道结构部分形成在所述闸极内，其中所述通道结构包括在水平方向上依序堆叠的通道层与绝缘层。形成闸极电介质层，所述闸极电介质层在所述水平方向上形成在所述通道结构与所述闸极之间。在所述闸极电介质层与所述闸极之间形成金属氮化物层。
可选的，所述之半导体器件的制作方法，还包括：在所述垂直方向上形成贯穿所述闸极的穿孔；形成所述通道结构前，在所述穿孔内形成金属氮化物材料层；以及部分移除所述金属氮化物材料层，形成所述金属氮化物层。
可选的，所述金属氮化物层的顶面低于所述通道结构的顶面。
可选的，所述金属氮化物层的顶面介于所述通道结构的顶面与所述闸极的顶面之间。
可选的，所述之半导体器件的制作方法，还包括：在所述穿孔内依序形成闸极电介质材料层与第一半导体材料层；部分移除所述闸极电介质材料层与所述第一半导体材料层，形成所述闸极电介质层与第一半导体层；在所述穿孔内形成第二半导体材料层与绝缘材料层；以及部分移除所述第二半导体材料层与所述绝缘材料层，形成第二半导体层与所述绝缘层，所述通道层包括所述第一半导体层与所述第二半导体层。
可选的，所述第二半导体层物理性接触所述源极与所述漏极，所述第一半导体层不接触所述源极。
可选的，所述第一半导体层包括一I型截面，所述第二半导体层包括一U型截面。
可选的，所述漏极设置在所述绝缘层上，所述漏极的底面与所述通道结构的顶面齐高。
整体来说，本发明的半导体器件及其制作方法系在通道结构与闸极之间额外形成金属氮化物层，避免所述闸极电介质层的电介质材料与所述闸极的金属材料直接接触而容易产生高阻值的产物，从而提高所述半导体器件的操作表现。
附图说明
所附图示提供对于本发明实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
图1所绘示为根据本发明第一实施例中半导体器件的剖面示意图。
图2至图11绘示本发明一实施例中半导体器件的制造方法的示意图；其中
图2为半导体器件在形成金属氮化物材料层后的剖面示意图；
图3为半导体器件在施行回蚀刻制作工艺后的剖面示意图；
图4为半导体器件在形成金属氮化物层后的剖面示意图；
图5为半导体器件在形成闸极电介质材料层后的剖面示意图；
图6为半导体器件在形成第一半导体材料层后的剖面示意图；
图7为半导体器件在形成第一半导体层后的剖面示意图；
图8为半导体器件在形成第二半导体材料层后的剖面示意图；
图9为半导体器件在形成绝缘材料层后的剖面示意图；
图10为半导体器件在形成绝缘层后的剖面示意图；以及
图11为半导体器件在形成通道结构后的剖面示意图。
图12所绘示为根据本发明第二实施例中半导体器件的剖面示意图。
其中，附图标记说明如下：
10、26、38 电介质层
12、16、40 阻障层
14、42 导电层
18 底部半导体层
20 底电介质层
22 闸极阻障层
24 闸极层
28 闸极电介质层
28a、28b 闸极电介质材料层
28A 第一部分
28B、28C 第二部分
30 第一半导体层
30a 第一半导体材料层
32 第二半导体层
32a 第二半导体材料层
34 绝缘层
34a 绝缘材料层
36 第三半导体层
50、51 金属氮化物层
50a、50b 金属氮化物材料层
52、52a 半导体材料层
54 凹槽
101、103 半导体器件
D1 垂直方向
D2 水平方向
D3 D2的相反方向
DE 漏极
GE 闸极
OP1、OP3 穿孔
OP2 开孔
SE 源极
SS 通道结构
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的图示，详细说明本发明的技术方案以及所欲达成的功效。本发明所属领域的技术人员能在不脱离本发明的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
请参照图1所示，图1为本发明第一实施例的半导体器件101的剖视示意图。如图1所示，半导体器件101包括源极SE、底电介质层20、闸极GE、闸极电介质层28、通道结构SS、漏极DE及金属氮化物层50。漏极DE与源极SE在垂直方向D1上堆叠设置，而闸极GE设置在源极SE之上，并位在漏极DE与源极SE之间。通道结构SS在垂直方向D1上部分设置在闸极GE内，并同样位在漏极DE与源极SE之间以电性连接漏极DE与源极SE。通道结构SS包括在水平方向D2或其相反方向D3上依序堆叠的通道层46与绝缘层34，其中，绝缘层34可用以间接控制通道结构SS的组成及/或支撑通道结构SS。金属氮化物层50设置在通道结构SS与闸极GE之间，以隔绝闸极电介质层28与闸极GE的直接接触，避免闸极电介质层28的电介质材料与闸极GE的金属材料反应并产生高阻值的产物。其中，部分的底电介质层20系夹设在金属氮化物层50与源极SE之间，使得金属氮化物层50不物理性接触源极SE。另一方面，金属氮化物层50的顶面优选地低于通道结构SS的顶面，例如是位在通道结构SS的所述顶面与闸极GE的顶面之间，并被闸极电介质层28进一步覆盖而同样不物理性接触漏极DE。在一实施例中，金属氮化物层50例如包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、氮化钨(WN)或其他适合的导电阻障材料，优选地包括氮化钛，但不以此为限。如此，通过金属氮化物层50的设置得以有效地改善闸极GE与通道结构SS的组件效能，从而提高半导体器件101的操作表现。
再如图1所示，半导体器件101还包括电介质层10、底部半导体层18、电介质层26、电介质层38、穿孔OP1及开孔OP2。前述的源极SE、底电介质层20、闸极GE、闸极电介质层28、通道结构SS、漏极DE及金属氮化物层50皆设置在电介质层10上，而电介质层10则设置在衬底(未绘示)上，所述衬底例如包括硅衬底(silicon substrate)、含硅衬底(silicon-containing substrate)、外延硅衬底(epitaxial silicon substrate)、绝缘体上硅衬底(silicon-on-insulator substrate)或其他合适的材料所构成的衬底，但不以此为限。本领域者应可轻易理解所述衬底上或所述衬底内还可依据实际器件需求而进一步形成各种所需的主动组件及/或被动组件。在垂直方向D1上，底部半导体层18设置在底电介质层20与源极SE之间，电介质层26设置在闸极GE与漏极DE之间，且电介质层38设置在电介质层26上，而漏极DE则设置在电介质层38中，但不以此为限。需说明的是，穿孔OP1在垂直方向D1上贯穿电介质层26与闸极GE，而开孔OP2在垂直方向D1上则贯穿底电介质层20，使得穿孔OP1与开孔OP2直接连通，其中，穿孔OP1具有相对较大的孔径以完全覆盖开孔OP2，但不以此为限。如此，金属氮化物层50、闸极电介质层28与一部分的通道结构SS在水平方向D2或其相反方向D3上依序设置在穿孔OP1内，且另一部分的通道结构SS则设置在开孔OP2内，使得通道结构SS在垂直方向D1上进一步贯穿底电介质层20而与底部半导体层18物理性接触。本领域者应可轻易理解本发明中穿孔OP1与开孔OP2的设置态样并不以前述者为限，而可视实际器件需求而具有其他不同的设置态样或形状。
细部来说，通道层46进一步包括在水平方向D2或其相反方向D3上依序设置的第一半导体层30、第二半导体层32以及第三半导体层36。第一半导体层30设置在穿孔OP1内，第二半导体层32部分设置在穿孔OP1内且部分设置在开孔OP2内，而第三半导体层36则同样设置在穿孔OP1内，并位在绝缘层34与漏极DE之间。在本实施例中，第一半导体层30在水平方向D2及/或其相反方向D3上环绕第二半导体层32，第二半导体层32则在水平方向D2及/或其相反方向D3上围绕第三半导体层36与绝缘层34，使得第二半导体层32在如图1所示的剖面中具有一U型截面，且在垂直方向D1上位在漏极DE与底部半导体层18之间，并且，使得第一半导体层30在如图1所示的剖面中具有一I型截面，位在漏极DE与闸极电介质层28之间。如此，通道层46的第二半导体层32同时物理性接触第一半导体层30、第三半导体层36及底部半导体层18，进而在闸极GE被施以阈值电压时，使得通道层46得以电性连接漏极DE与源极SE。在一实施例中，底部半导体层18以及通道层46中的第一半导体层30、第二半导体层32及第三半导体层36例如皆包括一半导体材料，如掺杂多晶硅、掺杂非晶硅、氧化铟锌(indiumzinc oxide,IZO)、氧化铝锌(aluminum zinc oxide,AZO)、或氧化铟镓锌(indium galliumzinc oxide,IGZO)等，但不以此为限。并且，第一半导体层30、第二半导体层32、第三半导体层36以及底部半导体层18的材料可彼此相同或不同。
闸极电介质层28则进一步包括沿垂直方向D1延伸的第一部分28A，以及沿水平方向D2或其相反方向D3延伸的第二部分28B、28C，其中，第一部分28A在水平方向D2或其相反方向D3上被夹设在第一半导体层30与闸极GE之间，而第二部分28B、28C例如在垂直方向D1上被夹设在第一半导体层30与底电介质层20之间，或是夹设在漏极DE与金属氮化物层50之间，但不以此为限。在一实施例中，电介质层10、底电介质层20、电介质层26、电介质层38以及闸极电介质层28例如皆包括一介电材料，如氧化硅、氮化硅、氮氧化硅或碳氮化硅，或是一高介电常数介电材料，优选地皆包括氧化硅，但不以此为限。在另一实施例中，闸极电介质层28可选择性地包括单一膜层或复合膜层，优选地包括依序堆叠的氧化硅层(未绘示)及高介电常数电介质层(未绘示)。
优选地，源极SE、闸极GE以及漏极DE分别包括一复合层结构。举例来说，源极SE包括在垂直方向D1上依序堆叠设置的阻障层12、导电层14及阻障层16，闸极GE包括在垂直方向D1上依序堆叠设置的闸极阻障层22及闸极层24，而漏极DE则包括在垂直方向D1上依序堆叠设置的阻障层40及导电层42，但不以此为限。在其他实施例中，还可根据实际器件需求，选择性地省略阻障层12、阻障层16、闸极阻障层22及/或阻障层40的设置，或者，也可选择性地使阻障层12、阻障层16、闸极阻障层22及阻障层40具有复合膜层，但不以此为限。其中，阻障层12、阻障层16、闸极阻障层22及阻障层40例如皆包括钛、氮化钛、钽、氮化钽、氮化钨或其他适合的导电阻障材料，且阻障层12、阻障层16、闸极阻障层22以及阻障层40的材料可彼此相同或不同，优选地皆包括氮化钛，但不以此为限。在一实施例中，闸极阻障层22与金属氮化物层50优选地包括相同材料，例如皆包括但不限于氮化钛，使得闸极阻障层22可视为金属氮化物层50在水平方向D2或其相反方向D3上的延伸部分。在本实施例中，闸极阻障层22与金属氮化物层50的底面相互齐平并共同具有L型截面，如图1所示，但不以此为限。此外，导电层14、闸极层24以及导电层42则皆包括铜、铝、钨或其他适合的低电阻值金属材料，且导电层14、闸极层24以及导电层42的材料可彼此相同或不同，优选地皆包括钨，但不以此为限。
需特别说明的是，本实施例的第一半导体层30、第二半导体层32及绝缘层34共同呈现沿着垂直方向D1延伸的柱状结构，且各所述柱状结构在垂直方向D1上的中心轴可大体上重叠，而闸极电介质层28则呈现一环状结构，环绕在通道结构SS之外，并介于闸极GE与通道结构SS之间。在此设置下，源极SE、闸极GE、闸极电介质层28、通道结构SS及漏极DE可共同形成一立体式晶体管组件，使得通道结构SS作为所述立体式晶体管组件的垂直通道结构，而环绕在通道结构SS外侧的闸极GE则得以达到类似全闸极(gate-all-around,GAA)的效果。由此，本实施例的半导体器件101可在后续制作工艺中通过其他连接组件往下及/或往上电连接到其他主动组件及/或被动组件，并通过金属氮化物层50的设置有效地改善其内闸极GE与通道结构SS的组件效能，进而达到更为优化的操作表现。
为能使本发明所属技术领域的一般技术者轻易了解本发明的半导体器件并据以实现，以下将进一步针对本发明的半导体器件101的制作方法进行说明。
请参阅图2至图11所示，为本发明一实施例的半导体器件101的制造方法的示意图。首先，如图2所示，在电介质层10上依序形成源极SE、底部半导体层18、底电介质层20、闸极GE以及电介质层26，并且，形成依序贯穿电介质层26与闸极GE的穿孔OP1，以部分暴露出底电介质层20。然后，再如图2所示，依序形成金属氮化物材料层50a及半导体材料层52，皆共形地覆盖在电介质层26的顶面、并且覆盖在穿孔OP1的底部与侧壁上。也就是说，金属氮化物材料层50a与半导体材料层52皆是部分形成在穿孔OP1内且部分形成在穿孔OP1之外。在一实施例中，金属氮化物材料层50a例如包括钛、氮化钛、钽、氮化钽、氮化钨或其他适合的导电阻障材料，优选地包括与闸极阻障层22相同的材料如氮化钛，而半导体材料层52例如包括掺杂多晶硅或掺杂非晶硅等半导体材料，但不以此为限。
接着，进行回蚀刻制作工艺，移除形成在穿孔OP1之外的半导体材料层52与金属氮化物材料层50a，同时移除覆盖在穿孔OP1的所述底部上的半导体材料层52与金属氮化物材料层50a，形成仅位在穿孔OP1的所述侧壁上的半导体材料层52a与金属氮化物材料层50b，如图3所示。金属氮化物材料层50b与半导体材料层52a在水平方向D2或其相反方向D3上依序堆叠在穿孔OP1的所述侧壁上，并分别具有L形截面与I形截面，其中，金属氮化物材料层50b与半导体材料层52a的顶面例如皆与电介质层26的所述顶面共平面，但不以此为限。
然后，进行蚀刻制作工艺，完全移除半导体材料层52a，同时部分移除金属氮化物材料层50b及其下方的底电介质层20，以在穿孔OP1的所述侧壁上形成顶面较低的金属氮化物层50，同时在自穿孔OP1暴露出的底电介质层20上形成顶面较低的一凹槽54，如图4所示。其中，金属氮化物层50的顶面明显低于电介质层26的所述顶面，而金属氮化物层50的侧壁则与凹槽54的侧壁切齐。
如图5所示，形成闸极电介质材料层28a，共形地覆盖在电介质层26的所述顶面与穿孔OP1的所述底面与所述侧壁上，同时完全覆盖金属氮化物层50并填满凹槽54。也就是说，闸极电介质材料层28a同样是部分形成在穿孔OP1内且部分形成在穿孔OP1之外。在一实施例中，闸极电介质材料层28a例如包括一介电材料，如氧化硅、氮化硅、氮氧化硅或碳氮化硅等，或是包括一高介电常数介电材料，优选地包括与电介质层26、底电介质层20相同的材料如氧化硅等，但不以此为限。并且，闸极电介质材料层28a的制作可通过成膜工艺例如化学气相沉积工艺、物理气相沉积工艺或其他适合的方式，但不以此为限。在另一实施例中，闸极电介质材料层28a可选择性地包括单一膜层或复合膜层，例如包括依序堆叠的氧化硅层(未绘示)及高介电常数电介质层(未绘示)。
如图6所示，在闸极电介质材料层28a上形成第一半导体材料层30a，同样是共形地覆盖在闸极电介质材料层28a上，使得第一半导体材料层30a也可部分形成在穿孔OP1内且部分形成在穿孔OP1之外。在一实施例中，第一半导体材料层30a例如包括一半导体材料，如掺杂多晶硅、掺杂非晶硅、氧化铟锌、氧化铝锌、或氧化铟镓锌等，优选地包括氧化铟锌或氧化铟镓锌，但不以此为限。并且，第一半导体材料层30a的制作也可通过成膜工艺例如化学气相沉积工艺、物理气相沉积工艺或其他适合的方式，但不以此为限。
之后，如图7所示，移除位在穿孔OP1之外的第一半导体材料层30a及闸极电介质材料层28a，以及移除位在穿孔OP1的所述底部上的第一半导体材料层30a及闸极电介质材料层28a，同时进一步向下移除自穿孔OP1暴露出的底电介质层20，形成贯穿底电介质层20的开孔OP2，以暴露出一部分的底部半导体层18。在一实施例中，开孔OP2在垂直方向D1上与穿孔OP1重叠，且开孔OP2在垂直方向D1的投影面积系小于穿孔OP1在垂直方向D1上的投影面积，使得开孔OP2与穿孔OP1可直接连通，但不以此为限。另一方面，通过前述第一半导体材料层30a及闸极电介质材料层28a的移除工艺，在开孔OP2形成后，即同时在穿孔OP1的所述侧壁上形成第一半导体层30及具有第一部分28A、与第二部分28B、28C的闸极电介质层28。第一半导体层30与闸极电介质层28具有相互齐平的顶面，并皆与电介质层26的所述顶面共平面，且闸极电介质层28完全覆盖金属氮化物层50。
如图8所示，在开孔OP2形成后，形成第二半导体材料层32a，部分位在穿孔OP1内、部分位在开孔OP2内且部分位在穿孔OP1与开孔OP2之外。细部来说，第二半导体材料层32a共形地形成在开孔OP2的底部与侧壁上、闸极电介质层28的侧壁上以及第一半导体层30的侧壁上，而位在穿孔OP1与开孔OP2之外的第二半导体材料层32a则覆盖在电介质层26、闸极电介质层28以及第一半导体层30的所述顶面上。在本实施例中，第一半导体层30环绕在穿孔OP1内的第二半导体材料层32a之外，而形成在开孔OP2中的第二半导体材料层32a则物理性接触底部半导体层18的暴露顶面。在一实施例中，第二半导体材料层32a例如同样包括一半导体材料，如掺杂多晶硅、掺杂非晶硅、氧化铟锌、氧化铝锌、或氧化铟镓锌等，优选地包括与第一半导体层30相同的材质如氧化铟锌或氧化铟镓锌，但不以此为限。并且，第二半导体材料层32a的制作例如同样通过成膜工艺例如化学气相沉积工艺、物理气相沉积工艺或其他适合的方式，但不以此为限。
如图9所示，在第二半导体材料层32a形成后，形成绝缘材料层34a，填满开孔OP2与穿孔OP1，并进一步覆盖在穿孔OP1外的第二半导体材料层32a上。也就是说，第二半导体材料层32a部分形成在穿孔OP1内、部分形成在开孔OP2内且部分形成在穿孔OP1与开孔OP2之外。在一实施例中，绝缘材料层34a例如包括一介电材料，如氧化硅、氮化硅、氮氧化硅或碳氮化硅等，优选地皆包括氧化硅，但不以此为限。并且，绝缘材料层34a的制作同样可通过成膜工艺例如化学气相沉积工艺、物理气相沉积工艺或其他适合的方式，但不以此为限。
然后，进行另一回蚀刻制作工艺，移除一部分的绝缘材料层34a，例如是移除位在穿孔OP1与开孔OP2之外的绝缘材料层34a，同时部分移除位在穿孔OP1内的绝缘材料层34a，而形成绝缘层34，如图10所示。如此，绝缘层34的最顶表面在垂直方向D1上低于电介质层26的所述顶面。
在绝缘层34形成之后，形成第三半导体材料层(未绘示)，填满穿孔OP1，并进一步覆盖在穿孔OP1外的第二半导体材料层32a上，然后，进行再一回蚀刻制作工艺，移除穿孔OP1之外的所述第三半导体材料层与第二半导体材料层32a，形成第三半导体层36与第二半导体层32，如图11所示。在一实施例中，所述第三半导体材料层例如同样包括一半导体材料，如掺杂多晶硅、掺杂非晶硅、氧化铟锌、氧化铝锌、或氧化铟镓锌等，优选地包括与第一半导体层30及/或第二半导体层32相同的材质如氧化铟锌或氧化铟镓锌，但不以此为限。其中，闸极电介质层28的顶面、第一半导体层30的顶面、第二半导体层32的顶面与第三半导体层36的顶面是彼此齐平，并与电介质层26的所述顶面大体上共平面，但不以此为限。如此，在水平方向D2或其相反方向D3上依序堆叠地设置在穿孔OP1内的第一半导体层30、第二半导体层32及第三半导体层36即共同组成通道层46，并且，由通道层46与绝缘层34共同组成通道结构SS。本领域者应可轻易理解通道结构SS的制作不以前述方法为限，而可视实际器件需求而使用其他适合的方法形成。
此外，在形成通道结构SS之后，继续形成电介质层38与漏极DE，使得漏极DE形成在通道结构SS与闸极电介质层28上，并完全覆盖穿孔OP1。也就是说，漏极DE的底面系与通道结构SS的所述顶面共平面。在此操作下，即可形成如图1所示的半导体器件101，其中，通道层46的第二半导体层32同时物理性接触第一半导体层30、第三半导体层36及底部半导体层18，而得以电性连接漏极DE与源极SE。
由此，即完成本实施例中半导体器件101的制作。依据本实施例的制作方法，系先在电介质层10上形成源极SE，接着在源极SE之上形成闸极GE。然后，形成在垂直方向D1上贯穿闸极GE的穿孔OP1，并且，在穿孔OP1中依序形成金属氮化物层50、闸极电介质层28、通道结构SS与绝缘层34。在此设置下，通道结构SS的至少一部分位在闸极GE内，并介于漏极DE与源极SE之间，并通过第二半导体层32电性连接漏极DE与源极SE。并且，金属氮化物层50设置在通道结构SS与闸极GE之间，以隔绝闸极电介质层28与闸极GE的直接接触，避免闸极电介质层28的电介质材料与闸极GE的金属材料反应并产生高阻值的产物。如此，通过金属氮化物层50的设置得以有效地改善闸极GE与通道结构SS的组件效能，从而提高所制成的半导体器件101的操作表现。
本发明所属技术领域的一般技术者应可轻易了解，为能满足实际产品需求的前提下，本发明的半导体器件及其制作方法亦可能有其它态样或可以其他手段达成，并不限于前述。下文将进一步针对本发明的半导体器件及其制作方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同之组件系以相同之标号进行标示，以利于各实施例间互相对照。
请参照图12所示，图12为本发明第二实施例的半导体器件103的剖视示意图。如图12所示，本实施例的半导体器件103的结构大体上与前述第一实施例中的半导体器件101的结构相同，同样包括源极SE、底电介质层20、闸极GE、闸极电介质层28、通道结构SS、及漏极DE等，相同之处在此不再赘述。本实施例的半导体器件103与前述第一实施例的主要差异在于，金属氮化物层51的底面低于闸极阻障层22的底面，仍不物理性接触源极SE。
细部来说，本实施例是形成在垂直方向D1上贯穿电介质层26、闸极GE与部分的底电介质层20的穿孔OP3，使得后续形成在穿孔OP3内的金属氮化物层51、闸极电介质层28与第一半导体层30同时具有低于闸极阻障层22的底面，且金属氮化物层51仍不物理性接触源极SE。另一方面，金属氮化物层51的顶面同样是低于通道结构SS的顶面，例如是位在通道结构SS的所述顶面与闸极GE的顶面之间，并被闸极电介质层28进一步覆盖而同样不物理性接触漏极DE。在此设置下，本实施例的金属氮化物层51同样能隔绝闸极电介质层28与闸极GE的直接接触，避免闸极电介质层28的电介质材料与闸极GE的金属材料反应并产生高阻值的产物。如此，通过金属氮化物层51的设置同样得以有效地改善闸极GE与通道结构SS的组件效能，从而提高半导体器件103的操作表现。
综上所述，本发明的半导体器件系在通道结构与闸极之间额外形成金属氮化物层，避免所述闸极电介质层的电介质材料与所述闸极的金属材料直接接触而容易产生高阻值的产物，从而提高所述半导体器件的操作表现。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种半导体器件，其特征在于，包括：
源极；
漏极，所述漏极与所述源极在垂直方向上堆叠设置；
闸极，在所述垂直方向上设置在所述漏极与所述源极之间；
底电介质层，在所述垂直方向上设置在所述源极与所述闸极之间；
通道结构，在所述垂直方向上设置在所述漏极与所述源极之间并电性连接所述漏极与所述源极，所述通道结构部分设置在所述闸极内，并包括在水平方向上依序堆叠的通道层与绝缘层；
闸极电介质层，在所述水平方向上设置在所述通道结构与所述闸极之间；以及
金属氮化物层，设置在所述闸极电介质层与所述闸极之间，其中，部分的所述底电介质层夹设在所述金属氮化物层与所述源极之间。
2.依据权利要求第1项所述之半导体器件，其特征在于，所述金属氮化物层的顶面低于所述通道结构的顶面。
3.依据权利要求第1项所述之半导体器件，其特征在于，所述金属氮化物层的顶面介于所述通道结构的顶面与所述闸极的顶面之间。
4.依据权利要求第1项所述之半导体器件，其特征在于，所述漏极、所述源极与所述闸极包括相同的金属材料。
5.依据权利要求第1项所述之半导体器件，其特征在于，所述闸极还包括：闸极层；以及
闸极阻障层，设置在所述闸极层下方，所述闸极阻障层物理性接触所述金属氮化物层。
6.依据权利要求第5项所述之半导体器件，其特征在于，所述金属氮化物层与所述闸极阻障层包括相同的材料。
7.依据权利要求第5项所述之半导体器件，其特征在于，所述金属氮化物层与所述闸极阻障层共同具有L型截面。
8.依据权利要求第5项所述之半导体器件，其特征在于，所述金属氮化物层的底面低于所述闸极阻障层的底面，且不物理性接触所述源极。
9.依据权利要求第5项所述之半导体器件，其特征在于，所述金属氮化物层的底面与所述闸极阻障层的底面齐平，且不物理性接触所述源极。
10.依据权利要求第1项所述之半导体器件，其特征在于，所述通道层还包括：
第一半导体层，堆叠在所述闸极电介质层上，且不物理性接触所述源极；以及
第二半导体层，堆叠在所述第一半导体层与所述绝缘层之间，所述第二半导体层物理性接触所述源极与所述漏极。
11.依据权利要求第10项所述之半导体器件，其特征在于，所述第一半导体层包括一I型截面，所述第二半导体层包括一U型截面。
12.依据权利要求第1项所述之半导体器件，其特征在于，所述通道层包括氧化铟锌、氧化铝锌、或氧化铟镓锌。
13.一种半导体器件的制作方法，其特征在于，包括：
形成源极、漏极，所述漏极与所述源极在垂直方向上堆叠设置；
形成闸极，所述闸极在所述垂直方向上形成在所述漏极与所述源极之间；形成通道结构，所述通道结构在所述垂直方向上形成在所述漏极与所述源极之间并电性连接所述漏极与所述源极，所述通道结构部分形成在所述闸极内，其中所述通道结构包括在水平方向上依序堆叠的通道层与绝缘层；
形成闸极电介质层，所述闸极电介质层在所述水平方向上形成在所述通道结构与所述闸极之间；以及
在所述闸极电介质层与所述闸极之间形成金属氮化物层。
14.依据权利要求第13项所述之半导体器件的制作方法，其特征在于，还包括：
在所述垂直方向上形成贯穿所述闸极的穿孔；
形成所述通道结构前，在所述穿孔内形成金属氮化物材料层；以及
部分移除所述金属氮化物材料层，形成所述金属氮化物层。
15.依据权利要求第14项所述之半导体器件的制作方法，其特征在于，所述金属氮化物层的顶面低于所述通道结构的顶面。
16.依据权利要求第14项所述之半导体器件的制作方法，其特征在于，所述金属氮化物层的顶面介于所述通道结构的顶面与所述闸极的顶面之间。
17.依据权利要求第14项所述之半导体器件的制作方法，其特征在于，还包括：
在所述穿孔内依序形成闸极电介质材料层与第一半导体材料层；
部分移除所述闸极电介质材料层与所述第一半导体材料层，形成所述闸极电介质层与第一半导体层；
在所述穿孔内形成第二半导体材料层与绝缘材料层；以及
部分移除所述第二半导体材料层与所述绝缘材料层，形成第二半导体层与所述绝缘层，所述通道层包括所述第一半导体层与所述第二半导体层。
18.依据权利要求第17项所述之半导体器件的制作方法，其特征在于，所述第二半导体层物理性接触所述源极与所述漏极，所述第一半导体层不接触所述源极。
19.依据权利要求第17项所述之半导体器件的制作方法，其特征在于，所述第一半导体层包括一I型截面，所述第二半导体层包括一U型截面。
20.依据权利要求第13项所述之半导体器件的制作方法，其特征在于，所述漏极设置在所述绝缘层上，所述漏极的底面与所述通道结构的顶面齐高。
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