CN116611393A - 电路检测方法、装置、终端及存储介质 - Google Patents

Abstract

本申请提供了一种电路检测方法、装置、终端及存储介质，方法包括：在集成电路芯片的顶层生成第一时钟树电路；基于第一时钟树电路的金属连接线和通孔，建立第二时钟树电路；将第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中；对t个区域进行DRC检测，以确定目标时钟树电路。本发明通过包含金属连接线，也就是包含真实的金属的时钟树电路从顶层下放至t个区域中，可直接对t个区域进行DRC检测，若某个区域存在DRC检测，直接在此区域显示DRC错误，便于及时识别、解决DRC错误，提高了芯片的生产效率，从而加快了芯片的流片时间。

Description

电路检测方法、装置、终端及存储介质

技术领域

本申请涉及检测技术领域，具体而言，涉及一种电路检测方法、装置、终端及存储介质。

背景技术

集成电路芯片应用于手机、电脑等设备中，对于应用于此类的大规模集成电路芯片而言，芯片主频的高低取决于时钟树(clock tree)电路设计的性能，因此，时钟树电路对于大规模集成电路芯片十分重要。

为了尽可能提高芯片的最大工作频率，中大规模集成电路芯片往往需要从顶层(TOP Level)去规划时钟树电路，并将时钟树电路下放至顶层的各个BLOCK(区域或模块)。

目前，不仅需要手动将时钟树电路下放至顶层的各个BLOCK，而且将时钟树电路下放至顶层的各个BLOCK后不显示DRC错误，无法实现时钟树电路的自动检测。

发明内容

本申请的主要目的在于提供一种电路检测方法、装置、终端及存储介质，以解决手动将时钟树电路下放至顶层的各个BLOCK，以及将时钟树电路下放至顶层的各个BLOCK后不显示DRC错误的问题。

为了实现上述目的，第一方面，本申请提供了一种电路检测方法，包括：

在集成电路芯片的顶层生成第一时钟树电路，其中，第一时钟树电路至少包括金属连接线以及通孔；

基于第一时钟树电路的金属连接线和通孔，建立第二时钟树电路；

将第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中，其中，t个区域是通过对顶层对应的区域进行划分而得，t为大于1的整数；

对t个区域各自进行DRC检测，以确定目标时钟树电路。

在一些实现方式中，基于第一时钟树电路的金属连接线和通孔，建立第二时钟树电路，包括：

通过第一时钟树电路上显示的所有网络，获取金属连接线和通孔的坐标信息和金属层信息；

根据坐标信息和金属层信息，建立第二时钟树电路。

在一些实现方式中，根据坐标信息和金属层信息，建立第二时钟树电路，包括：

基于金属层信息获取第二时钟树电路的所有网络对应的金属层；

依据坐标信息在所有网络中的每个网络对应的金属层进行第二时钟树的布线，以建立第二时钟树电路，其中，第二时钟树电路用于复原第一时钟树电路的同一个网络在相同坐标下的时钟网络。

在一些实现方式中，根据坐标信息和金属层信息，建立第二时钟树电路之前，还包括：

删除第一时钟树电路的金属连接线和通孔。

在一些实现方式中，将第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中之前，还包括：

获取第二时钟树电路上显示的所有网络，其中，第二时钟树上显示的所有网络具有相同的网络名称。

在一些实现方式中，对t个区域进行DRC检测，以确定目标时钟树电路，包括：

若t个区域中的任意区域不显示DRC错误，将第二时钟树作为目标时钟树电路；

若t个区域中的任一区域显示DRC错误，对第二时钟树电路进行调整，直至t个区域中的任意区域不显示DRC错误，得到目标时钟树电路。

在一些实现方式中，直至t个区域中的任意区域不显示DRC错误之后，还包括：

将t个区域进行合并。

在一些实现方式中，第一时钟树电路还包括缓冲单元；

在集成电路芯片的顶层生成第一时钟树电路之前，还包括：

依据缓冲单元将顶层对应的区域进行划分，得到t个区域，其中，t个区域中的每个区域均设置有一个缓冲单元。

第二方面，本发明实施例提供了一种电路检测装置，包括：

生成模块，用于在集成电路芯片的顶层生成第一时钟树电路，其中，第一时钟树电路至少包括金属连接线以及通孔；

建立模块，用于基于第一时钟树电路的金属连接线和通孔，建立第二时钟树电路；

设置模块，用于将第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中，其中，t个区域是通过对顶层对应的区域进行划分而得，t为大于1的整数；

检测模块，用于对t个区域各自进行DRC检测，以确定目标时钟树电路。

第三方面，本发明实施例提供了一种终端，包括存储器、处理器以及存储在存储器中并可在处理器上运行的计算机程序，处理器执行计算机程序时实现如上任一种电路检测方法的步骤。

第四方面，本发明实施例提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被处理器执行时实现如上任一种电路检测方法的步骤。

附图说明

构成本申请的一部分的附图用来提供对本申请的进一步理解，使得本申请的其它特征、目的和优点变得更明显。本申请的示意性实施例附图及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1是本发明实施例提供的时钟树电路摆放示意图；

图2是本发明实施例提供的一种Block 4的示意图；

图3是本发明实施例提供的另一种Block 4的示意图；

图4是本发明实施例提供的一种电路检测方法的实现流程图；

图5是本发明实施例提供的另一种Block 4的示意图；

图6是本发明实施例提供的DRC错误显示的示意图；

图7是本发明实施例提供的一种电路检测装置的结构示意图；

图8是本发明实施例提供的终端的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。

应当理解，在本发明的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

应当理解，在本发明中，“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

应当理解，在本发明中，“多个”是指两个或两个以上。“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。“包含A、B和C”、“包含A、B、C”是指A、B、C三者都包含，“包含A、B或C”是指包含A、B、C三者之一，“包含A、B和/或C”是指包含A、B、C三者中任1个或任2个或3个。

应当理解，在本发明中，“与A对应的B”、“与A相对应的B”、“A与B相对应”或者“B与A相对应”，表示B与A相关联，根据A可以确定B。根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其他信息确定B。A与B的匹配，是A与B的相似度大于或等于预设的阈值。

取决于语境，如在此所使用的“若”可以被解释成为“在……时”或“当……时”或“响应于确定”或“响应于检测”。

下面以具体地实施例对本发明的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

为使本发明的目的、技术方案和优点更加清楚，先对本发明相关技术术语进行解释说明，具体如下：

clock tree：时钟树，至少包括Htree和Mesh-tree。其中，Htree是一种类似于H形状的时钟树结构，而Mesh-tree是一种类似于网格形状的时钟树结构。

TOP level：顶层。

BLOCK：模块或区域。

Inverter：反向器。

Routing blockage：集成电路芯片物理设计过程中使用的一种阻挡金属层的区域，用来辅助物理实现，不属于真实的metal。

DRC：集成电路芯片物理设计规则检查。

net shape：一条有名字的金属的形状。

Metal：金属。

clock tap：由clock buffer或者clock inverter组成的驱动能力较强的单元(即缓冲单元)，缓冲单元可以是单个或多个驱动能力较强的clock buffer和/或clockinverter。PR工具：集成电路芯片设计的物理实现工具，市场主流的PR常用工具有ICC、ICC2、INNOVUS等。

DB：database的缩写，是PR工具保存下来的芯片物理数据库文件。

当了解本发明相关技术术语后，下面结合附图详细说明本发明的背景技术，以便于了解本方案所要解决的技术问题，具体如下：

集成电路芯片应用于手机、电脑等设备中，对于应用于上述的大规模集成电路芯片而言，芯片主频的高低取决于时钟树(clock tree)电路设计的性能，因此，时钟树电路对于大规模集成电路芯片十分重要。

为了尽可能提高芯片的最大工作频率，中大规模集成电路芯片往往需要从顶层(TOP Level)去规划时钟树电路，比如在顶层规化Htree、Mesh-tree等。由于中大规模集成电路芯片往往需要从顶层去划分成多个模块，而模块的多少取决于芯片的规模大小，往往从几个模块到数百个模块都有可能。无论是Htree还是Mesh-tree，只是clock tree的架构不一样，但是将时钟树电路下放到BLOCK的方式相同。

以Htree下放到BLOCK为例，假设使用hierarchy方式设计的中大规模集成电路芯片Htree和Block层次划分结构如图1所示。

某中等规模集成电路芯片从顶层划分成16个BLOCK(Block1～Block16)，这些Block的形状有规则的矩形，也有不规则的多边形。芯片从顶层划分成多少个Block以及每个Block的形状与芯片本身的性能相关。芯片设定多个金属层，时钟树根据设计需求分别走在不同的金属层中，本文中以金属层包括M1-M10为例，时钟树的主干设定走M9-M10，其他Htree分布在M1-M8。

将Htree下放到BLOCK的第一种方式，即在顶层规划好路径，让每个BLOCK后端物理设计工程师自己去按照顶层规划的具体路径和要求使用的金属层、线宽等在PR工具中手动绘制clock tree。

以图2中的Block4为例，当芯片的顶层Htree规划好了，要求BLOCK后端物理实现工程师使用M9和M10两层金属去绘制BLOCK的Htree，并且要求线宽统一为2um，inverter的大致位置已经从顶层给出，并且要求每隔1000um必须放置一颗驱动能力最大的clockinverter，同一层金属相邻metal到Htree metal的距离不小于2um。

其他Block的手动绘制图的绘制方式与Block4类似，这里不一一赘述。对于此方法，在BLOCK实现的Htree，缺点是手工操作多，耗时费力。

将Htree下放到BLOCK的第二种方式，从顶层用PR工具生成clock tree后，以相应金属层的routing blockage的形式下放到BLOCK。如图3所示，从顶层看Htree的一条net是M8，另一条net为M9。以一条net为M8为例，其宽度是0.5um，长度是100um，方向水平，该net对应的M8 net shape的矩形坐标是{30 30 130 30.5}，且该net shape落在一个BLOCK内部，那么从顶层下放到该BLOCK的就是一条M8的routing blockage且矩形坐标相对值也是{3030 130 30.5}。

该方法虽然不再需要BLOCK后端物理设计工程师自己去手动绘制tree，但是在BLOCK里(区域)看到的Htree却是routing blockage，不是真实的metal，因此，从BLOCK是看不到真实的与clock tree metal相关的真实DRC信息。

基于上述方法的缺陷，本发明提供一种电路检测方法、装置、终端及存储介质，以解决手动将时钟树电路下放至顶层的各个BLOCK，以及将时钟树电路下放至顶层的各个BLOCK后不显示DRC错误的问题。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图通过具体实施例来进行说明。

在一实施例中，如图4所示，本发明提供了一种电路检测方法，包括以下步骤：

步骤S401：在集成电路芯片的顶层生成第一时钟树电路。

其中，第一时钟树电路可以是通过PR工具生成，具体包括金属连接线、通孔以及缓冲单元，第一时钟树电路为通过金属连接线将各个缓冲单元连接成网状结构电路，而不同的金属连接线可对应不同的金属层(metal shape)。其中，缓冲单元clock tap为由clockbuffer和/或clock inverter组成的驱动能力较强的单元。通孔用于集成电路芯片的顶层的元器件与其他层器件进行连接。

以第一时钟树为Htree为例，则Htree包括金属连接线对应的Htree metal shape、Htree金属通孔(metal vias)和Htree缓冲单元。

由于第一时钟树包括多个缓冲单元，而要保证每个缓冲单元都要设置于顶层对应的区域，则需要依据缓冲单元将顶层对应的区域进行划分，得到t个区域，其中，t个区域中的每个区域均设置有一个缓冲单元。也就是说，有多少个缓冲单元，则将顶层对应的区域划分为多少个区域BLOCK。如图1所示，某个集成电路芯片的顶层划分为16个BLOCK，且每个BLOCK中设置有一个缓冲单元。

步骤S402：基于第一时钟树电路的金属连接线和通孔，建立第二时钟树电路。

将第一时钟树电路下放至顶层的各个区域后，第一时钟树电路上可显示所有的网络，其中，所有网络包括第一时钟树中的金属连接线对应的网络以及通孔对应的网络。其中，第一时钟树为一个或多个类型的时钟树的组合，且每个类型的时钟树为至少一个。

其中，针对将第一时钟树电路下放至顶层的各个区域，具体地，可先通过设计需求选取多个时钟树，并将多个时钟树进行组合构成第一时钟树电路，之后将此第一时钟树电路下放至顶层的block，其下放原则为block的每个区域中必须设置一个clock tap。也就是说，根据此原则，可将顶层的block按照第一时钟树电路所包含的clock tap的数目进行划分成对应数目的区域，之后，调整第一时钟树电路与顶层的block之间的相对位置，以使第一时钟树电路的各个时钟树中的各个clock tap设置于顶层的block的各个区域。

获取第一时钟树的金属连接线和通孔的坐标信息和金属层布局信息。之后，删除第一时钟树的所有网络(net)信息，则进一步的该时钟树的金属连接线、通孔信息均被删除。然后根据坐标信息和金属层布局信息，建立第二时钟树电路。

以第一时钟树为Htree为例，当将Htree下放至顶层的block后，在每个金属层内以routingblockage的形式呈现。系统中还存储有原始信息，也就是原始的金属连接线和通孔的坐标信息和金属层布局信息。例如，以一条M8的net为宽度是0.5um，长度是100um，方向水平，坐标是{30 30 130 30.5}，且该net shape落在一个BLOCK内部，那么从顶层下放到该BLOCK的就是一条M8的routing blockage且矩形坐标相对值也是{30 30 130 30.5}。

此时，需要基于Htree的设计要求去调整Htree的金属连接线和通孔的坐标信息和金属层布局信息。

在重建第二时钟树电路时，第二时钟树电路对应的金属连接线和通孔会根据坐标信息和金属层布局信息进行时钟树的复原。也就是说，会自动生成第二时钟树电路对应的金属连接线、通孔、缓冲单元等，并基于自动生成的第二时钟树电路对应的金属连接线、通孔、缓冲单元等进行第二时钟电路的布线。

针对第二时钟树的布线，由于第二时钟树电路内部的金属连接线、通孔等需要与芯片系统上的其他器件进行连接，则需要针对芯片的线路规划对第二时钟树电路内部以及第二时钟树与外部的线路的排布。

如图5所示，在规划第二时钟树电路的金属连接线时，要求使用最高层和次高层两层金属来设置BLOCK的Htree，并且要求线宽统一为2um，则可直接将Block 4中的金属线对应的金属层一个设置为M8，另一个设置为M9，且金属线线宽为2um。而VDD power对应的金属层为M8，线宽为2um，且VDD power与其平行的金属线的横向距离为2cm。

步骤S403：将第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中。

其中，t个区域是通过对顶层对应的区域进行划分而得，t为大于1的整数。

当建立第二时钟树后，可获取第二时钟树电路上显示的所有网络，其中，第二时钟树上显示的所有网络具有相同的网络名称。

以第二时钟树为Htree为例，其会产生新的网络，且所有新的网络的名称一致，可根据需求设定或者默认为Htree_Net。

以第二时钟树为Htree为例，且第二时钟树电路中的所有网络名称默认为Htree_Net，在PR工具中使用paritiion命令即可将第二时钟树电路上的所有网络名字为Htree_Net的全部Htree金属连接线放置到所有Block内部。其中，设置规则与图1所示的类似，即每个Block中设置一个缓冲单元。

步骤S404：对t个区域各自进行DRC检测，以确定目标时钟树电路。

由于本申请将采用了真实的metal的第二时钟树下放到所有Block，也就是说，当将第二时钟树电路设置于所有的Block(t个区域)后，若某个区域存在DRC错误，则可直接在某个区域显示表示DRC错误的白色框。

以第二时钟树为Htree为例，如图6所示，采用真实的metal将Htree下放到Block内部后，发现图6中显示Htree_Net的区域显示有表示DRC错误的白色框，则说明此处存在DRC错误，后续可根据DRC错误所属类型解决DRC错误，以确定目标时钟树电路。

如果图6中Htree是采用的routing blockage来下放的，就无法在Block内部看到DRC错误，无法及时看到Htree和Block内部的真实DRC，导致芯片设计无法满足设计规则，进而导致芯片在流片阶段良率交底，或者直接流片失败。

本申请Htree以真实的metal形式下放到Block，不仅可快速识别Htree相关的真实DRC，有利于在芯片物理设计早期就发现Block内部和Htree的drc问题，减少芯片流片过程中出现问题，从而加快了芯片的流片时间周期。

本申请将采用了真实的metal的第二时钟树电路下放到所有Block后，若t个区域中的任意区域不显示DRC错误，则说明第二时钟树电路不存在DRC错误，即可将第二时钟树作为目标时钟树电路；若t个区域中的任一区域显示DRC错误，则可识别此DRC错误的类型，并针对DRC错误的类型选择调整方式，直至t个区域中的任意区域不显示DRC错误，即可得到目标时钟树电路。

其中，DRC错误的类型至少包括Block内部的时钟树DRC错误以及其他走线等DRC错误，那么需要针对DRC错误的类型选择调整方式。具体的，针对Block内部的时钟树DRC错误可对时钟树进行调整，具体的，如果DRC错误可以在Block内部修复而不改变Block内部Htree的情况下，就直接在Block内部修复drc；如果Block内部与Htree相关的DRC，必须动到Htree，那么就对第二时钟树电路进行调整。而其他走线等DRC错误则可调整相关走线问题。

此外，直至t个区域中的任意区域不显示DRC错误之后，可将t个区域进行合并，则在所有Block区域显示目标时钟树电路。

本发明实施例提供了一种电路检测方法，包括：在集成电路芯片的顶层生成第一时钟树电路，然后基于第一时钟树电路的金属连接线和通孔，建立第二时钟树电路，再将第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中，最后对t个区域各自进行DRC检测，以确定目标时钟树电路。本发明通过包含金属连接线，也就是包含真实的金属的时钟树电路下放至顶层的t个区域中，可直接对t个区域进行DRC检测，若某个区域存在DRC检测，直接在此区域显示DRC错误，便于及时识别、解决DRC错误，提高了芯片的生产效率，从而加快了芯片的流片时间周期。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

以下为本发明的装置实施例，对于其中未详尽描述的细节，可以参考上述对应的方法实施例。

图7示出了本发明实施例提供的一种电路检测装置的结构示意图，为了便于说明，仅示出了与本发明实施例相关的部分，一种电路检测装置包括生成模块701、建立模块702、设置模块703和检测模块704，具体如下：

生成模块701，用于在集成电路芯片的顶层生成第一时钟树电路，其中，第一时钟树电路至少包括金属连接线以及通孔；

建立模块702，用于基于第一时钟树电路的金属连接线和通孔，建立第二时钟树电路；

设置模块703，用于将第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中，其中，t个区域是通过对顶层对应的区域进行划分而得，t为大于1的整数；

检测模块704，用于对t个区域各自进行DRC检测，以确定目标时钟树电路。

在一些实现方式中，建立模块702还用于通过第一时钟树电路上显示的所有网络，获取金属连接线和通孔的坐标信息和金属层信息；

根据坐标信息和金属层信息，建立第二时钟树电路。

在一些实现方式中，建立模块702还用于基于金属层信息获取第二时钟树电路的所有网络对应的金属层；

依据坐标信息在所有网络中的每个网络对应的金属层进行第二时钟树的布线，以建立第二时钟树电路，其中，第二时钟树电路用于复原第一时钟树电路的同一个网络在相同坐标下的时钟网络。

在一些实现方式中，建立模块702之前，还包括删除模块，删除模块用于删除第一时钟树电路的金属连接线和通孔。

在一些实现方式中，设置模块703之前，还包括获取模块，获取模块用于获取第二时钟树电路上显示的所有网络，其中，第二时钟树上显示的所有网络具有相同的网络名称。

在一些实现方式中，检测模块704还用于若t个区域中的任意区域不显示DRC错误，将第二时钟树作为目标时钟树电路；

若t个区域中的任一区域显示DRC错误，对第二时钟树电路进行调整，直至t个区域中的任意区域不显示DRC错误，得到目标时钟树电路。

在一些实现方式中，检测模块704之后，还包括合并模块，合并模块用于将t个区域进行合并。

在一些实现方式中，第一时钟树电路还包括缓冲单元；

生成模块701之前，还包括划分模块，划分模块用于依据缓冲单元将顶层对应的区域进行划分，得到t个区域，其中，t个区域中的每个区域均设置有一个缓冲单元。

图8是本发明实施例提供的终端的示意图。如图8所示，该实施例的终端8包括：处理器801、存储器802以及存储在存储器802中并可在处理器801上运行的计算机程序803。处理器801执行计算机程序803时实现上述各个电路检测方法实施例中的步骤，例如图4所示的步骤401至步骤404。或者，处理器801执行计算机程序803时实现上述各个电路检测装置实施例中各模块/单元的功能，例如图7所示模块/单元701至704的功能。

本发明还提供一种可读存储介质，可读存储介质中存储有计算机程序，计算机程序被处理器执行时用于实现上述的各种实施方式提供的电路检测方法。

其中，可读存储介质可以是计算机存储介质，也可以是通信介质。通信介质包括便于从一个地方向另一个地方传送计算机程序的任何介质。计算机存储介质可以是通用或专用计算机能够存取的任何可用介质。例如，可读存储介质耦合至处理器，从而使处理器能够从该可读存储介质读取信息，且可向该可读存储介质写入信息。当然，可读存储介质也可以是处理器的组成部分。处理器和可读存储介质可以位于专用集成电路(ApplicationSpecific Integrated Circuits，简称：ASIC)中。另外，该ASIC可以位于用户设备中。当然，处理器和可读存储介质也可以作为分立组件存在于通信设备中。可读存储介质可以是只读存储器(ROM)、随机存取存储器(RAM)、CD-ROM、磁带、软盘和光数据存储设备等。

本发明还提供一种程序产品，该程序产品包括执行指令，该执行指令存储在可读存储介质中。设备的至少一个处理器可以从可读存储介质读取该执行指令，至少一个处理器执行该执行指令使得设备实施上述的各种实施方式提供的电路检测方法。

在上述设备的实施例中，应理解，处理器可以是中央处理单元(英文：CentralProcessing Unit，简称：CPU)，还可以是其他通用处理器、数字信号处理器(英文：DigitalSignal Processor，简称：DSP)、专用集成电路(英文：Application Specific IntegratedCircuit，简称：ASIC)等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合本发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。

以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (11)

1.一种电路检测方法，其特征在于，包括：

在集成电路芯片的顶层生成第一时钟树电路，其中，所述第一时钟树电路至少包括金属连接线以及通孔；

基于所述第一时钟树电路的金属连接线和通孔，建立第二时钟树电路；

将所述第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中，其中，所述t个区域是通过对所述顶层对应的区域进行划分而得，t为大于1的整数；

对所述t个区域各自进行DRC检测，以确定目标时钟树电路。

2.如权利要求1所述电路检测方法，其特征在于，所述基于所述第一时钟树电路的金属连接线和通孔，建立第二时钟树电路，包括：

通过所述第一时钟树电路上显示的所有网络，获取所述金属连接线和通孔的坐标信息和金属层信息；

根据所述坐标信息和金属层信息，建立所述第二时钟树电路。

3.如权利要求2所述电路检测方法，其特征在于，所述根据所述坐标信息和金属层信息，建立所述第二时钟树电路，包括：

基于所述金属层信息获取所述第二时钟树电路的所有网络对应的金属层；

依据所述坐标信息在所述所有网络中的每个网络对应的金属层进行第二时钟树的布线，以建立所述第二时钟树电路，其中，所述第二时钟树电路用于复原所述第一时钟树电路的同一个网络在相同坐标下的时钟网络。

4.如权利要求2所述电路检测方法，其特征在于，所述根据所述坐标信息和金属层信息，建立所述第二时钟树电路之前，还包括：

删除所述第一时钟树电路的金属连接线和通孔。

5.如权利要求1所述电路检测方法，其特征在于，所述将所述第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中之前，还包括：

获取所述第二时钟树电路上显示的所有网络，其中，所述第二时钟树上显示的所有网络具有相同的网络名称。

6.如权利要求1所述电路检测方法，其特征在于，所述对所述t个区域各自进行DRC检测，以确定目标时钟树电路，包括：

若所述t个区域中的任意区域不显示DRC错误，将所述第二时钟树作为所述目标时钟树电路；

若所述t个区域中的任一区域显示DRC错误，对所述第二时钟树电路进行调整，直至所述t个区域中的任意区域不显示DRC错误，得到所述目标时钟树电路。

7.如权利要求6所述电路检测方法，其特征在于，所述直至所述t个区域中的任意区域不显示DRC错误之后，还包括：

将所述t个区域进行合并。

8.如权利要求1所述电路检测方法，其特征在于，所述第一时钟树电路还包括缓冲单元；

所述在集成电路芯片的顶层生成第一时钟树电路之前，还包括：

依据所述缓冲单元将所述所述顶层对应的区域进行划分，得到所述t个区域，其中，所述t个区域中的每个区域均设置有一个缓冲单元。

9.一种电路检测装置，其特征在于，包括：

生成模块，用于在集成电路芯片的顶层生成第一时钟树电路，其中，所述第一时钟树电路至少包括金属连接线以及通孔；

建立模块，用于基于所述第一时钟树电路的金属连接线和通孔，建立第二时钟树电路；

设置模块，用于将所述第二时钟树电路上显示的所有网络对应的金属连接线设置于t个区域中，其中，所述t个区域是通过对所述顶层对应的区域进行划分而得，t为大于1的整数；

检测模块，用于对所述t个区域各自进行DRC检测，以确定目标时钟树电路。

10.一种终端，其特征在于，包括存储器，以及与所述存储器通信连接的一个或多个处理器；

所述存储器中存储有可被所述一个或多个处理器执行的指令，所述指令被所述一个或多个处理器执行，以使所述一个或多个处理器实现如权利要求1至8中任一项所述的电路检测方法。

11.一种计算机可读存储介质，其特征在于，包括程序或指令，当所述程序或指令在计算机上运行时，实现权利要求1至8中任一项所述的电路检测方法。