CN116582123A - 用于反相器的电路和上拉/下拉电路 - Google Patents

用于反相器的电路和上拉/下拉电路 Download PDF

Info

Publication number
CN116582123A
CN116582123A CN202310030086.1A CN202310030086A CN116582123A CN 116582123 A CN116582123 A CN 116582123A CN 202310030086 A CN202310030086 A CN 202310030086A CN 116582123 A CN116582123 A CN 116582123A
Authority
CN
China
Prior art keywords
transistor
circuit
inverter
voltage
resistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310030086.1A
Other languages
English (en)
Inventor
帕斯卡·卡迈勒·阿布达
巴德尔·贡杜兹
希巴·梅迪欧尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of CN116582123A publication Critical patent/CN116582123A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

公开一种电路，包括：反相器，其包括第一和第二反相器晶体管，所述第一和第二反相器晶体管各自具有：共同连接到驱动节点的栅极端、连接到相应第一和第二电压轨的源极端以及连接到共同第一电阻器的漏极端，其中反相器输出节点连接在所述第一电阻器与所述晶体管中的短路晶体管的所述漏极端之间；系结晶体管，其连接在所述驱动节点与所述电压轨之间，所述短路晶体管连接到所述电压轨；偏置电路，其连接到所述系结晶体管的控制端，并且被配置成由本地驱动信号控制且响应于所述驱动信号具有第一状态而将所述系结晶体管控制端偏置到某一电压，以使得所述系结晶体管系结相关电压轨的所述驱动节点；以及用于提供所述本地驱动信号的电路。

Description

用于反相器的电路和上拉/下拉电路
技术领域
本公开涉及用于例如栅极驱动器等应用的用于反相器的电路和上拉/下拉电路。
背景技术
在一些反相器应用中，例如在开关操作期间，噪声、瞬变或干扰可能产生跨越反相器的两个开关晶体管流动的电流。一般来说，此类电流是不合需要的。在一些情况下，电流结合噪声、瞬变或干扰可能导致反相器不按预期执行。
发明内容
根据本公开的第一方面，公开一种电路，包括：反相器，所述反相器包括第一反相器晶体管和第二反相器晶体管，所述反相器晶体管各自具有共同连接到驱动节点的栅极端、各自具有分别连接到第一电压轨和第二电压轨的源极端，并且各自具有连接到共同第一电阻器的漏极端，所述反相器具有在所述第一电阻器与所述第一和第二反相器晶体管中的短路反相器晶体管的所述漏极端之间的反相器输出节点；系结晶体管，所述系结晶体管连接在所述驱动节点与所述第一和第二电压轨中的一个之间，所述第一和第二反相器晶体管中的所述短路反相器晶体管连接到所述第一和第二电压轨中的所述一个，所述系结晶体管具有系结晶体管控制端；偏置电路，所述偏置电路连接到所述系结晶体管控制端且被配置成由本地驱动信号控制，所述偏置电路被配置成响应于所述本地驱动信号具有第一状态而将所述系结晶体管控制端偏置到某一电压，以使得所述系结晶体管系结所述第一和第二电压轨中的所述一个的所述驱动节点；以及本地驱动电路，所述本地驱动电路被配置成提供所述本地驱动信号。系结电路可由此防止在存在噪声的情况下反相器晶体管的状态的无意或不希望的转换或改变，并且同时共同第一电阻器可用以限制或减少反相器晶体管的开关期间不希望的交叉传导。
在一个或多个实施例中，偏置电路包括偏置晶体管和分压器的串联布置，所述串联布置连接在第一电压轨与第二电压轨之间，其中分压器具有连接到系结晶体管控制端的分压器输出节点，并且其中偏置晶体管包括被配置成连接到本地驱动信号的控制端。偏置电路可由此确保在反相器开关将被偏置以达到开关电压之前，在存在噪声的情况下，系结晶体管切换状态。
在一个或多个实施例中，分压器包括第二电阻器和第三电阻器，其间具有分压器输出节点，其中第二电阻器具有在第三电阻器的电阻值的10％内的电阻值。分压器可因此产生为第一电压轨与第二电压轨之间大致一半的电压。
在一个或多个实施例中，第二电阻器具有为第一电阻器的电阻值的至少4倍的电阻值。通过在分压器中提供电阻器的相对较高电阻，可减小或最小化其中的电流耗散。具体地说，在一个或多个实施例中，第一电阻器具有至少500千欧的电阻值。
在一个或多个实施例中，反相器输出节点连接在第一电阻器与第二反相器晶体管的源极端之间，并且第一状态为电压低状态。
在一个或多个实施例中，第二电压轨为浮动接地电压，并且第一电压轨在比浮动接地电压高3-5V的范围内。
在一个或多个实施例中，第一反相器晶体管为NMOS晶体管。系结晶体管可以是PMOS晶体管。
在所述电路可用作栅极驱动器电路的一个或多个实施例中，所述电路另外包括栅极下拉晶体管，所述栅极下拉晶体管具有连接到输出的控制端，其中所述电路可用作栅极。所述电路可另外包括另外的驱动电路。
在一个或多个实施例中，另外的驱动电路包括与第四电阻器串联连接的驱动晶体管，驱动晶体管与第四电阻器之间具有驱动节点，驱动晶体管连接在第一电压轨与驱动节点之间，并且第四电阻器连接在驱动节点与第二电压轨之间，其中驱动电路被配置成在驱动晶体管的控制端处接收输入信号，且在驱动节点处提供栅极驱动器驱动信号。本地驱动电路可以是另外的驱动电路的复制。
根据本发明的另一方面，提供一种反相器电路，包括：反相器，所述反相器包括第一开关和第二开关的串联布置，第一开关与第二开关之间具有第一电阻器，第一开关和第二开关各自具有共同连接到驱动节点的控制端，所述串联布置连接在第一电压轨与第二电压轨之间，反相器具有第一电阻器与第一和第二开关中的短路开关之间的输出节点；系结开关，所述系结开关连接在驱动节点与第一和第二电压轨中的一个之间，第一和第二开关中的短路开关连接到所述第一和第二电压轨中的所述一个，系结开关具有系结控制端；偏置电路，所述偏置电路连接到系结控制端且被配置成由本地驱动信号控制，偏置电路被配置成响应于驱动信号具有第一状态而将系结开关控制终端偏置到某一电压，以使得系结开关系结第一和第二电压轨中的所述一个的驱动节点；以及本地驱动电路，所述本地驱动电路被配置成提供本地驱动信号。
在一个或多个实施例中，第一开关、第二开关和系结开关各自为NMOS晶体管。在一个或多个此类实施例中，第一开关为PMOS晶体管，并且第二开关为NMOS晶体管。在一个或多个此类实施例中，系结开关为NMOS晶体管。
反相器电路可包括另外的驱动电路。
在一个或多个实施例中，另外的驱动电路包括与第四电阻器串联连接的驱动晶体管，驱动晶体管与第四电阻器之间具有驱动节点，驱动晶体管连接在第一电压轨与驱动节点之间，并且第四电阻器连接在驱动节点与第二电压轨之间，其中驱动电路被配置成在驱动晶体管的控制端处接收输入信号，且在驱动节点处提供栅极驱动器驱动信号。本地驱动电路可以是另外的驱动电路的复制。
本发明的这些以及其它方面将通过下文所描述的实施例显而易见，并且将参考下文所描述的实施例阐明本发明的这些以及其它方面。
附图说明
将参考图式仅借助于例子描述实施例，在图式中：
图1示出适用于理解本公开的电路的例子；
图2示出图1的电路的应用的例子；
图3描绘其中根据一个或多个实施例的电路可被有利地使用的示例电池管理系统的简化示意图；
图4示出根据本公开的一个或多个实施例的用于减小反相器交叉传导电流的电路的例子的框图；
图5示出一个或多个实施例的示例电路图；
图6示出根据一个或多个其它实施例的用于减小反相器交叉传导电流的电路的例子的框图；
图7示出一个或多个实施例的且在实施图6中所示的框图的特定实施例中的示例电路图；
图8示出根据一个或多个实施例的另外电路；
图9示出用于常规电池管理系统的电路的应用电路；
图10和图11示出对于包括反相器和驱动电路的常规下拉控制电路，针对下拉晶体管和上平衡晶体管绘制的所得栅极-源极电压与时间的关系；
图12示出对于相同电池管理系统，电路到一个或多个实施例的应用电路；并且
图13和14示出对于图12的电路，针对下拉晶体管和上平衡晶体管绘制的所得栅极-源极电压与时间的关系。
应注意，图式为图解性的且未按比例绘制。为在图式中清楚和方便起见，这些图的各部分的相对尺寸和比例已通过在大小上放大或缩小而示出。相同的附图标记一般用于指在修改的和不同的实施例中的对应或类似特征。
具体实施方式
图1示出适用于理解本公开的电路100的例子。电路100包括反相器110，所述反相器110具有晶体管M1和M2 112和114，所述晶体管M1和M2 112和114具有在反相器输出节点120处共同连接的漏极，并且具有通过电阻器Ra和Rb 116、118连接到第一电压轨102和第二电压轨104的相应源极。反相器由连接到M1和M2的栅极端的也可称为反相器驱动节点的驱动节点125处的信号Vd驱动。信号Vd由驱动电路130提供，所述驱动电路130包括连接在驱动节点与第一电压轨之间的晶体管M0 132，以及连接在驱动节点与第二轨之间的电阻器R0134。也就是说，晶体管M0的源极端连接到第一电压轨102，并且晶体管M0的漏极端连接到驱动节点125。晶体管M0具有连接到输入信号电压Vb的驱动晶体管控制端136。在此图中，输入信号电压Vb由包括与晶体管Mb 144串联连接的受控电流源142的单独电路确定，所述晶体管Mb 144的控制端连接到该晶体管的漏极并提供输入信号电压Vb。技术人员将了解，取决于应用，受控电流源可由电流镜或其它合适的电路提供。
图2示出电路100的应用的非限制性例子200。在此例子中，所述应用用于电池平衡电路，所述电池平衡电路可例如形成电池管理控制系统的一部分。电路100的输出节点连接到下拉晶体管Mpd 210的控制端，使得下拉晶体管Mpd 210具有作为驱动信号的反相副本的控制信号。栅极驱动信号VG用于控制两个串联连接的晶体管230和240，所述串联连接的晶体管230和240分别通过平衡电阻器235和245连接到电池250的相应端。在操作中，受控电流源142产生与栅极驱动信号VG对准(关于定时)的偏置电压Vb。结果，驱动信号Vd的定时也与栅极电压VG对准。包括下拉电阻器210以便确保栅极电压VG在需要时保持为低。然而，此类电路易受嘈杂环境影响，如下文中将另外论述。
现在转向图3，这描绘了其中根据一个或多个实施例的电路可被有利地使用的示例电池管理系统的简化示意图。技术人员将了解，本发明的实施例可在其它应用中使用，并且本公开不限于例如图3中所示的电池管理应用，但扩展到其它驱动应用，具体地说，在噪声为问题的情况下需要低交叉传导电流反相器的那些驱动应用，例如IGBT栅极驱动器电路。图3中所描绘的应用是多电池电池管理系统的一部分，且具体地说，示意性地示出用于平衡多个电池(电池组中的电池0302、电池1304到电池13308)的充电状态的电路系统300。
在电池组中，电池串联连接，并且控制电路系统包括用于连接到每个电池间节点(也就是说，连接到电池组的相邻电池对之间的节点中的每一个)的输入端312、314等，以及分别连接到电池组的底部和顶部的底部输入端310和顶部输入端318。电路系统包括将电池间节点端310、312等中的每一个连接到控制电路330的对应端(CB0、CB1等)的电阻器320、322等。控制电路330可例如实施为控制IC。控制电路包括在每个相邻端之间的一对平衡晶体管。举例来说，一对晶体管Ma 340和Mb 341串联连接在端CB0与CB1之间；类似地，一对晶体管Mc 342和Md 343串联连接在端CB1与CB2之间，依此类推。Ma可对应于图2中所描绘的平衡晶体管240。类似地，Mb可对应于图2中所描绘的平衡晶体管230。对于每个端CBn之间的每个晶体管对，平衡晶体管Ma和Mb由栅极驱动控制和诊断件350控制，平衡晶体管Mc和Md由栅极驱动控制和诊断件352控制，依此类推。
在操作中，测量链(未示出，但通常在控制电路330中)用于测量跨越端CB0和CB1、CB1和CB2等的电压。在确定可例如指示电池组中的电池的不同充电状态的不同电压的情况下，栅极驱动器控制件350、352等用于选择性地闭合相邻晶体管对(例如，Ma和Mb，或Mc和Md)，通常持续相对较短的时间周期，以便通过相关平衡电阻器对(例如，320和322，或322和324)对相关电池进行部分放电。应了解，本公开的实施例，且具体地说，例如图3中所示的例子，可被有利地应用，以便防止原本可能发生的开关M1或M2中的一个或多个开关的非所需且无意的打开闭合，具体地说，在例如汽车或车辆的操作等嘈杂环境中如此。
返回到图1和图2，应了解，由于所述开关具有共同连接的栅极，并且一个实施为PMOS晶体管且另一个实施为NMOS晶体管，因此一般来说，在稳定状态中，M1和M2中的一个且仅一个将在任何给定时刻接通。参考轨102与104之间存在可忽略的“交叉传导”电流或不存在“交叉传导”电流，这是因为这种电流仅仅由泄漏电流产生。然而，在输出状态之间(例如，从高输出到低输出)的切换期间，可能存在非零交叉传导电流或穿透电流。具体地说，可能存在例如由晶体管的非零转换速率产生的瞬态电流。此外，在例如通常存在于用于例如其中到反相器的驱动电压经受噪声或干扰的汽车应用的电池管理系统中的嘈杂环境中，晶体管的开关时刻和定时可能被干扰，从而使得交叉传导电流增加，这可能加重问题。
图4示出根据本公开的一个或多个实施例的用于减小反相器交叉传导电流的电路400的例子的框图。所述电路包括反相器410，所述反相器410包括第一反相器晶体管M1 112和第二反相器晶体管M2 114，所述第一反相器晶体管M1 112和第二反相器晶体管M2 114各自具有共同连接到驱动节点Vd 125的栅极端。在示出的例子中，M1为PMOS且M2为NMOS，但是在其它例子中，可能M1为NMOS且M2为PMOS。晶体管各自具有分别连接到第一电压轨102和第二电压轨104的源极端。在一个或多个应用中，第二电压轨可为接地或局部接地，或浮动接地。第一电压轨可在比第二电压轨高3-5V的范围内。晶体管各自具有连接到共同第一电阻器R1 415的漏极端。也就是说，M1连接到共同第一电阻器415的第一端，并且M2连接到电阻器的另一端。电阻器415可被描述为交叉传导电阻器，因为电阻器415的包括限制在反相器晶体管开关时通过反相器晶体管的交叉传导电流。反相器输出节点420连接在第一电阻器与第一和第二晶体管中的一个的源极端之间。此晶体管可方便地被称为短路晶体管，这是因为当该晶体管“接通”时，这等效于将该晶体管视为在此状态中闭合的开关，该晶体管将反相器输出节点420短接到第一电压轨102和第二电压轨104中的一个。在图4中所示的非限制性例子中，短路晶体管为晶体管M2 114。第一电阻器R1用以限制在M1和M2应同时“接通”(也就是说，具有“闭合”开关状态)或部分接通的情况下因瞬变发生的交叉传导电流。可选择第一电阻器的电阻值以适合所述应用。在示例应用中，对于用于电池管理系统平衡电路的下拉电阻器，可选择电阻器以具有100千欧与2兆欧之间的值，或500千欧与1兆欧之间的值，且特别地，已以实验方式发现2,600千欧为合适的值。
电路400另外包括连接在驱动节点与第一和第二电压轨中的一个之间的系结晶体管M5 430，第一和第二晶体管中的短路晶体管连接到所述第一和第二电压轨中的所述一个。也就是说，系结晶体管的主端被连接，一个连接到驱动节点且另一个连接到电压轨。在图4中所示的例子中，系结晶体管源极端432连接到第二电压轨104，并且系结晶体管的漏极端434连接到驱动电压节点。系结晶体管具有系结晶体管控制端436。在图4中所示的例子中，系结晶体管为NMOS晶体管。技术人员将了解，尝试晶体管的类型(NMOS或PMOS)将通常且方便地与短路晶体管的类型相同。换句话说，短路电阻器是放置在反相器的PMOS侧还是放置在NMOS侧指定应使用本发明的哪个实施例(NMOS系结晶体管或PMOS系结晶体管)。
所述电路另外包括偏置电路440。如图中所示，偏置电路440连接在第一电压轨与第二电压轨之间，并且偏置电路440的输出连接到系结晶体管控制端。偏置电路被配置成由在输入442处提供的本地驱动信号控制。偏置电路被配置成在操作中响应于驱动信号具有第一状态而将系结晶体管控制端偏置到某一电压，以使得系结晶体管将驱动节点系结到第一和第二电压轨中的一个。因此，在图中所示的例子中，偏置电路被配置成在反相器输入为低时成将系结晶体管控制端偏置到高以导通系结电阻器M5，因为图4中所示的晶体管为NMOS且正常断开，并且仅通过栅极上的高信号接通。在其它实施例中，例如在下方图7中所示的实施例中，系结晶体管可替代地为PMOS。
电路400另外包括本地驱动电路450。本地驱动电路450被配置成在偏置电路440的输入442处提供本地驱动信号。尽管理论上，本地驱动电路450可用于驱动反相器自身--也就是说，电路450可对应于图1中的驱动电路130--但在实际实施方案中，已发现这会引起反馈和不稳定性问题。因此优选的是，本地驱动电路与提供驱动信号Vd的驱动电路130分离且不同。
图5示出本公开的一个或多个实施例的，且具体地说，实施图4中所示的框图的一个或多个实施例的示例电路图500。包括两个晶体管112和114的反相器410与图4中所示的反相器相同，系结晶体管M5 430也相同，所述系结晶体管M5 430在此情况下同样用于在驱动信号为低时将反相器输入系结到第二电压轨104。
图5中所示的电路包括偏置电路440，所述偏置电路440包括偏置晶体管Mb 542和分压器544的串联布置，所述串联布置连接在第一电压轨与第二电压轨之间。在此例子中，偏置晶体管Mb为PMOS晶体管，并且通过其源极连接到第一电压轨且通过其漏极连接到分压器544。在此例子中，分压器包括两个电阻器R2 546和R3 548，其间具有分压器输出节点545。分压器输出节点连接到系结晶体管控制端。偏置晶体管包括被配置成连接到本地驱动信号的控制端。在操作中，当本地驱动信号为低时，且因此当由于本地驱动信号为驱动信号的副本或复制而驱动信号为低时，晶体管Mb正常接通。然后，将分压器连接在两个电压轨之间，由此将相对较高信号提供到系结晶体管的栅极，由此断开系结晶体管M5。在模拟中发现，为R2和R3提供50兆欧的值是有效的。
本地驱动电路450为驱动电路130的副本。具体地说，本地驱动电路包括在第一电压轨与第二电压轨之间的晶体管M0，d 532和电阻器R0，d 534的串联布置。晶体管M0，d 532与电阻器R0，d 534之间的本地驱动节点525在偏置电路输入442处将驱动提供到偏置电路440。
驱动信号Vd由驱动电路130提供，所述驱动电路130包括连接在驱动节点与第一电压轨之间的晶体管M0 132，以及连接在驱动节点与第二轨之间的电阻器R0134。也就是说，晶体管M0的源极端连接到第一电压轨102，并且晶体管M0的漏极端连接到驱动节点125。晶体管M0具有连接到输入信号电压Vb的驱动晶体管控制端136。
技术人员将了解，本地驱动电路450为驱动电路130的副本。驱动电路可以是驱动电路的复制，也就是说，晶体管M0，d 532可与晶体管M0 132相同，并且电阻器R0，d 534可与电阻器R0 134相同；然而，技术人员将理解，可为晶体管和电阻器选择不同尺寸和/或值以适合特定应用。
图6示出根据本公开的一个或多个其它实施例的用于减小反相器交叉传导电流的电路600的例子的框图。此电路类似于图4中所示的电路，此电路包括反相器610，所述反相器610包括第一反相器晶体管M1 112和第二反相器晶体管M2 114，其间具有电阻器R1 615，然而，在此情况下，输出节点620直接连接到晶体管M1 112，并且电阻器在输出节点620与电阻器M2 114之间。
电路600另外包括系结晶体管M5b 630，所述系结晶体管M5b 630的主端被连接，一个连接到驱动节点且另一个连接到电压轨。与图4的电路相比，系结电阻器M5b 630在驱动节点与第一电压轨102之间。也就是说，系结晶体管源极端632连接到第二电压轨102，且系结晶体管的漏极端634连接到驱动电压节点。系结晶体管具有系结晶体管控制端636。在图6中所示的例子中，系结晶体管为PMOS晶体管。
类似于图4中所示的例子，系结晶体管M5b 630在其控制端栅极处由偏置电路640控制，所述偏置电路640自身由在本地驱动电路650的输入642处提供的本地驱动信号驱动。
图7示出本公开的一个或多个实施例的，且具体地说，实施图6中所示的框图的一个或多个实施例的示例电路图700。包括两个晶体管112和114的反相器610与图4中所示的反相器相同，系结晶体管M5 430也相同，所述系结晶体管M5 430在此情况下同样用于在驱动信号为高时将反相器输入系结到第一电压轨102。
类似地，图7中所示的电路包括偏置电路740，所述偏置电路740包括偏置晶体管Mbb 742和分压器744的串联布置，所述串联布置连接在第一电压轨与第二电压轨之间。在此例子中，偏置晶体管Mbb为NMOS晶体管，并且通过其源极连接到第二电压轨且通过其漏极连接到分压器744。分压器包括两个电阻器R2 746和R3 748，其间具有分压器输出节点745。分压器输出节点连接到系结晶体管控制端。偏置晶体管包括被配置成连接到本地驱动信号的控制端。在操作中，当本地驱动信号为低时，且因此当由于本地驱动信号为驱动信号的副本或复制而驱动信号为低时，晶体管Mbb正常接通。然后，将分压器连接在两个电压轨之间，由此将相对较高信号提供到系结晶体管的栅极，由此断开系结晶体管M3。
本地驱动信号由本地驱动电路750在偏置电路输入642处提供。此电路与驱动电路450的不同之处在于，输入信号电压Vb不直接输入到包括晶体管M0，db 732和电阻器R0，db734的串联布置的电路支路中。替代地，此输入被提供到电流镜电路，所述电流镜电路包括被布置为与晶体管M0，db 732和电阻器R0，db 734并联的第二支路的第二串联连接的晶体管对M6 762和M7 764。输入信号电压Vb被提供到晶体管M6 762的控制端。在此支路中，晶体管742的源极连接到第一电压轨102，并且晶体管的漏极连接到第二晶体管M7的漏极。M7764的源极连接到第二电压轨104。晶体管M7的栅极在具有电压Va的节点755处连接到该晶体管的漏极。M7的栅极还连接到第一支路中的晶体管M0，db 732的栅极，以便提供电流镜，因此第一支路中的电流与第二支路中的电流匹配。本地驱动信号从晶体管M0，db 732与电阻器R0，db 734之间的节点提供到偏置电路输入642。
在操作中，在反相器的M2侧需要短路电阻器R1的配置中，反相器展现比其上拉能力低得多的下拉能力。在此情况下，当反相器的输入为高时，也就是说当M2接通且M1断开时，反相器的输入处的噪声可能使得M1容易接通且因此由于反相器的相对较高的上拉能力而将该反相器的输出上拉。为了解决此问题，在反相器的输入处需要PMOS系结电阻器，所述PMOS系结电阻器将反相器的输入维持在较高状态。
图8示出根据本公开的一个或多个实施例的另外电路。此电路类似于图4中所示的电路，且包括反相器410和在第一电压轨102与第二电压轨104之间的偏置电路440。类似于图4中所示的实施例，所示的短路电阻器R1在反相器输出节点与第二电压轨104之间。系结电阻器M5 430也在驱动节点与第二电压轨104之间。如图所示，用于偏置电路的驱动信号可由单独驱动电路D1 850提供，所述单独驱动电路D1 850不是驱动电路130的副本，也不是此类电路(例如，图7中关于向上系结版本所示的电路)的电流镜像适应。
图9示出用于常规电池管理系统的电路的应用电路，其中例如直接电力注入(DPI)等扰动被引入到电流平衡高(CBH)轨912和电流平衡低(CBL)轨914中的一个或多个中，或如916所示被引入到用于反相器110的驱动电路130中以控制下拉晶体管Mpd 210。
图10和图11示出对于包括反相器110和驱动件130的常规下拉控制电路，针对下拉晶体管Mpd 210和上平衡晶体管Mb 230绘制的所得栅极-源极电压与时间的关系。可以看出，在275ms引入扰动后，下拉晶体管Mpd 210上的栅极电压变得嘈杂，且在+0.5V与-0.5V之间变化。对上平衡晶体管230的影响是显而易见的，且具体地说，栅极-源极电压开始上升，使得在大致10-40ms内，栅极-源极电压已达到可能足以接通晶体管的0.6-0.8V的值，应了解，这是不希望的且潜在不合需要的影响。
相比而言，图12示出用于相同电池管理系统的根据一个或多个实施例的电路的应用电路，其中例如直接电力注入(DPI)等扰动被引入到电流平衡高(CBH)轨912和电流平衡低(CBL)轨914中的一个或多个中，或如1216处所示被引入到用于反相器110的驱动电路130中以控制下拉晶体管Mpd 210。
图13和14示出对于图12的电路，针对下拉晶体管Mpd 210和下平衡晶体管Ma 240绘制的所得栅极-源极电压与时间的关系。可以看出，在275ms引入扰动后，下拉晶体管Mpd210上的栅极电压开始包括一些噪声，且在+4.75与5.05之间变化。然而，此变化远小于常规情况下的此变化。对上平衡晶体管230的影响要小得多，且具体地说，栅极-源极电压中的上升快速趋于平衡，从而实现不超过约0.25V。此类最小电压变化显然不足以接通晶体管。
通过阅读本公开，本领域的技术人员将明白其它变化和修改。此类变化和修改可涉及等效和其它特征，这些等效和其它特征在箝位或稳定器电路领域中已经是已知的，且可用作本文已经描述的特征的替代或补充。
尽管所附权利要求书是针对特定特征组合，但应理解，本发明的公开内容的范围还包括本文中明确地或隐含地公开的任何新颖特征或任何新颖特征组合或其任何一般化形式，而不管所述新颖特征是否涉及与当前在任何权利要求中要求保护的本发明相同的发明或所述新颖特征是否缓解与本发明所缓解的任一或全部技术问题相同的技术问题。
应注意，已参考不同的主题描述了上述一个或多个实施例。具体地说，一些实施例可能已参考方法类的权利要求来描述，而其它实施例可能已参考设备类的权利要求来描述。然而，本领域的技术人员将从上述内容了解到，除非另外指明，否则除属于一种类型的标的物的特征的任何组合外，与不同标的物相关的特征的任何组合，尤其方法类的权利要求的特征与设备类的权利要求的特征的组合，也视为与此文档一起公开。
在单独的实施例的上下文中描述的特征也可以在单个实施例中以组合形式提供。相反，为了简洁起见，在单个实施例的情形中所描述的各种特征也可以单独地或以任何合适的子组合形式提供。
为了完整起见，还规定术语“包括”不排除其它元件或步骤，术语“一”或“一个”不排除多个、单个处理器或其它单元可以实现在权利要求中所述的若干构件的功能[如果不相关，则可以删除]，并且权利要求中的附图标记不应被解释为限制权利要求的范围。此外，词语“可”以准许性意义(即，意味着有可能)而非强制性意义(即，意味着必须)来使用。类似地，词语“包括(include)”、“包括(including)”和“包括(includes)”意指包括但不限于。
附图标记列表：
a.100 电路
b.102 第一电压轨
c.104 第二电压轨
d.110 反相器
e.112 晶体管M1
f.114 晶体管M2
g.116 电阻器Ra
h.118 电阻器Rb
i.120 反相器输出节点
j.125 驱动节点/反相器驱动节点
k.130 驱动电路
l.132 晶体管M0
m.134 电阻器R0
n.142 受控电流源
o.144 晶体管Mb
p.200 应用电路
q.210 下拉电阻器Mpd
r.230 晶体管
s.235 平衡电阻器
t.240 晶体管
u.245 平衡电阻器
v.250 电池
w.300 电池平衡电路系统
x.302、304、308 电池
y.310 底部输入端
z.312、314 电池间节点端
aa.318 顶部输入端
bb.320、322 电阻器
cc.330 控制电路
dd.340、341 平衡晶体管
ee.342、343 平衡晶体管
ff.350、352 栅极驱动控制和诊断件
gg.400 用于向下系结的框图电路
hh.410 反相器
ii.415 交叉传导电阻器
jj.420 反相器节点
kk.430 系结晶体管M5
ll.432 系结晶体管源极端
mm.434 系结晶体管漏极端
nn.436 系结晶体管控制端
oo.440 偏置电路
pp.442 偏置电路输入
qq.450 本地驱动电路
rr.500 用于向下系结的电路
ss.525 本地驱动节点
tt.532 晶体管M0，d
uu.534 电阻器R0，d
vv.542 偏置晶体管Mb
ww.544 分压器
xx.545 分压器输出节点
yy.546 分压器电阻器R2
zz.548 分压器电阻器R3
aaa.600 用于向上系结的框图电路
bbb.610 反相器
ccc.615 电阻器R1
ddd.620 输出节点
eee.630 系结晶体管M5b
fff.632 系结晶体管源极端
ggg.634 系结晶体管漏极端
hhh.636 系结晶体管控制端
iii.640 偏置电路
jjj.642 偏置电路输入
kkk.650 本地驱动电路
lll.700 用于向上系结的电路
mmm.732 晶体管M0，db
nnn.734 电阻器R0，db
ooo.742 偏置晶体管Mb
ppp.744 分压器
qqq.745 分压器输出节点
rrr.746 分压器电阻器R2
sss.748 分压器电阻器R3
ttt.750 本地驱动电路
uuu.755 电压Va的节点
vvv.762 晶体管M6
www.764 晶体管M7
xxx.850 本地驱动电路
yyy.912 电池平衡高轨
zzz.914 电池平衡低轨
aaaa.916 dpi扰动
bbbb.1216 dpi扰动。

Claims (10)

1.一种电路，其特征在于，包括：
a.反相器，所述反相器包括第一反相器晶体管和第二反相器晶体管，所述反相器晶体管各自具有共同连接到驱动节点的栅极端、各自具有分别连接到第一电压轨和第二电压轨的源极端，并且各自具有连接到共同第一电阻器的漏极端，所述反相器具有在所述第一电阻器与所述第一和第二反相器晶体管中的短路反相器晶体管的所述漏极端之间的反相器输出节点；
b.系结晶体管，所述系结晶体管连接在所述驱动节点与所述第一和第二电压轨中的一个之间，所述第一和第二反相器晶体管中的所述短路反相器晶体管连接到所述第一和第二电压轨中的所述一个，所述系结晶体管具有系结晶体管控制端；
c.偏置电路，所述偏置电路连接到所述系结晶体管控制端且被配置成由本地驱动信号控制，所述偏置电路被配置成响应于所述本地驱动信号具有第一状态而将所述系结晶体管控制端偏置到某一电压，以使得所述系结晶体管系结所述第一和第二电压轨中的所述一个的所述驱动节点；
d.以及本地驱动电路，所述本地驱动电路被配置成提供所述本地驱动信号。
2.根据权利要求1所述的电路，其特征在于，所述偏置电路包括偏置晶体管和分压器的串联布置，所述串联布置连接在所述第一电压轨与所述第二电压轨之间，其中所述分压器具有连接到所述系结晶体管控制端的分压器输出节点，并且其中所述偏置晶体管包括被配置成连接到所述本地驱动信号的控制端。
3.根据权利要求2所述的电路，其特征在于，所述分压器包括第二电阻器和第三电阻器，其间具有所述分压器输出节点，其中所述第二电阻器具有在所述第三电阻器的电阻值的10％内的电阻值。
4.根据权利要求3所述的电路，其特征在于，所述第二电阻器具有为所述第一电阻器的电阻值的至少10倍的电阻值。
5.根据在前的任一项权利要求所述的电路，其特征在于，所述第一电阻器具有至少500千欧的电阻值。
6.根据在前的任一项权利要求所述的电路，其特征在于，所述反相器输出节点连接在所述第一电阻器与所述第二反相器晶体管的所述漏极端之间，并且所述第一状态为电压低状态。
7.根据在前的任一项权利要求所述的电路，其特征在于，所述第二电压轨为浮动接地电压，并且所述第一电压轨在比所述浮动接地电压高3-5V的范围内。
8.根据在前的任一项权利要求所述的电路，其特征在于，所述第一反相器晶体管为NMOS晶体管。
9.根据权利要求8所述的电路，其特征在于，所述系结晶体管为PMOS晶体管。
10.根据在前的任一项权利要求所述的电路，其特征在于，能用作栅极控制电路，且另外包括栅极下拉晶体管，所述栅极下拉晶体管具有连接到所述反相器输出节点的控制端。
CN202310030086.1A 2022-02-08 2023-01-09 用于反相器的电路和上拉/下拉电路 Pending CN116582123A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP22305133.5 2022-02-08
EP22305133.5A EP4224712A1 (en) 2022-02-08 2022-02-08 Circuits for inverters and pull-up/pull-down circuits

Publications (1)

Publication Number Publication Date
CN116582123A true CN116582123A (zh) 2023-08-11

Family

ID=80623801

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310030086.1A Pending CN116582123A (zh) 2022-02-08 2023-01-09 用于反相器的电路和上拉/下拉电路

Country Status (3)

Country Link
US (1) US20230253964A1 (zh)
EP (1) EP4224712A1 (zh)
CN (1) CN116582123A (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4114176A1 (de) * 1990-05-24 1991-11-28 Int Rectifier Corp Pegelschieberschaltung
JP2006203748A (ja) * 2005-01-24 2006-08-03 Sanyo Electric Co Ltd 駆動回路
JP5565336B2 (ja) * 2011-02-14 2014-08-06 富士通セミコンダクター株式会社 出力回路、システム、及び出力回路の制御方法
US10110231B1 (en) * 2017-06-28 2018-10-23 Texas Instruments Incorporated Level shifter for a wide low-voltage supply range

Also Published As

Publication number Publication date
EP4224712A1 (en) 2023-08-09
US20230253964A1 (en) 2023-08-10

Similar Documents

Publication Publication Date Title
US5406141A (en) High voltage CMOS switching circuit
EP0291062A1 (en) Reference potential generating circuit
US6445167B1 (en) Linear regulator with a low series voltage drop
US5548237A (en) Process tolerant delay circuit
US5250854A (en) Bitline pull-up circuit operable in a low-resistance test mode
EP0410595B1 (en) Trimming circuits
US12052018B2 (en) Deglitcher with integrated non-overlap function
US6654304B1 (en) Poly fuse trim cell
CN1065379C (zh) 三态视频差动驱动器
US20020005595A1 (en) Regenerative tie-high tie-low cell
JP4137118B2 (ja) 半導体装置
CN116582123A (zh) 用于反相器的电路和上拉/下拉电路
US7116537B2 (en) Surge current prevention circuit and DC power supply
US20040178832A1 (en) Input current leakage correction for multi-channel LVDS front multiplexed repeaters
JPH027620A (ja) 集積論理回路
US20030042970A1 (en) Controllable reference voltage circuit with power supply isolation
US5767696A (en) Tri-state devices having exclusive gate output control
CN115485946A (zh) 供电控制装置、熔断方法及计算机程序
WO2002039581A2 (en) High speed output buffers using voltage followers
EP4246808A1 (en) Pull up and pulldown stabiliser circuits and methods for gate drivers
KR102278218B1 (ko) 읽기 오류의 제거가 가능한 차지 펌프 기반의 비휘발성 플립플롭의 데이터 복원 모드에서의 동작 방법
JPH03141391A (ja) 多出力ドライバ集積回路
JP3192049B2 (ja) バッファ回路
KR100269531B1 (ko) 수신기 및 입력 신호 응답 방법
EP0831586A2 (en) Variable delaying circuit

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication