CN116581107A - 半导体器件及其制造方法 - Google Patents

Abstract

本申请提供一种半导体器件及其制造方法，半导体器件包括多个芯片区以及多个划片区，每一划片区围绕一芯片区设置，划片区具有边缘区以及边角区，边角区位于边缘区的一侧且与边缘区连接以围绕芯片区，半导体器件包括晶圆衬底，晶圆衬底具有第一沟槽、第二沟槽以及第三沟槽，第一沟槽沿第一方向延伸且位于芯片区，第二方向与第一方向垂直，第二沟槽沿第二方向和第一方向中的至少一者延伸且位于边缘区；自芯片区朝向划片区的方向为第三方向，第三方向与第一方向以及第二方向相交，第三沟槽沿第三方向延伸且位于边角区，第一沟槽、第二沟槽以及第三沟槽内填充有多晶硅层。通过在划片区设置多种沿不同方向延伸的沟槽，可以降低晶圆的翘曲程度。

Description

半导体器件及其制造方法

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。

背景技术

在半导体制造工艺中，半导体器件的半导体芯片采用的器件沟槽，其方向多存在于同一方向，当芯片面积较大且沟槽到达一定深度时，沟槽内的填充材料和晶圆衬底之间就会产生较大的应力，进而会给晶圆表面带来集中在一个方向上的应力，导致晶圆翘曲，这会直接影响器件接触孔的精确位置，从而降低芯片性能和良率。

发明内容

鉴于此，本申请提供一种半导体器件及其制造方法，以降低晶圆的翘曲程度。

本申请提供的一种半导体器件，所述半导体器件包括多个芯片区以及多个划片区，每一所述划片区围绕一所述芯片区设置，所述划片区具有边缘区以及边角区，所述边角区位于所述边缘区的一侧且与所述边缘区连接以围绕所述芯片区，所述半导体器件包括晶圆衬底，所述晶圆衬底具有第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽沿第一方向延伸且位于所述芯片区，第二方向与所述第一方向垂直，所述第二沟槽沿所述第二方向和所述第一方向中的至少一者延伸且位于所述边缘区；自所述芯片区朝向所述划片区的方向为第三方向，所述第三方向与所述第一方向以及所述第二方向相交，所述第三沟槽沿所述第三方向延伸且位于所述边角区，所述第一沟槽、所述第二沟槽以及所述第三沟槽内填充有多晶硅层。

在一些实施例中，所述第三沟槽以及所述第二沟槽的宽度大于所述第一沟槽的宽度。

在一些实施例中，所述第三沟槽与所述第二沟槽之间的夹角为45°。

在一些实施例中，所述边缘区包括依次设置的第一区、第二区、第三区以及第四区，所述第一区与所述第二区之间、所述第二区与所述第三区之间、所述第三区与所述第四区之间以及所述第四区与所述第一区之间均通过一所述边角区连接，所述边角区与所述芯片区的边角处对应设置且呈所述芯片区的中心线对称设置。

在一些实施例中，位于所述第一区以及所述第三区的所述第二沟槽沿所述第一方向延伸，位于所述第二区以及所述第四区的所述第二沟槽沿所述第二方向延伸；自所述芯片区朝向所述边缘区的方向上，所述第二沟槽的长度逐渐递增，且所述第二沟槽的两端均延伸入所述边角区内。

在一些实施例中，位于所述第一区以及所述第三区的所述第二沟槽沿所述第二方向延伸，位于所述第二区以及所述第四区的所述第二沟槽沿所述第一方向延伸；还包括位于所述边角区的多个第四沟槽；自所述边角区靠近所述芯片区的一侧朝向所述边角区远离所述芯片区的一侧的方向上，所述第四沟槽的长度逐渐递减，所述第四沟槽均位于所述第三沟槽的同一侧，所述第四沟槽的延伸方向与位于所述第三沟槽的同一侧的所述边缘区上的所述第二沟槽的延伸方向垂直。

在一些实施例中，位于所述第一区以及所述第三区的所述第二沟槽沿所述第二方向延伸，位于所述第二区以及所述第四区的所述第二沟槽沿所述第一方向延伸，位于所述第一区、所述第二区、所述第三区以及所述第四区的所述第二沟槽的长度相等。

在一些实施例中，还包括位于所述边角区的多个第四沟槽；自所述边角区靠近所述芯片区的一侧朝向所述边角区远离所述芯片区的一侧的方向上，所述第四沟槽的长度逐渐递减，所述第四沟槽自所述芯片区朝向所述划片区的方向上延伸，所述第三沟槽的两侧均设置有多个所述第四沟槽。

在一些实施例中，还包括位于所述边角区的多个第四沟槽，自靠近所述第三沟槽的一侧朝向远离所述第三沟槽的一侧的方向上，所述第四沟槽的长度逐渐递减，所述第四沟槽自所述芯片区朝向所述划片区的方向上延伸，所述第三沟槽的两侧均设置有多个所述第四沟槽。

本申请还提供一种半导体器件的制造方法，用于制备如上所述的半导体器件，所述半导体器件包括多个芯片区以及多个划片区，每一所述划片区围绕一所述芯片区设置，所述划片区具有边缘区以及边角区，所述边角区位于所述边缘区的一侧且与所述边缘区连接以围绕所述芯片区，包括：

提供一晶圆衬底；

对所述晶圆衬底进行图案化处理，刻出第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽沿第一方向延伸且位于所述芯片区，第二方向与所述第一方向垂直，所述第二沟槽沿所述第二方向和所述第一方向中的至少一者延伸且位于所述边缘区；自所述芯片区朝向所述划片区的方向为第三方向，所述第三方向与所述第一方向以及所述第二方向相交，所述第三沟槽沿所述第三方向延伸且位于所述边角区；

在所述晶圆衬底上设置多晶硅，以形成填充于所述第一沟槽、所述第二沟槽以及所述第三沟槽内的多晶硅层。

本申请提供一种半导体器件及其制造方法，半导体器件包括多个芯片区以及多个划片区，每一划片区围绕一芯片区设置，划片区具有边缘区以及边角区，边角区位于边缘区的一侧且与边缘区连接以围绕芯片区，半导体器件包括晶圆衬底，晶圆衬底具有第一沟槽、第二沟槽以及第三沟槽，第一沟槽沿第一方向延伸且位于芯片区，第二方向与第一方向垂直，第二沟槽沿第二方向和第一方向中的至少一者延伸且位于边缘区；自芯片区朝向划片区的方向为第三方向，第三方向与第一方向以及第二方向相交，第三沟槽沿第三方向延伸且位于边角区，第一沟槽、第二沟槽以及第三沟槽内填充有多晶硅层。通过在划片区设置多种沿不同方向延伸的沟槽，使得划片区的沟槽与芯片区的沟槽之间存在一定的角度，从而使得划片区上产生的应力可以抵消芯片区上产生的应力，进而降低晶圆的翘曲程度，进而避免影响器件接触孔的精确位置，从而保证芯片性能和良率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的半导体器件的第一种结构示意图；

图2是图1中A处放大结构示意图；

图3是本申请提供的半导体器件的第二种结构示意图；

图4是本申请提供的半导体器件的第三种结构示意图；

图5是本申请提供的半导体器件的第四种结构示意图；

图6是本申请提供的半导体器件的制造方法的流程结构示意图。

附图标记：

10、半导体器件；11、芯片区；12、划片区；13、边缘区；14、边角区；20、第一区；30、第二区；40、第三区；50、第四区；100、晶圆衬底；110、第一沟槽；120、第二沟槽；130、第三沟槽；140、第四沟槽；200、多晶硅层。

具体实施方式

下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。

本申请提供一种半导体器件及其制造方法，半导体器件包括多个芯片区以及多个划片区，每一划片区围绕一芯片区设置，划片区具有边缘区以及边角区，边角区位于边缘区的一侧且与边缘区连接以围绕芯片区，半导体器件包括晶圆衬底，晶圆衬底具有第一沟槽、第二沟槽以及第三沟槽，第一沟槽沿第一方向延伸且位于芯片区，第二方向与第一方向垂直，第二沟槽沿第二方向和第一方向中的至少一者延伸且位于边缘区；自芯片区朝向划片区的方向为第三方向，第三方向与第一方向以及第二方向相交，第三沟槽沿第三方向延伸且位于边角区，第一沟槽、第二沟槽以及第三沟槽内填充有多晶硅层。

在本申请中，通过在划片区设置多种沿不同方向延伸的沟槽，避免芯片区的沟槽因沿单一方向延伸，而导致晶圆衬底与填充材料的接触界面上产生的应力在同一方向上，即通过在划片区设置多种沿不同方向延伸的沟槽，使得划片区的沟槽内产生的应力与芯片区的沟槽内产生的应力之间存在一定的角度，从而抵消芯片区上的应力，进而降低晶圆的翘曲程度，以避免影响器件接触孔的精确位置，从而保证芯片性能和良率。

请参考图1-图3，图1是本申请提供的半导体器件的第一种结构示意图；图2是图1中A处放大结构示意图。需要说明的是图2中的B指代的箭头为半导体器件翘曲发生的方向。

本申请提供一种半导体器件10，半导体器件10包括多个芯片区11以及多个划片区12，半导体器件10为晶圆结构，每一划片区12围绕一芯片区11设置，划片区12具有边缘区13以及边角区14，边角区14位于边缘区13的一侧且与边缘区13连接以围绕芯片区11，半导体器件10包括晶圆衬底100，晶圆衬底100可以为硅衬底、碳化硅衬底或氮化镓衬底等，晶圆衬底100的一面设置有间隔设置的第一沟槽110、第二沟槽120以及第三沟槽130，第一沟槽110沿第一方向y延伸且位于芯片区11，第二方向x与第一方向y垂直，第二沟槽120沿第二方向x和第一方向y中的至少一者延伸且位于边缘区13；自芯片区11朝向划片区12的方向为第三方向，第三方向与第一方向y以及第二方向x相交，第三沟槽130沿第三方向延伸且位于边角区14，第一沟槽110、第二沟槽120以及第三沟槽130内填充有多晶硅层200。具体的，芯片区11包括有源区以及围绕有源区设置的终端区，晶圆衬底100的一面设置有间隔设置的多个第一沟槽110、多个第二沟槽120、多个第三沟槽130以及多个第四沟槽140，多个第一沟槽110沿第一方向y延伸且沿第二方向x排列，多个第一沟槽110平行设置，第一沟槽110位于有源区以及终端区。

接着，划片区12围绕终端区设置，划片区12上的结构不导电，划片区12具有边缘区13以及边角区14，边角区14位于边缘区13的一侧且与边缘区13连接以围绕终端区，晶圆在切割时，在划片区12处切割；边缘区13包括依次设置的第一区20、第二区30、第三区40以及第四区50，第一区20与第二区30之间、第二区30与第三区40之间、第三区40与第四区50之间以及第四区50与第一区20之间均通过一边角区14连接，边角区14与芯片区11的边角处对应设置且呈芯片区11的中心线对称设置，即边角区14均位于芯片区11的拐角处，也即边角区14均位于划片区12的拐角处，且呈划片区12的中心线对称设置，在本实施例中，芯片区11的平面形状为正方形，可选的，在其他实施例中，芯片区11的形状也可以为长方形或六边形等，此处不限制。第一区20、第二区30、第三区40以及第四区50上均设置有多个第二沟槽120，每两相邻的第二沟槽120之间的间距相等，可选的，每两相邻的第二沟槽120之间的间距可以不相等。位于第一区20以及第三区40的第二沟槽120沿第二方向x延伸，并沿第一方向y平行且间隔设置；位于第二区30以及第四区50的第二沟槽120沿第一方向y延伸，并沿第二方向x平行且间隔设置。每一边角区14均设置有一沿第三方向延伸的第三沟槽130。第四沟槽140位于边角区14；自边角区14靠近芯片区11的一侧朝向边角区14远离芯片区11的一侧的方向上，第四沟槽140的长度r逐渐递减；多个第四沟槽140均位于第三沟槽130的同一侧，即第三沟槽130的另一侧不设置有第四沟槽140，多个第四沟槽140的延伸方向与位于第三沟槽130的同一侧的边缘区13上的第二沟槽120的延伸方向垂直，多个第四沟槽140沿位于第三沟槽130的同一侧的边缘区13上的第二沟槽120的延伸方向平行排列；第三沟槽130没有设置第四沟槽140的另一侧，第二沟槽120的一端延伸入边角内直至靠近第三沟槽130，此时，第二沟槽120的一端与第三沟槽130之间不设置有第四沟槽140，第二沟槽120的另一端不延伸入边角区14内，此时，第二沟槽120的另一端与第三沟槽130之间设置有第四沟槽140，在边缘区13，第二沟槽120、第三沟槽130以及第四沟槽140依次交替设置。第三沟槽130与第二沟槽120之间的夹角∠α为45°，即第三沟槽130与第二沟槽120倾斜设置；第三沟槽130的宽度W3以及第二沟槽120的宽度W2大于第一沟槽110的宽度W1。多晶硅层200填充于第一沟槽110、第二沟槽120、第三沟槽130以及第四沟槽140内。

现有技术中，在半导体制造工艺中，半导体器件的半导体芯片采用的器件沟槽，其方向多存在于同一方向，当芯片面积较大且沟槽到达一定深度时，沟槽内的填充材料和晶圆衬底之间就会产生较大的应力，进而会给晶圆表面带来集中在一个方向上的应力，进而导致晶圆翘曲，这会直接影响器件接触孔的精确位置，从而降低芯片性能和良率。而在本申请中，通过在划片区12设置三种沿不同方向延伸的沟槽，避免芯片区11的沟槽因沿单一方向延伸，而导致晶圆衬底100与填充材料的接触界面上产生的应力在同一方向上，也即通过在划片区12设置三种沿不同方向延伸的沟槽，使得划片区12的沟槽内产生的应力与芯片区11的沟槽内产生的应力之间存在一定的角度，从而使得划片区12上产生的应力可以抵消芯片区11上产生的应力，进而降低晶圆的翘曲程度，进而避免影响器件接触孔的精确位置，从而保证芯片性能和良率。

在本申请中，通过将边角区14设置在与芯片区11的边角处对应处，且呈芯片区11的中心线对称设置，即将倾斜设置的第三沟槽130设置于芯片区11的拐角处，以使得芯片区11的拐角处形成将应力断开式的十字结构，并使得划片区12具有更大的沟槽面积，以更好的将各个芯片区11的应力进行阻断，使应力无法叠加，进而降低晶圆的翘曲程度，进而避免影响器件接触孔的精确位置，从而保证芯片性能和良率。

在本申请中，通过设置第四沟槽140，且自边角区14靠近芯片区11的一侧朝向边角区14远离芯片区11的一侧的方向上，第四沟槽140的长度r设置为逐渐递减，以将芯片区11上的应力分散在划片区12，并使得划片区12具有更大的沟槽面积，以进一步提高阻断芯片区11上的应力的阻断能力，进而降低晶圆的翘曲程度，进而避免影响器件接触孔的精确位置，从而保证芯片性能和良率；同时，第四沟槽140设置为均位于第三沟槽130的同一侧，且第四沟槽140的延伸方向设置为与位于第三沟槽130的同一侧的边缘区13上的第二沟槽120的延伸方向垂直，以进一步使得边角区14两侧的产生的应力不在同一水平面上，进而可以更好的对芯片区11的应力进行阻断，进而降低晶圆的翘曲程度，进而避免影响器件接触孔的精确位置，从而保证芯片性能和良率。

在本申请中，在第三沟槽130没有设置第四沟槽140的另一侧，将位于同一区域的第二沟槽120的一端设置为延伸入边角内直至靠近第三沟槽130，其另一端设置为不延伸入边角区14内，以降低应力出现叠加的风险，进而降低晶圆的翘曲程度，进而避免影响器件接触孔的精确位置，从而保证芯片性能和良率。

在本申请中，将第三沟槽130与第二沟槽120之间的夹角∠α设置为45°，使得第三沟槽130与第二沟槽120倾斜设置，以将第三沟槽130两侧的边缘区13产生的应力阻断，降低应力出现叠加的风险，进而降低晶圆的翘曲程度，进而避免影响器件接触孔的精确位置，从而保证芯片性能和良率。

在本申请中，将第三沟槽130的宽度W3以及第二沟槽120的宽度W2设置为大于第一沟槽110的宽度W1，以进一步提高划片区12分散应力的性能。

在另一实施例中，第四沟槽140不填充多晶硅层200，而是填充柔性材料。

在本申请中，通过在第四沟槽140中填充柔性材料，因柔性材料具有柔性，使得划片区12可以更多的分散芯片区11上产生的应力。

在另一实施例中，自芯片区11朝向划片区12的方向上，每一第三沟槽130的宽度W3逐渐减小，以使得划片区12可以更好的分散芯片区11上产生的应力。

在一实施例中，位于芯片区11的沟槽的高度为2-6微米，位于划片区12的沟槽的高度为1-10微米。具体的，位于芯片区11的沟槽的高度可以为2微米、3微米、5微米或6微米等，位于划片区12的沟槽的高度可以为1微米、5微米。8微米或10微米等，以使得划片区12可以更好的分散芯片区11上产生的应力。

在一实施例中，位于芯片区11的沟槽的宽度为0.6-3微米，位于划片区12的沟槽的宽度为2-5微米。具体的，位于芯片区11的沟槽的宽度可以为0.6微米、1.3微米、2微米或3微米等，位于划片区12的沟槽的宽度可以为2微米、3微米或5微米等，以使得划片区12可以更好的分散芯片区11上产生的应力。

请参阅图3，图3是本申请提供的半导体器件的第二种结构示意图。需要说明的是，第二种结构与第一种结构的不同之处在于：

位于第一区20以及第三区40的第二沟槽120沿第一方向y延伸，位于第二区30以及第四区50的第二沟槽120沿第二方向x延伸在边角区14中不设置有第四沟槽140，自芯片区11朝向边缘区13的方向上，第二沟槽120的长度逐渐递增，且第二沟槽120的两端均延伸入边角区14内。其它与第一种结构相同，此处不再赘述。

请参阅图4，图4是本申请提供的半导体器件的第三种结构示意图。需要说明的是，第三种结构与第一种结构的不同之处在于：

位于第一区20以及第三区40的第二沟槽120沿第二方向x延伸，位于第二区30以及第四区50的第二沟槽120沿第一方向y延伸，位于第一区20、第二区30、第三区40以及第四区50的第二沟槽120的长度相等。进一步的，自边角区14靠近芯片区11的一侧朝向边角区14远离芯片区11的一侧的方向上，第四沟槽140的长度r逐渐递减，第四沟槽140自芯片区11朝向划片区12的方向上延伸，第三沟槽130的两侧均设置有多个所述第四沟槽140。其它与第一种结构相同，此处不再赘述。

请参阅图5，图5是本申请提供的半导体器件的第四种结构示意图。需要说明的是，第四种结构与第三种结构的不同之处在于：

自靠近第三沟槽130的一侧朝向远离第三沟槽130的一侧的方向上，第四沟槽140的长度r逐渐递减，第四沟槽140自芯片区11朝向划片区12的方向上延伸。其它与第三种结构相同，此处不再赘述。

图6是本申请提供的半导体器件的制造方法的流程结构示意图。本申请还提供一种半导体器件10的制造方法，用于制备权本申请提供的半导体器件10，半导体器件10包括多个芯片区11以及多个划片区12，每一划片区12围绕一芯片区11设置，划片区12具有边缘区13以及边角区14，边角区14位于边缘区13的一侧且与边缘区13连接以围绕芯片区11，包括：

S11、提供一晶圆衬底。

S12、对晶圆衬底进行图案化处理，刻出第一沟槽、第二沟槽以及第三沟槽，第一沟槽沿第一方向y延伸且位于芯片区，第二方向x与第一方向y垂直，第二沟槽沿第二方向x延伸且位于边缘区；自芯片区朝向划片区的方向为第三方向，第三方向与第一方向y以及第二方向x相交，第三沟槽沿第三方向延伸且位于边角区。

在晶圆衬底100上生长场氧；然后，再场氧上设置光刻胶，采用光刻版进行曝光和显影，以使场氧以及光刻胶形成第一光刻图案和第二光刻图案，第一光刻图案和第二光刻图案分别位于芯片区11以及划片区12上，划片区12用于限定每个芯片区11的边缘；然后，以光刻胶为掩膜版进行干法刻蚀，以形成晶圆衬底100，其中，反应气体穿过第一光刻图案中的图形与晶圆衬底100接触形成第一沟槽110，反应气体穿过第二光刻图案与晶圆衬底100相接触形成第二沟槽120以及第三沟槽130。

S13、在晶圆衬底上设置多晶硅，以形成填充于第一沟槽、第二沟槽以及第三沟槽内的多晶硅层。

在第一沟槽110、第二沟槽120以及第三沟槽130中生长栅氧，并填充导电材料。栅氧材料可以为二氧化硅。第一沟槽110的导电材料可以为多晶硅等材料，可分为一次或者多次填充。而划片区12内沟槽的多晶硅只用作填充，不导电，即第二沟槽120以及第三沟槽130中的多晶硅层200不导电。

在一实施例中，在边角区14还设置有第四沟槽140，同样的，第四沟槽140内填充的多晶硅层200也不导电。

在一实施例中，位于芯片区11以及划片区12的多晶硅层200可采用LPCVD工艺一次形成，此方法较CVD而言提供了较高的淀积效率和无需较高的淀积温度，且无需额外增加工艺步骤，即可降低半导体器件10发生翘曲的程度，同时，降低成本。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种半导体器件，其特征在于，所述半导体器件包括多个芯片区以及多个划片区，每一所述划片区围绕一所述芯片区设置，所述划片区具有边缘区以及边角区，所述边角区位于所述边缘区的一侧且与所述边缘区连接以围绕所述芯片区，所述半导体器件包括位于所述芯片区以及所述划片区的晶圆衬底，所述晶圆衬底具有第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽沿第一方向延伸且位于所述芯片区，第二方向与所述第一方向垂直，所述第二沟槽沿所述第二方向和所述第一方向中的至少一者延伸且位于所述边缘区；自所述芯片区朝向所述划片区的方向为第三方向，所述第三方向与所述第一方向以及所述第二方向相交，所述第三沟槽沿所述第三方向延伸且位于所述边角区，所述第一沟槽、所述第二沟槽以及所述第三沟槽内填充有多晶硅层。

2.根据权利要求1所述的半导体器件，其特征在于，所述第三沟槽以及所述第二沟槽的宽度大于所述第一沟槽的宽度。

3.根据权利要求1所述的半导体器件，其特征在于，所述第三沟槽与所述第二沟槽之间的夹角为45°。

4.根据权利要求1所述的半导体器件，其特征在于，所述边缘区包括依次设置的第一区、第二区、第三区以及第四区，所述第一区与所述第二区之间、所述第二区与所述第三区之间、所述第三区与所述第四区之间以及所述第四区与所述第一区之间均通过一所述边角区连接，所述边角区与所述芯片区的边角处对应设置且呈所述芯片区的中心线对称设置。

5.根据权利要求4所述的半导体器件，其特征在于，位于所述第一区以及所述第三区的所述第二沟槽沿所述第一方向延伸，位于所述第二区以及所述第四区的所述第二沟槽沿所述第二方向延伸；自所述芯片区朝向所述边缘区的方向上，所述第二沟槽的长度逐渐递增，且所述第二沟槽的两端均延伸入所述边角区内。

6.根据权利要求4所述的半导体器件，其特征在于，位于所述第一区以及所述第三区的所述第二沟槽沿所述第二方向延伸，位于所述第二区以及所述第四区的所述第二沟槽沿所述第一方向延伸；还包括位于所述边角区的多个第四沟槽；自所述边角区靠近所述芯片区的一侧朝向所述边角区远离所述芯片区的一侧的方向上，所述第四沟槽的长度逐渐递减，所述第四沟槽均位于所述第三沟槽的同一侧，所述第四沟槽的延伸方向与位于所述第三沟槽的同一侧的所述边缘区上的所述第二沟槽的延伸方向垂直。

7.根据权利要求4所述的半导体器件，其特征在于，位于所述第一区以及所述第三区的所述第二沟槽沿所述第二方向延伸，位于所述第二区以及所述第四区的所述第二沟槽沿所述第一方向延伸，位于所述第一区、所述第二区、所述第三区以及所述第四区的所述第二沟槽的长度相等。

8.根据权利要求7所述的半导体器件，其特征在于，还包括位于所述边角区的多个第四沟槽；自所述边角区靠近所述芯片区的一侧朝向所述边角区远离所述芯片区的一侧的方向上，所述第四沟槽的长度逐渐递减，所述第四沟槽自所述芯片区朝向所述划片区的方向上延伸，所述第三沟槽的两侧均设置有多个所述第四沟槽。

9.根据权利要求7所述的半导体器件，其特征在于，还包括位于所述边角区的多个第四沟槽，自靠近所述第三沟槽的一侧朝向远离所述第三沟槽的一侧的方向上，所述第四沟槽的长度逐渐递减，所述第四沟槽自所述芯片区朝向所述划片区的方向上延伸，所述第三沟槽的两侧均设置有多个所述第四沟槽。

10.一种半导体器件的制造方法，其特征在于，用于制备权利要求1-9任一项所述的半导体器件，所述半导体器件包括多个芯片区以及多个划片区，每一所述划片区围绕一所述芯片区设置，所述划片区具有边缘区以及边角区，所述边角区位于所述边缘区的一侧且与所述边缘区连接以围绕所述芯片区，包括：

提供一晶圆衬底；

对所述晶圆衬底进行图案化处理，刻出第一沟槽、第二沟槽以及第三沟槽，所述第一沟槽沿第一方向延伸且位于所述芯片区，第二方向与所述第一方向垂直，所述第二沟槽沿所述第二方向和所述第一方向中的至少一者延伸且位于所述边缘区；自所述芯片区朝向所述划片区的方向为第三方向，所述第三方向与所述第一方向以及所述第二方向相交，所述第三沟槽沿所述第三方向延伸且位于所述边角区；

在所述晶圆衬底上设置多晶硅，以形成填充于所述第一沟槽、所述第二沟槽以及所述第三沟槽内的多晶硅层。