CN116564994A - 一种mosfet器件及其制备方法 - Google Patents

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Abstract

本申请提供一种MOSFET器件及其制备方法，其中，MOSFET器件包括：第一导电类型的半导体外延结构；在半导体外延结构内间隔设置的若干个第二导电类型的第一多边形区，第一多边形区从半导体外延结构的表面向半导体外延结构内延伸；若干个第一导电类型的第二多边形区，分别设置在对应的第一多边形区内，第二多边形区从半导体外延结构的表面向半导体外延结构内延伸；每一第二多边形区包括：与第一多边形区相连且从半导体外延结构的表面向半导体外延结构内延伸的多个第一侧壁，第二多边形区中相邻的两第一侧壁之间的拐角面为弧面上述方案，能够在减小晶体管的导通电阻的同时，提高晶体管的反向耐压能力。

Description

一种MOSFET器件及其制备方法
技术领域
本申请的所公开实施例涉及半导体技术领域，且更具体而言，涉及一种MOSFET器件及其制备方法。
背景技术
晶体管作为电力电子系统的核心元件，一直是现代生活不可或缺的重要电子元件，其中，MOSFET器件更是广泛应用于消费类电子设备、汽车电子系统、智能电网，到各类工业设备、动力机车、航天、船舶系统。
通常，为了进一步减小MOSFET器件的导通电阻，会采用多边形单胞设计，然而，使用多边形单胞设计又会导致晶体管的反向耐压能力下降，降低可靠性。
因此，如何在减小MOSFET器件的导通电阻的同时，提高MOSFET器件的反向耐压能力，成为目前亟待解决的问题。
发明内容
根据本申请的实施例，本发明提出一种MOSFET器件及其制备方法，以在减小MOSFET器件的导通电阻的同时，提高MOSFET器件的反向耐压能力。
根据本申请的第一方面，提出一种MOSFET器件，包括：第一导电类型的半导体外延结构；在所述半导体外延结构内间隔设置的若干个第二导电类型的第一多边形区，所述第一多边形区从所述半导体外延结构的表面向所述半导体外延结构内延伸。若干个第一导电类型的第二多边形区，分别设置在对应的所述第一多边形区内。所述第二多边形区从所述半导体外延结构的表面向所述半导体外延结构内延伸。每一所述第二多边形区包括：与所述第一多边形区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第一侧壁，所述第二多边形区中相邻的两第一侧壁之间的拐角面为弧面。
上述方案，通过将侧壁设置为弧面，能够在MOSFET器件形成沟道时增加拐角处的沟道长度，从而减小了拐角处的电场，能够有效提升反向耐压能力，同时减小其导通电阻。
根据本申请的第二方面，提出一种MOSFET器件，包括第一导电类型的半导体外延结构。在所述半导体外延结构内间隔设置的若干个多边形掺杂区，每一所述多边形掺杂区包括：第二导电类型的阱区，设置在所述第一导电类型的半导体外延结构内，所述阱区从所述半导体外延结构的表面向所述半导体外延结构内延伸；第一导电类型的源区，设置在所述阱区内，所述源区从所述半导体外延结构的表面向所述半导体外延结构内延伸。所述源区包括：与阱区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第一侧面，所述源区的相邻的第一侧面之间的拐角面为弧面。
上述方案，通过将侧壁设置为弧面，能够在MOSFET器件形成沟道时增加拐角处的沟道长度，从而减小了拐角处的电场，能够有效提升反向耐压能力，同时减小其导通电阻。
根据本申请的第三方面，提出一种MOSFET器件的制备方法包括：提供一第一导电类型的半导体外延结构。在所述半导体外延结构中间隔形成若干个多边形掺杂区；所述多边形掺杂区的形成方法包括：在所述半导体外延结构内设置第二导电类型的阱区，所述阱区从所述半导体外延结构的表面向所述半导体外延结构内延伸；在所述阱区内设置第一导电类型的源区。所述源区包括：与阱区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第一侧面，所述源区的相邻的第一侧面之间的拐角面为弧面。
上述方案，通过将侧壁设置为弧面，能够在MOSFET器件形成沟道时增加拐角处的沟道长度，从而减小了拐角处的电场，能够有效提升反向耐压能力，同时减小其导通电阻。
附图说明
下面将结合附图及实施方式对本申请作进一步说明，附图中：
图1a是本申请一种MOSFET器件一实施例的截面结构示意图；
图1b是本申请图1a所示实施例中的MOSFET器件结构的俯视示意图；
图1c是本申请一种MOSFET器件另一实施例的结构俯视示意图；
图2是本申请一种MOSFET器件另一实施例的结构示意图；
图3a是本申请一种MOSFET器件又一实施例的截面结构示意图；
图3b是本申请图3a所示实施例中的MOSFET器件结构的俯视示意图；
图4是本申请一种MOSFET器件又一实施例的截面结构示意图；
图5是本申请MOSFET器件的制备方法一实施例的流程示意图；
图6是本申请一实施例在半导体外延结构上依次形成介质层和第一掩膜层后的结构示意图；
图7是本申请一实施例在半导体外延结构中间隔形成第二导电类型的阱区后的结构示意图；
图8是本申请一实施例形成第二掩膜层后的结构示意图；
图9是本申请一实施例形成第一导电类型的源区后的结构示意图。
具体实施方式
为使本领域的技术人员更好地理解本申请的技术方案，下面结合附图和具体实施方式对本申请的技术方案做进一步详细描述。
根据本申请的第一方面，提出一种MOSFET器件，请参照图1a，图1a是本申请一种MOSFET器件一实施例的截面结构示意图；具体的，MOSFET器件可以包括第一导电类型的半导体外延结构1；在半导体外延结构内间隔设置的若干个第二导电类型的第一多边形区2，第一多边形区2从半导体外延结构1的表面向半导体外延结构1内延伸；若干个第一导电类型的第二多边形区3，分别设置在对应的第一多边形区2内，第二多边形区3从半导体外延结构1的表面向半导体外延结构1内延伸；每一第二多边形区3包括：与第一多边形区2相连且从半导体外延结构1的表面向半导体外延结构1内延伸的多个第一侧壁，第二多边形区3中相邻的两第一侧壁之间的拐角面为弧面。
上述方案，通过将第一侧壁设置为弧面，能够在MOSFET器件形成沟道时增加拐角处的沟道长度，从而减小了拐角处的电场，能够有效提升反向耐压能力，同时减小其导通电阻。
需要说明的是，在本文中，第一导电类型可以是N型，第二导电类型可以是P型，或者，第一导电类型可以是P型，第二导电类型可以是N型，本申请并不做限定。
在一些实施例中，请继续参照图1a，半导体外延结构1可以包括衬底Sub。
在本文中，请继续参照图1a，第一多边形区2从半导体外延结构1的表面向半导体外延结构1内延伸指的是，从半导体外延结构1远离衬底Sub的表面向靠近衬底Sub的方向延伸；第二多边形区3的第一侧壁从第一多边形区2的表面向第一多边形区2内延伸指的是，从第一多边形区2与半导体外延结构1的表面重叠的表面向靠近衬底Sub的方向延伸。
请继续参照图1a，假设图1a所示的MOSFET器件中包括N型MOSFET，即在衬底Sub中掺杂了高浓度的N型离子，在半导体外延结构1中掺杂了低浓度的N型离子，第一多边形区2为P型，第二多边形区3注入了高浓度的N型离子；设置栅极结构，并在N型第二多边形区3上引出管脚以形成N型MOSFET的源极，并以衬底Sub引出的管脚作为漏极，在栅极施加一定电压，则由于载流子的定向移动，P型第一多边形区2上包围N型第二多边形区3的部分区域会形成新的N型区域(可以被称为反型层)，该新的N型区域即沟道；此外，在本实施例中，由于第二多边形区3的第一侧壁的拐角面为弧面，那么在第一侧壁之间形成的沟道的拐角面也为弧面，从而能够增加沟道在拐角处的长度，进而降低了拐角处的电场强度，提高了P型MOSFET的反向耐压能力。
请参照图1b，图1b是本申请图1a所示实施例中的MOSFET器件结构的俯视示意图；从俯视图中可以看出，第二多边形区3的第一侧壁31的拐角为弧面。
在一些实施例中，第二多边形区3的第一侧壁31可以是平面。
需要说明的是，图1a和图1b中仅示出了在一个第一多边形区2内仅设置一个第二多边形区3的实施例，实际上，请参照图1c，图1c是本申请一种MOSFET器件另一实施例的结构俯视示意图；在一个第一多边形区2内还可以设置多个第二多边形区3，例如2个、3个等，本申请不作限定。
请参照图2，图2是本申请一种MOSFET器件另一实施例的结构示意图；在图2所示的实施方式中，半导体外延结构上还可以包括间隔设置的第二导电类型的第二多边形区，即形成集成的互补型金属氧化物半导体(CMOS)电路；示例性的，半导体外延结构可以掺杂入低浓度的P型离子，以形成P外延层(P-Epi)，在P外延层上，间隔注入高浓度的N型离子以形成N+型源区，以及注入N型离子以形成N型阱区(N-Well)并在N型阱区上注入高浓度的P型离子以形成P+型源区，即在CMOS上集成了N型MOSFET和P型MOSFET。
需要说明的是，上文中仅是对形成的CMOS的基本结构进行说明，CMOS中可以不仅包括如图2中所示的一对N型MOSFET和P型MOSFET，实际上，CMOS中可以包括任意数量的N型MOSFET和P型MOSFET，且N型MOSFET和P型MOSFET可以在CMOS上阵列式排列。
请继续参照图2，下面以CMOS中的P型MOSFET为例，对沟道的形成过程进行简要说明；在本实施例中，由于该P型MOSFET是形成在N型阱区上的，沟道即可产生于该N型阱区上，若在两个P+型源区之间铺设绝缘层并引出管脚以形成P型MOSFET的栅极，并在两个P+型源区上分别引出管脚以形成P型MOSFET的源极和漏极，在栅极施加一定电压，则由于载流子的定向移动，两个P+型源区的侧壁之间的N型阱区上会形成一个新的P型区域(可以被称为反型层)，当该新的P型区域连接两边的P+型注入区时即形成了能够导电的沟道；此外，在本实施例中，由于注入区的侧壁的拐角面为弧面，那么在侧壁之间形成的沟道的拐角面也为弧面，从而能够增加沟道在拐角处的长度，进而降低了拐角处的电场强度，提高了P型MOSFET的反向耐压能力。
请参照图3a和图3b，图3a是本申请一种MOSFET器件又一实施例的截面结构示意图；图3b是本申请图3a所示实施例中的MOSFET器件结构的俯视示意图；在图3a和图3b所示的实施例中，MOSFET器件还包括若干个第二导电类型的第三多边形区4，分别设置在对应的第二多边形区3内，第三多边形区4从半导体外延结构1的表面向半导体外延结构1内延伸，第三多边形区4的掺杂浓度大于第一多边形区2的掺杂浓度；每一第二多边形区3还包括：与第三多边形区4相连且从半导体外延结构1的表面向半导体外延结构1内延伸的多个第二侧壁32，第二多边形区3中相邻的两第二侧壁32之间的拐角面为弧面。
在一些实施例中，第二多边形区3的第一侧壁31与对应的第二侧壁32平行，相邻的第一侧壁31之间的拐角面的弧面曲率与相对的相邻的第二侧壁32之间的拐角面的弧面曲率相同。
第二导电类型的第一多边形区2用于注入第二导电类型离子，第一导电类型的第二多边形区3用于注入第一导电类型离子，示例性的，第一导电类型离子可以是N型离子，第二导电类型离子可以是P型离子；或者，第一导电类型离子可以是P型离子，第二导电类型离子可以是N型离子。
需要说明的是，本文中提到的P型离子，是指用于掺杂形成P型半导体的离子，例如硼或铟，其价电带仅有三个电子且其传导带的最小能级低于元素周期表中的第Ⅳ族元素的传导电子能级；N型离子，是指用于掺杂形成N型半导体的离子，例如磷、砷。
在一些实施场景中，半导体外延结构1可以包括碳化硅结构。在其他的一些实施场景中，半导体外延结构1还可以包括由砷化镓、氮化镓等半导体材料构成的半导体外延结构1中的至少一种。
在一些可能的实施方式中，半导体外延结构1的掺杂浓度可以低于第一导电类型的第一多边形区2的掺杂浓度；在一个实施场景中，半导体外延结构1可以注入低浓度的N型离子，形成低掺杂浓度的N型半导体外延结构1。
需要说明的是，本文提到的“多边形区”，可以是其截面形状形成多边形，例如矩形、六边形等；采用不同形状的多边形区，能够调节MOSFET器件的输入电容、反馈电容以及输出电容。
本申请还公开一种MOSFET器件，请参照图4，图4是本申请一种MOSFET器件又一实施例的截面结构示意图；具体的。MOSFET器件包括第一导电类型的半导体外延结构1；在半导体外延结构1内间隔设置的若干个多边形掺杂区，每一多边形掺杂区，包括：第二导电类型的阱区2，设置在第一导电类型的半导体外延结构1内，阱区2从半导体外延结构1的表面向半导体外延结构1内延伸；第一导电类型的源区3，设置在阱区2内，源区3从半导体外延结构1的表面向半导体外延结构1内延伸；源区3包括：与阱区2相连且从半导体外延结构1的表面向半导体外延结构1内延伸的多个第一侧面，源区3的相邻的第一侧面(图中未标注)之间的拐角面为弧面。半导体外延结构1可以设置在衬底Sub上。
在一些实施例中，源区3的第一侧面为平面。
在一些实施例中，多边形掺杂区还包括第二导电类型的阱区接触区(图中未示出)，阱区接触区设置在源区内，阱区接触区从半导体外延结构的表面向半导体外延结构内延伸，阱区接触区的掺杂浓度大于阱区的掺杂浓度；源区还包括：与阱区接触区相连且从半导体外延结构的表面向半导体外延结构内延伸的多个第二侧面，阱区接触区中相邻的两第二侧面之间的拐角面为弧面。
关于MOSFET器件结构的细节描述可以参照其他实施例，在此不再赘述。
在一些实施例中，MOSFET器件还包括栅极结构G，设置在半导体外延结构1上，栅极结构G的两端部分别设置在相邻的两多边形掺杂区的源区3中靠近相邻的多边形掺杂区的一侧上。
若以相邻的两个多边形掺杂区上的源区3作为源极，在栅极结构上引出栅极，以及在衬底Sub上引出漏极，在栅极施加一定电压，可使两个相邻的两个多边形掺杂区的阱区2上形成沟道，此外，在本实施例中，由于源区3的第一侧面的拐角面为弧面，那么在第一侧面之间形成的沟道的拐角面也为弧面，从而能够增加沟道在拐角处的长度，进而降低了拐角处的电场强度，提高了P型MOSFET的反向耐压能力。
请参照图5，图5是本申请MOSFET器件的制备方法一实施例的流程示意图；具体的，方法包括如下步骤：
步骤S11：提供一第一导电类型的半导体外延结构；
请参照图6，图6是本申请一实施例在半导体外延结构上依次形成介质层2和第一掩膜层3后的结构示意图，具体的，在一个可能的实施方式中，在提供一第一导电类型的半导体外延结构1之后，方法还包括：在半导体外延结构1上依次形成介质层2和第一掩膜层3。
请继续参照图6，在一个具体的实施场景中，介质层2可以是氧化硅层，第一掩膜层3可以是多晶硅层；在其他的实施场景中，介质层2还可以是氮化硅层，第一掩膜层3还可以是氧化硅层。介质层2还可以采用其他材料，以使其能够被干法刻蚀，且能被第一类型离子穿过，并在第一类型离子注入时减少注入损伤；具体的，可以在半导体外延结构1上通过低压化学气相沉积法先生长30-100nm的介质层2，再在介质层2上通过低压化学气相沉积法生长长1-2um的第一掩膜层3，从而在半导体外延结构1上依次形成介质层2和第一掩膜层3。示例性的，介质层2厚度可以为30纳米、100纳米，或者其中间值中的任意一个值，例如，35纳米、89纳米、60纳米等；第一掩膜层3的厚度可以为1微米或2微米，还可以是其中间值中的任何值，例如，1.2微米、1.15微米、1.63微米等，本申请对此不作限定。
步骤S12：在半导体外延结构中间隔形成若干个多边形掺杂区。
请参照图7，图7是本申请一实施例在半导体外延结构中间隔形成第二导电类型的阱区4后的结构示意图；在一些实施例中，多边形掺杂区的形成方法包括：在半导体外延结构内设置第二导电类型的阱区4，阱区4从半导体外延结构1的表面向半导体外延结构1内延伸；在阱区4内设置第一导电类型的源区(图中未示出)，源区包括：与阱区4相连且从半导体外延结构1的表面向半导体外延结构1内延伸的多个第一侧面，源区的相邻的第一侧面之间的拐角面为弧面。
在一些可能的实施方式中，在半导体外延结构内设置第二导电类型的阱区4的步骤包括：图案化介质层2和第一掩膜层3形成第一掩膜图案，利用第一掩膜图案作为掩膜向半导体外延结构1注入第二导电类型离子以形成若干个第二导电类型的阱区4。
在一个具体的实施场景中，可以在第一掩膜层3上涂覆光刻胶，显影后去除待形成第一导电类型的阱区4区域上的光刻胶，干法刻蚀半导体外延结构1、介质层2以及第一掩膜层3，以去除待形成阱区4的区域上的全部第一掩膜层3，以及部分半导体外延结构1和介质层2，从而形成第一掩膜图案。
由于第一掩膜图案中在待形成阱区4的区域上保留了部分介质层2，在利用第一掩膜图案作为掩膜进行第二导电类型离子注入时，保留的部分介质层2能够减少注入损伤。
请参照图8和图9，图8是本申请一实施例形成第二掩膜层5后的结构示意图；图9是本申请一实施例形成第一导电类型的源区6后的结构示意图；在一些可能的实施方式中，在阱区4内设置第一导电类型的源区6的步骤包括：在半导体外延结构1上形成第二掩膜层5，图案化第二掩膜层5以形成第二掩膜图案，其中，第二掩膜图案包括：朝向阱区4的侧墙51，相邻的侧墙51之间的拐角面为弧面；利用第二掩膜图案作为掩膜向阱区4中注入第一导电类型离子以形成第一导电类型的源区6。
请继续参照图8，在一些实施例中，在半导体外延结构1的表面上形成第二掩膜层包括：在阱区4上以及沿着阱区4的表面向剩余介质层表面覆盖第二掩膜层5。
在一些实施例中，图案化第二掩膜层5以形成第二掩膜图案，包括：在第二掩膜层5上形成用于刻蚀暴露出剩余介质层2的表面以及用于刻蚀暴露出预注入的源区6的表面的光刻图形后图案化第二掩膜层5以形成第二掩膜图案。
在一些实施例中，第二掩膜层厚度可以为0.1-1um。示例性的，可以是0.1um、0.15um、0.56um、1um等，本申请不作限定。
在一些可能的实施方式中，可以利用气相化学沉积法在半导体外延结构1的表面上形成第二掩膜层5，在第二掩膜层5上形成光刻图形后通过干法刻蚀工艺图案化第二掩膜层5，并进行回流回火形成第二掩膜图案。
在一个具体的实施场景中，第二掩膜层5可以是硼磷硅玻璃，利用硼磷硅玻璃高温下回流的特性，以形成带有弧面的第二掩膜图案，以该第二掩膜图案作为掩膜在第一导电类型的源区6进行第一导电类型离子的注入，从而能够形成相邻的第一侧面之间的拐角面为弧面的源区6。
在一个具体的实施场景中，可以使用化学气相沉积法由氮气载带硅烷、硼烷、磷烷与氧气共氧化，制备出质量中含有1-6％硼和1-6％的磷的硼磷硅玻璃，在半导体外延结构1的表面上整面性生长硼磷硅玻璃以在半导体外延结构1的表面上形成第二掩膜层5，其中，工艺温度可以是350-500℃，淀积速率可以是300-500A/min。
在一个具体的实施场景中，可以在第二掩膜层5陷入第二导电类型的阱区4的区域上涂覆光刻胶，显影后去除第二掩膜层5陷入第二导电类型的基区4中的待形成第一导电类型的注入区的区域上的光刻胶；干法刻蚀第二掩膜层5，以图案化第二掩膜层5，并通过高温炉管在800-1000℃下对图案化后的第二掩膜层5进行回流回火，使得第二掩膜层5的拐角面形成弧面，进而形成拐角面为弧面的第二掩膜图案。
需要说明的是，回流回火的温度可以选择800℃、1000℃或其中间值中的任意值，例如，809℃、910℃、868℃等，本申请在此不作限定。
在一个具体的实施场景中，方法还包括：移除第二掩膜图案和第一掩膜图案，进行第二导电类型离子注入等后续步骤。后续步骤均为现有的晶体管制备工艺中的常规步骤，本申请在此不再赘述。
上述方案，通过将注入区侧壁的拐角面设置为弧面，能够在MOSFET器件形成沟道时增加注入区拐角处的沟道长度，从而减小了拐角处的电场，能够有效提升反向耐压能力，同时减小其导通电阻。
在一些可能的实施方式中，为了适应不同的应用场景，可以调整晶体管的单胞设计，可以选择合适的多边形单胞，例如正方形、长方形、六边形等，进而调整其输入电容、反馈电容以及输出电容值，因此，本申请对晶体管的单胞形状不作限定。
在一些实施例中，多边形掺杂区的形成方法还包括：在源区内设置第二导电类型的阱区接触区，阱区接触区从半导体外延结构的表面向半导体外延结构内延伸，阱区接触区的掺杂浓度大于阱区的掺杂浓度；第二掩膜图案包括：覆盖剩余介质层的侧面上且覆盖阱区的表面的第一子掩膜以及覆盖在阱区的表面的第二子掩膜，第一子掩膜和第二子掩膜之间具有间隔，第一子掩膜的远离剩余介质层的相邻内侧墙之间的拐角面为弧面，以及，第二子掩膜朝向第一子掩膜的相邻外侧墙之间的拐角面为弧面。
多边形掺杂区的形成方法的具体描述可以参考本申请的其他实施例，在此不再赘述。
所属领域的技术人员易知，可在保持本申请的教示内容的同时对装置及方法作出诸多修改及变动。因此，以上公开内容应被视为仅受随附权利要求书的范围的限制。

Claims (17)

1.一种MOSFET器件，其特征在于，包括：
第一导电类型的半导体外延结构；
在所述半导体外延结构内间隔设置的若干个第二导电类型的第一多边形区，所述第一多边形区从所述半导体外延结构的表面向所述半导体外延结构内延伸；
若干个第一导电类型的第二多边形区，分别设置在对应的所述第一多边形区内，所述第二多边形区从所述半导体外延结构的表面向所述半导体外延结构内延伸；
每一所述第二多边形区包括：与所述第一多边形区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第一侧壁，所述第二多边形区中相邻的两第一侧壁之间的拐角面为弧面。
2.根据权利要求1所述的MOSFET器件，其特征在于，所述第二多边形区的第一侧壁为平面。
3.根据权利要求1所述的MOSFET器件，其特征在于，所述MOSFET器件，还包括：
若干个第二导电类型的第三多边形区，分别设置在对应的所述第二多边形区内，所述第三多边形区从所述半导体外延结构的表面向所述半导体外延结构内延伸，所述第三多边形区的掺杂浓度大于所述第一多边形区的掺杂浓度；
每一所述第二多边形区还包括：与所述第三多边形区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第二侧壁，所述第二多边形区中相邻的两第二侧壁之间的拐角面为弧面。
4.根据权利要求3所述的MOSFET器件，其特征在于，所述第二多边形区的第一侧壁与对应的第二侧壁平行，相邻的所述第一侧壁之间的拐角面的弧面曲率与相对的相邻的所述第二侧壁之间的拐角面的弧面曲率相同。
5.根据权利要求1所述的MOSFET器件，其特征在于，所述半导体外延结构为碳化硅结构。
6.一种MOSFET器件，其特征在于，包括：
第一导电类型的半导体外延结构；
在所述半导体外延结构内间隔设置的若干个多边形掺杂区，每一所述多边形掺杂区，包括：
第二导电类型的阱区，设置在所述第一导电类型的半导体外延结构内，所述阱区从所述半导体外延结构的表面向所述半导体外延结构内延伸；
第一导电类型的源区，设置在所述阱区内，所述源区从所述半导体外延结构的表面向所述半导体外延结构内延伸；所述源区包括：与阱区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第一侧面，所述源区的相邻的第一侧面之间的拐角面为弧面。
7.根据权利要求6所述的MOSFET器件，其特征在于，所述源区的第一侧面为平面。
8.根据权利要求6所述的MOSFET器件，其特征在于，多边形掺杂区，还包括：
第二导电类型的阱区接触区，所述阱区接触区设置在所述源区内，所述阱区接触区从所述半导体外延结构的表面向所述半导体外延结构内延伸，所述阱区接触区的掺杂浓度大于所述阱区的掺杂浓度；
所述源区还包括：与所述阱区接触区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第二侧面，所述阱区接触区中相邻的两第二侧面之间的拐角面为弧面。
9.根据权利要求6所述的MOSFET器件，其特征在于，所述MOSFET器件，还包括：
栅极结构，设置在所述半导体外延结构上，所述栅极结构的两端部分别设置在相邻的两多边形掺杂区的源区中靠近相邻的多边形掺杂区的一侧上。
10.一种MOSFET器件的制备方法，其特征在于，包括：
提供一第一导电类型的半导体外延结构；
在所述半导体外延结构中间隔形成若干个多边形掺杂区；所述多边形掺杂区的形成方法包括：
在所述半导体外延结构内设置第二导电类型的阱区，所述阱区从所述半导体外延结构的表面向所述半导体外延结构内延伸；在所述阱区内设置第一导电类型的源区，所述源区包括：与阱区相连且从所述半导体外延结构的表面向所述半导体外延结构内延伸的多个第一侧面，所述源区的相邻的第一侧面之间的拐角面为弧面。
11.根据权利要求10所述的一种MOSFET器件的制备方法，其特征在于，所述提供一第一导电类型的半导体外延结构之后还包括：
在所述半导体外延结构上依次形成介质层和第一掩膜层。
12.根据权利要求11所述的一种MOSFET器件的制备方法，其特征在于，在所述半导体外延结构内设置第二导电类型的阱区的步骤包括：
图案化所述介质层和第一掩膜层形成第一掩膜图案，利用所述第一掩膜图案作为掩膜向所述半导体外延结构注入第二导电类型离子以形成第二导电类型的所述阱区。
13.根据权利要求12所述的一种MOSFET器件的制备方法，其特征在于，在所述阱区内设置第一导电类型的源区的步骤包括：
在所述半导体外延结构上形成第二掩膜层，图案化所述第二掩膜层以形成第二掩膜图案，其中，所述第二掩膜图案包括：朝向所述阱区的侧墙，相邻的侧墙之间的拐角面为弧面；
利用所述第二掩膜图案作为掩膜向所述阱区中注入第一导电类型离子以形成第一导电类型的所述源区。
14.根据权利要求13所述的一种MOSFET器件的制备方法，其特征在于，所述第二掩膜层的材料为硼磷硅玻璃。
15.根据权利要求13所述的一种MOSFET器件的制备方法，其特征在于，所述第二掩膜层的厚度为0.1-1um。
16.根据权利要求13所述的一种MOSFET器件的制备方法，其特征在于，
所述在所述半导体外延结构的表面上形成第二掩膜层，包括：
在所述阱区上以及沿着阱区的表面向剩余介质层表面覆盖所述第二掩膜层；
所述图案化所述第二掩膜层以形成第二掩膜图案，包括：
在所述第二掩膜层上形成用于刻蚀暴露出所述剩余介质层的表面以及用于刻蚀暴露出预注入的源区的表面的光刻图形后图案化所述第二掩膜层以形成所述第二掩膜图案。
17.根据权利要求16所述的一种MOSFET器件的制备方法，其特征在于，所述多边形掺杂区的形成方法还包括：在所述源区内设置第二导电类型的阱区接触区，所述阱区接触区从所述半导体外延结构的表面向所述半导体外延结构内延伸，所述阱区接触区的掺杂浓度大于所述阱区的掺杂浓度；
所述第二掩膜图案包括：覆盖所述剩余介质层的侧面上且覆盖所述阱区的表面的第一子掩膜以及覆盖在所述阱区的表面的第二子掩膜，所述第一子掩膜和所述第二子掩膜之间具有间隔，所述第一子掩膜的远离所述剩余介质层的相邻内侧墙之间的拐角面为弧面，以及，所述第二子掩膜朝向所述第一子掩膜的相邻外侧墙之间的拐角面为弧面。
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