CN116544215A - 半导体结构 - Google Patents

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Abstract

本公开实施例提供一种半导体结构，半导体结构包括：基底结构，包括第一区域和围绕第一区域的第二区域；停止层，位于基底结构上方且至少覆盖第一区域；第一对准标记，位于停止层上方且在基底结构顶面的投影位于第一区域；介质层，位于基底结构上方且在基底结构顶面的投影覆盖第二区域；再分布层，共形地覆盖部分停止层、第一对准标记和介质层，再分布层包括第二对准标记，第二对准标记位于第一对准标记的上方。

Description

半导体结构
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种半导体结构。
背景技术
半导体器件的集成度越来越高，半导体器件的体积和关键尺寸(CD，CriticalDimension)的不断缩小，对于半导体器件封装的可靠性的要求越来越高。
相比于半导体前段制程(FEOL，Front End of Line)，在半导体后段制程(BEOL，Back End of Line)中，形成互连金属线(Metal)的对准标记(ALM，ALignment Mark)深宽比较大，光阻层在填充对准标记时会产生涂覆不良，进而降低对准标记的识别率，影响互连金属线的掩膜图案的转移，不利于半导体后段制程的可靠性。
在半导体后段制程中，如何形成高识别率的对准标记面临极大的技术挑战。
发明内容
有鉴于此，本公开实施例提供一种半导体结构。
根据本公开实施例提供一种半导体结构，包括：
基底结构，包括第一区域和围绕所述第一区域的第二区域；
停止层，位于所述基底结构上方且至少覆盖所述第一区域；
第一对准标记，位于所述停止层上方且在所述基底结构顶面的投影位于所述第一区域；
介质层，位于所述基底结构上方且在所述基底结构顶面的投影覆盖所述第二区域；
再分布层，共形地覆盖部分所述停止层、所述第一对准标记和所述介质层，所述再分布层包括第二对准标记，所述第二对准标记位于所述第一对准标记的上方。
上述方案中，所述再分布层包括位于所述停止层的上方且围绕所述第二对准标记的虚设结构。
上述方案中，所述虚设结构包括图案化结构。
上述方案中，所述再分布层包括位于所述介质层侧壁上的导电插塞、位于所述介质层顶面上的导电线；所述第二对准标记的外围沿所述第二对准标记的延伸方向与所述导电插塞之间的距离为第一预设距离，所述导电线的厚度与所述介质层的厚度之和为第一厚度；第一预设距离与第一厚度的比值大于等于第一预设值。
上述方案中，所述第一预设值为2/4。
上述方案中，所述导电线与所述导电插塞为一体成型结构。
上述方案中，所述停止层的材料包括导电材料。
上述方案中，所述半导体结构还包括互连线结构，所述互连线结构包括位于所述基底结构上方的图案化的第一互连线层和位于所述第一互连线层上方的图案化的第二互连线层；其中，
所述第一互连线层包括所述停止层；所述第二互连线层包括所述第一对准标记。
上述方案中，位于所述介质层顶面上的所述再分布层的顶面沿所述基底结构的厚度方向与所述停止层的顶面的距离大于所述第二对准标记的顶面沿所述基底结构的厚度方向与所述停止层的顶面的距离。
上述方案中，所述半导体结构具有功能区域和围绕所述功能区域的切割道区域，其中，所述第一区域和所述第二区域位于所述切割道区域中。
本公开各实施例中，第一对准标记在基底结构顶面的投影位于第一区域内，在第一对准标记下方设置的覆盖第一区域的停止层利于减小第一对准标记的深宽比，从而共形地覆盖第一对准标记的第二对准标记的深宽比得到减小，利于光阻层在填充第二对准标记时的涂覆均匀性，进而提高第二对准标记的识别率，得到可靠的半导体结构。
附图说明
图1A和图1B为本公开实施例中提供的一种半导体结构的俯视示意图和剖视示意图；
图2A和图2B为本公开实施例中提供的另一种半导体结构的俯视示意图和剖视示意图；
图3A、图3B和图3C为本公开实施例中提供的再一种半导体结构的俯视示意图和剖视示意图；图3A、图3D和图3E为本公开实施例中提供的又一种半导体结构的俯视示意图和剖视示意图；
图4为本公开实施例提供的一种半导体结构的制作方法的流程示意图；
图5A至图5H为本公开实施例中提供的一种半导体结构的制作过程的剖视示意图。
具体实施方式
下面将参照附图详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体的实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
相比于半导体前段制程，在半导体后段制程中，形成的互连金属线具有较大的厚度，用于形成互连金属线的对准标记深宽比较大；同时，互连金属线的蚀刻过程中需要形成较厚的光阻层(例如光刻胶)，较厚的光阻层的黏度高、填充能力较差，光阻层在填充对准标记时会产生涂覆不良，进而降低对准标记的识别率，不利于半导体后段制程的可靠性。
图1A和图1B为本公开实施例中提供的一种半导体结构的俯视示意图和剖视示意图。请参考图1A和图1B，在一些实施例中，一种半导体结构，包括：
基底结构100，包括第一区域A1和围绕所述第一区域的第二区域A2；
第二互连线层，位于所述基底结构100上方且至少覆盖所述第一区域A1；
介质层110，位于所述第二互连线层上方且在所述基底结构100顶面的投影覆盖部分所述第一区域A1和部分所述第二区域A2；所述介质层110包括第一对准标记104，所述第一对准标记104在所述基底结构100顶面的投影位于所述第一区域A1；
再分布层114，共形地覆盖部分所述停止层102和所述介质层110，所述再分布层114包括第二对准标记122，所述第二对准标记122位于所述第一对准标记104的上方。
这里，制作介质层110的工艺同步制作第一对准标记104，除第一对准标记外的介质层顶面和第一对准标记104沿基底结构的厚度方向分别与第二互连线层的顶面的距离基本相同。导致第一对准标记104具有深宽比过大，从而共形地覆盖第一对准标记104的第二对准标记122的具有第一深宽比AR1，第一深宽比AR1过大，不利于光阻层(图1A和图1B未示出)在填充第二对准标记时的涂覆均匀性(例如第二对准标记122的周围形成有一圈圈的水波纹路的光阻层)，降低第二对准标记的识别率，不利于得到可靠的半导体结构。
图2A和图2B为本公开实施例中提供的另一种半导体结构的俯视示意图和剖视示意图。请参考图2A和图2B，在一些实施例中，一种半导体结构，包括：
基底结构100，包括第一区域A1和围绕所述第一区域的第二区域A2；
第一对准标记104，位于所述基底结构100上方且位于所述第一区域A1；
介质层110，位于所述基底结构100上方且在所述基底结构100顶面的投影覆盖所述第二区域A2；
再分布层114，共形地覆盖部分所述基底结构100、所述第一对准标记104和所述介质层110，所述再分布层114包括第二对准标记122，所述第二对准标记122位于所述第一对准标记104的上方。
这里，可以先形成第一对准标记104，然后共形地覆盖第一对准标记104来形成第二对准标记122，虽然使得第二深宽比AR2小于第一深宽比AR1(参考图1A)，但是在形成介质层110过程中，由于基底结构100未设置停止层102，还会继续向下蚀刻基底结构100内的其他膜层或元件，不能有效的减少蚀刻的蚀刻深度。由于不必要的蚀刻(蚀刻基底结构100内的其他膜层或元件)，使得第一对准标记104的深宽比被加大，从而共形地覆盖第一对准标记104的第二对准标记122的具有第二深宽比AR2，相比于第二对准标记的深宽比(参考图3C中的第四深宽比AR4)，第二深宽比AR2大于第四深宽比AR4，即第二对准标记的深宽比过大，不利于光阻层(图2A和图2B未示出)在填充第二对准标记时的涂覆均匀性(例如第二对准标记122的周围形成有一圈圈的水波纹路的光阻层)，降低第二对准标记的识别率，不利于得到可靠的半导体结构。
这里及下文中，第一方向和第二方向表示为与基底结构顶面平行的两个正交方向；第三方向为平行于基底厚度的方向，也可以理解为形成的各工艺层的堆叠方向。示例性地，第一方向为第一对准标记或第二对准标记的延伸方向(理解为多个第一子标记的排列方向或多个第二对准标记的排列方向)，例如，第一方向表示为附图中的X方向；第二方向表示为附图中的Y方向；第三方向表示为附图中的Z方向。
需要说明的是，在如图1A和图1B、图2A和图2B中所示的本公开各实施例中，各剖视示意图中的各结构或部件或层以及实现半导体结构的制作方法所采用的工艺等具体详情，可以参见下述半导体结构和/或半导体结构的制备过程进行理解。
基于此，为解决上述问题中的一个或多个，根据本公开实施例的第一方面，提供一种半导体结构。图3A、图3B和图3C为本公开实施例中提供的再一种半导体结构的俯视示意图和剖视示意图；具体地，图3B和图3C分别为图3A沿Y-Z截面(图3A中C-C截面)和X-Z截面(图3A中D-D截面)的再一种半导体结构的截面示意图。图3A、图3D和图3E为本公开实施例中提供的又一种半导体结构的俯视示意图和剖视示意图；具体地，图3D和图3E分别为图3A沿Y-Z截面(图3A中C-C截面)和X-Z截面(图3A中D-D截面)的又一种半导体结构截面示意图。
请参考图3A、图3B和图3C，以及图3A、图3D和图3E，一种半导体结构，包括：
基底结构100，包括第一区域A1和围绕所述第一区域A1的第二区域A2；
停止层102，位于所述基底结构100上方且至少覆盖所述第一区域A1；
第一对准标记104，位于所述停止层102上方且在所述基底结构100顶面的投影位于所述第一区域A1；
介质层110，位于所述基底结构100上方且在所述基底结构100顶面的投影覆盖所述第二区域A2；
再分布层114，共形地覆盖部分所述停止层102、所述第一对准标记104和所述介质层110，所述再分布层114包括第二对准标记122，所述第二对准标记122位于所述第一对准标记104的上方。
在一些实施例中，所述半导体结构可以是存储器芯片或逻辑芯片。在一些实施例中，所述半导体结构可以全部是相同种类的存储器芯片。在另一些实施例中，所述半导体结构的一些可以是存储器芯片，而其他的是逻辑芯片。
例如，半导体结构可以是易失性存储器芯片，例如动态随机存取存储器(DRAM，Dynamic Random Access Memory)芯片和静态随机存取存储器芯片，或者可以是非易失性存储器芯片，例如相变随机存取存储器芯片、磁阻随机存取存储器芯片、铁电随机存取存储器芯片和电阻随机存取存储器芯片。在一些示例实施例中，所述半导体结构可以是DRAM。
在一些实施例中，基底结构100可以包括衬底(图3A、图3B和图3C中未示出)和位于衬底上的至少一个膜层(图3A、图3B和图3C中未示出)。
衬底可以包括硅锗、砷化镓、或其它合适的半导体材料。衬底可以是绝缘体上半导体，如绝缘体上硅。衬底可以包括掺杂的外延层、梯度半导体层，和/或还可以包括覆盖在其它不同类型的半导体层上的半导体层，如硅层在硅锗层上。在其它实例中，化合物半导体基板可以包括多层硅结构或硅基板可以包括多层化合物半导体结构。
至少一个膜层可以包括覆盖在衬底上的假栅极和/或栅极结构，可以由各种金属层和通过各种对衬底的各个区域的蚀刻和/或图案化技术形成。金属层的材料包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。
这里，停止层102用于作为形成介质层110的蚀刻停止层，利于后续工艺中减小第一对准标记104的深宽比。停止层102的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。
这里，第一对准标记104用于自对准地形成第二对准标记122，也就是说，第一对准标记104用于形成第二对准标记122，且第二对准标记122共形地覆盖第一对准标记104。第一对准标记104的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。
在一些实施例中，参考图3A、图3B和图3C，所述半导体结构还包括第一材料层206；所述第一材料层206位于所述第一对准标记104与所述停止层102之间，用于隔离所述第一对准标记104与所述停止层102。
在另一些实施例中，参考图3A、图3D和图3E，所述第一对准标记104位于所述停止层102的顶面上，所述第一对准标记104与所述停止层102接触。
这里，介质层110用于限定第一区域A1的范围，介质层110在基底结构100顶面上的投影位于第二区域A2，限定出第一区域A1的范围。介质层110的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些具体实施例中，介质层110可以包括单层结构或多层结构。介质层110包括依次堆叠的第一隔离层210、第二隔离层212以及第三隔离层214。第一隔离层210的材料包括氧化硅，第二隔离层212的材料包括氮化硅，第三隔离层214的材料包括氧化硅。
这里，再分布层114共形地覆盖部分停止层102、第一对准标记104和介质层110，再分布层114包括位于第一对准标记104的上方且共形地覆盖第一对准标记104的第二对准标记122。再分布层114的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。示例性地，再分布层114的材料包括铝或铝合金。
这里，第二对准标记122用于再分布层114的掩膜图案与半导体结构待加工区域(形成半导体结构中用于形成再分布层114的区域)的对准，再分布层114的掩膜图案转移至半导体结构待加工区域，得到图案化再分布层114。第二对准标记122的深宽比较小，利于光阻层126(图3A、图3B和图3C未示出，可以参见下述图5G进行理解)在填充第二对准标记122时的涂覆均匀性，进而提高第二对准标记122的识别率，得到可靠的半导体结构。
需要说明的是，为了便于描述，第二对准标记122和第一对准标记104的相对位置关系：第二对准标记122位于第一对准标记104上方，且共形地覆盖第一对准标记104，示例性地，图3A为关于X-Y平面的俯视图，且透视的显示出第一对准标记104和多个第一子标记106的外轮廓示意图。
这里，部分再分布层构成第二对准标记122，第二对准标记122共形地覆盖第一对准标记104的外表面，第二对准标记122的形貌和第一对准标记104的形貌相似。本实施例中的“形貌相似”类似于数学中的“相似”，比如，第二对准标记122的形貌和第一对准标记104的形貌相似，虽然第二对准标记122和第一对准标记104的尺寸不同，但第二对准标记122和第一对准标记104相同或相似的外形结构和相近的尺寸。例如，第一对准标记104和第二对准标记122具有不同的光栅尺寸(可以理解为第一子标记106的尺寸，或第二子标记124的尺寸)和不同的光栅间隙(可以理解为相邻两个第一子标记106之间的间隙，或相邻两个第二子标记124之间的间隙)，第一对准标记104和第二对准标记122具有相近的光栅尺寸和光栅间隙；第一对准标记104和第二对准标记122具有相同排列方向的光栅结构(可以理解为下文所述的多个第一子标记106和多个第二子标记124)。
在一些实施例中，所述再分布层114包括位于所述停止层102的上方且围绕所述第二对准标记122的虚设结构120。
这里，再分布层114包括位于停止层102的上方的虚设结构120，虚设结构120围绕第二对准标记122。
这样，虚设结构可以作为第二对准标记的外围形成一定面积的缓冲区域，可以使减少或杜绝缓冲区域的外围部件(例如导电插塞)的边缘对第二对准标记的影响，从而利于光阻层在填充第二对准标记时的涂覆均匀性，利于提高第二对准标记的识别率。
在一些实施例中，所述虚设结构包括图案化结构。示例性地，图案化结构可包括光刻胶导流凹槽，利于光阻层在填充第二对准标记时的涂覆均匀性。
在一些实施例中，所述虚设结构包括非图案化结构。示例性地，非图案化结构包括平坦结构，平坦结构有利于缓冲区域的平缓延伸，进一步地减少或杜绝缓冲区域的外围部件(如导电插塞)的边缘对第二对准标记的影响，利于光阻层在填充第二对准标记时的涂覆均匀性。在一些实施例中，所述再分布层114包括位于所述介质层110侧壁上的导电插塞118、位于所述介质层110顶面上的导电线116；所述第二对准标记122的外围沿所述第二对准标记122的延伸方向与所述导电插塞118之间的距离为第一预设距离W1，所述导电线116的厚度与所述介质层110的厚度之和为第一厚度H1；第一预设距离W1与第一厚度H1的比值大于等于第一预设值。
为了便于描述，第一区域包括中心区域围绕中心区域的外围区域；示例性地，第一对准标记104作为一个整体的外轮廓在基底结构100顶面的投影构成第一区域的中心区域A3的外轮廓。第一区域的中心区域A3的外轮廓与第二区域A2之间的区域为第一区域的外围区域A4。如图3C所示，位于第一区域的外围区域A4的再分布层的深宽比具有第三深宽比AR3，第二对准标记的深宽比具有第四深宽比AR4。这里，第一预设距离W1可以是第二对准标记122在基底结构100顶面的投影的外围沿第一方向和/或第二方向与导电插塞118在基底结构100顶面的投影的内围之间的距离。
这里，导电线116的厚度与介质层110的厚度之和，可以理解为导电线116沿基底结构的厚度方向的尺寸与介质层110沿基底结构的厚度方向的尺寸之和。第一预设值为第一预设距离W1与第一厚度H1的比值大于等于第一预设值，第一预设值可以设置的更大，相当于可以减小位于第一区域的外围区域A4的再分布层的深宽比，即第三深宽比AR3可以更小，利于光阻层在填充第二对准标记时的涂覆均匀性，进而提高第二对准标记的识别率，得到可靠的半导体结构。
在一些实施例中，所述第一预设值为2/4。
在一些实施例中，所述第一预设距离W1大于等于第二预设值。再分布层114包括位于介质层110侧壁上的导电插塞118、位于介质层110顶面上的导电线116，导电插塞118、导电线116围绕第二对准标记122。导电插塞118、导电线116与第二对准标记122的外围之间具有的第一预设距离W1大于等于第二预设值，第二预设值可以设置的更大，可以使减少或杜绝导电插塞的边缘对第二对准标记的影响，从而利于光阻层在填充第二对准标记时的涂覆均匀性，利于提高第二对准标记的识别率。
在一些实施例中，所述第二预设值为2.5μm。
在一些实施例中，所述再分布层114包括位于所述停止层102的上方且围绕所述第二对准标记122的虚设结构120、位于所述介质层110侧壁上的导电插塞118、位于所述介质层110顶面上的导电线116；所述第二对准标记122的外围沿所述第二对准标记122的延伸方向与所述导电插塞118之间的距离为第一预设距离W1，所述导电线116的顶面与所述虚设结构120的顶面在沿所述基底结构的厚度方向上具有第三厚度H3；第三厚度H3与第一预设距离W1的比值小于等于第三预设值。
如图3B、图3C、图3D、图3E所示，第三厚度H3与第一预设距离W1的比值可以理解为位于第一区域的外围区域A4的再分布层的深宽比具有第三深宽比AR3，即再分布层114中的虚设结构120的深宽比具有第三深宽比AR3。
第三厚度H3与第一预设距离W1的比值小于等于第三预设值，第三预设值可以更小，即第三深宽比AR3可以更小，利于光阻层在填充第二对准标记时的涂覆均匀性，进而提高第二对准标记的识别率，得到可靠的半导体结构。
在一些实施例中，所述第三预设值为4/2。
在一些实施例中，介质层所述导电线116与所述导电插塞118为一体成型结构。
这里，再分布层114包括位于介质层110顶面上的导电线116，导电线116与导电插塞118为一体成型结构，在后续工艺制程(例如晶圆切割)中，导电线116与导电插塞118作为一个整体受到应力的情况下不会产生裂隙，例如导电线116与导电插塞118之间的结合部位(再分布层114的“拐角处”)产生裂隙，得到可靠的半导体结构。
在一些具体实施例中，再分布层114包括位于停止层102的上方的虚设结构120、位于介质层110侧壁上的导电插塞118、位于介质层110顶面上的导电线116；其中，第二对准标记122、虚设结构120、导电插塞118、导电线116为一体成型，虚设结构120围绕第二对准标记122，导电插塞118围绕虚设结构120，导电线116围绕导电插塞118。
这样，第二对准标记、虚设结构、导电插塞、导电线作为一个整体受到应力的情况下不会产生裂隙，再分布层的“拐角处”(例如虚设结构与第二对准标记之间的结合部位或者相邻两个第二子标记之间的结合部位)不会产生裂隙，得到可靠的第二对准标记，利于提高第二对准标记的识别率。
在一些实施例中，所述停止层102的材料包括导电材料。
停止层102用于作为形成介质层110的蚀刻停止层，停止层102的材料包括导电材料可以与介质层110的材料具有较大蚀刻选择比，利于后续工艺中减小第一对准标记104的深宽比。
示例性地，停止层102的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。介质层110的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，所述半导体结构还包括互连线结构，所述互连线结构包括位于所述基底结构100上方的图案化的第一互连线层和位于所述第一互连线层上方的图案化的第二互连线层；其中，
所述第一互连线层包括所述停止层102；所述第二互连线层包括所述第一对准标记104。
这里，互连线结构(图3A、图3B和图3C仅示出部分结构，如停止层102、第一对准标记104)在基底结构100顶面的投影除了包括第一区域A1和第二区域A2之外，还可以包括其他区域(图3A、图3B和图3C未示出)。互连线结构包括功能区域(图3A、图3B和图3C未示出)，功能区域在基底结构100顶面的投影位于第二区域A2，且互连线结构在基底结构100顶面的投影位于第一区域A1和第二区域A2的结构与互连线结构的功能区域电性隔离。其中，互连线结构的功能区域中形成有功能器件的互连线，例如，互连线结构的功能区域中可以形成有存储阵列的互连线，能够避免互连线结构在基底结构100顶面的投影位于第一区域A1和第二区域A2的器件与互连线结构的功能区域的功能器件的互连线电导通。
可以理解的是，形成停止层102的过程可以合并至半导体结构形成第一互连线层的工艺过程中，形成第一对准标记104的过程可以合并至半导体结构形成第二互连线层的工艺过程中，也就是说，形成停止层102和形成第一对准标记104并不需要增加额外工艺过程，利用现有的形成第一互连线层和形成第二互连线层的工艺过程，稍做适应性的变化就可以实现。
在一些实施例中，所述半导体结构还包括第一材料层206；所述第一材料层206位于所述第一互连线层与所述第二互连线层之间，用于隔离所述第一互连线层与所述第二互连线层。
可以理解的是，在第一互连线层和所述第二互连线层之间需要有介质作为隔离层，形成第一材料层206的过程可以合并至半导体结构中形成关于在第一互连线层和所述第二互连线层之间的介质材料的工艺过程中。
这里，第一对准标记104和停止层102之间被第一材料层206隔离开，第一互连线层和第二互连线层之间被第一材料层206隔离开。
第一互连线层和第二互连线层之间被第一材料层206隔离开
在另一些实施例中，参考图3A、图3D和图3E，所述第一对准标记104位于所述停止层102的顶面上，所述第一对准标记104与所述停止层102接触。
可以理解的是，形成的第一材料层(图3D和图3E未示出)用于将第一互连线层(图3D和图3E未示出)和第二互连线层(图3D和图3E未示出)之间隔离开，同时，第一材料层可以不包括第一对准标记104和停止层102之间的部分，也就是说，第一对准标记104位于停止层102的顶面上，第一对准标记104与停止层102接触。
在一些实施例中，位于所述介质层110顶面上的所述再分布层114的顶面沿所述基底结构100的厚度方向与所述停止层102的顶面的距离大于所述第二对准标记122的顶面沿所述基底结构100的厚度方向与所述停止层102的顶面的距离。
可以理解的是，再分布层114实现功能的部分具有更大的尺寸，再分布层114需要具备较大的厚度，例如再分布层114的导电线116的顶面可暴露在半导体结构的顶表面上，暴露顶面的导电线116可以作为键合焊盘(bonding pad)。而对准标记需要更小的尺寸，例如需要更小的光栅尺寸(可以理解为第二子标记124的尺寸)和不同的光栅间隙(可以理解为相邻两个第二子标记124之间的间隙)以利于提高第二对准标记122的识别率。
当按照例如键合焊盘的工艺同步制作第二对准标记122时，会导致第二对准标记122的深宽比过大，不利于光阻层126在填充第二对准标记122时的涂覆均匀性。需要通过单独的工艺设置形成第二对准标记122，以减小第二对准标记122的深宽比。
位于介质层110顶面上的再分布层114的顶面沿基底结构100的厚度方向与停止层102的顶面的距离为第一厚度H1，第二对准标记122的顶面沿基底结构100的厚度方向与停止层102的顶面的距离为第二厚度H2，第一厚度H1大于第二厚度H2，可以减小第二对准标记122的深宽比，利于光阻层126在填充第二对准标记122时的涂覆均匀性，进而提高第二对准标记122的识别率。
在一些实施例中，所述半导体结构具有功能区域和围绕所述功能区域的切割道区域，其中，所述第一区域A1和所述第二区域A2位于所述切割道区域中。
可以理解的是，半导体结构的功能区域(图3A、图3B和图3C未示出)和半导体结构的切割道区域(图3A、图3B和图3C未示出)电性隔离。其中，半导体结构的功能区域中形成有功能器件，例如，半导体结构的功能区域中可以形成有存储阵列，能够避免半导体结构的切割道区域的器件和半导体结构的功能区域的功能器件电导通，以免半导体结构的切割道区域的器件干扰半导体结构的功能区域中的功能器件。
在晶圆(wafer)上的形成的半导体结构之间会存在切割道区域，通过切割道区域切割晶圆，将晶圆分成多个芯片(die)。可以设置对准标记形成在每一层或者多个层的切割道中，后一层中的对准标记可以与前一层或前几层中的对准标记对准。对准标记可以包括下文所述的第一准标记和/或第二对准标记122。
在一些实施例中，所述第一对准标记104包括多个第一子标记106，所述第二对准标记122包括多个第二子标记124。
在一些具体实施例中，所述第一对准标记104中具有沿第一方向或第二方向排列的多个第一子标记106；所述第二对准标记122中具有沿第一方向或第二方向排列的多个第二子标记124。示例性地，如图3A所示，第一对准标记104和第二对准标记122的沿第一方向排列，例如具有“一”字型。
在一些具体实施例中，所述第一对准标记104中具有沿第一方向排列的多个第一子标记106和沿第二方向排列的多个第一子标记106；所述第二对准标记122中具有沿第一方向排列的多个第二子标记124和沿第二方向排列的多个第二子标记124。示例性地，第一对准标记104和/或第二对准标记122的排列方向为两个正交的方向，例如具有“十”字型和/或“囗”字型。
本公开实各施例中，第一对准标记在基底结构顶面的投影位于第一区域内，在第一对准标记下方设置的覆盖第一区域的停止层利于减小第一对准标记的深宽比，从而共形地覆盖第一对准标记的第二对准标记的深宽比得到减小，利于光阻层在填充第二对准标记时的涂覆均匀性，进而提高第二对准标记的识别率，得到可靠的半导体结构。
图4为本公开实施例提供的一种半导体结构的制作方法的流程示意图。
如图4所示，根据本公开实施例的第二方面，提供一种半导体结构的制作方法，包括以下步骤：
S401、提供基底结构；所述基底结构包括第一区域和围绕所述第一区域的第二区域；
S402、在所述基底结构上方形成停止层；所述停止层至少覆盖所述第一区域；
S403、在所述停止层上方形成第一对准标记；所述第一对准标记在所述基底结构顶面的投影位于所述第一区域；
S404、在所述基底结构上方形成介质层；所述介质层在所述基底结构顶面的投影覆盖所述第一区域；
S405、形成再分布层，所述再分布层共形地覆盖部分所述停止层、所述第一对准标记和所述介质层，所述再分布层包括第二对准标记，所述第二对准标记位于所述第一对准标记的上方。
应当理解，图4中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图4中所示的各步骤可以根据实际需求进行顺序调整。
图5A至图5H为本公开实施例中提供的一种半导体结构的制作过程的剖视示意图。下面结合图4、图5A至图5H，对本公开实施例提供的半导体结构的制作方法进行详细地说明。
需要说明的是，图5A至图5H以为图3A中沿C-C剖面展示图3B所示的一种半导体结构的制作过程的剖视示意图；图3A中沿C-C剖面展示图3C所示的一种半导体结构的制作过程可以比照图5A至图5H的制作过程的剖视示意图进行理解，以及，图3D和图3E所示的又一种半导体结构的制作过程均可以比照图5A至图5H的制作过程的剖视示意图进行理解，这里不再赘述。
图5A至图5H中的每个图表示至少一个工艺步骤下的半导体结构的相同区域的剖视示意图；作为示例，图5A至图5H中的每个图仅示例性的展示了第一区域A1和与第一区域A1紧邻的至少部分第二区域A2。
执行步骤S401、提供基底结构。
参考图5A，提供基底结构100；基底结构100包括第一区域A1和围绕第一区域A1的第二区域A2。
基底结构100可以包括衬底(图5A中未示出)和位于衬底上的至少一个膜层(图5A中未示出)。具体详情请参考图3A、图3B和图3C，以及图3A、图3D和图3E的基底结构100部分进行理解，这里不再赘述。
执行步骤S402、形成停止层。
参考图5B，这里，停止层102可以覆盖第一区域A1；停止层102可以覆盖第一区域A1和第二区域A2；停止层102还可以覆盖第一区域A1、第二区域A2以及除第一区域A1和第二区域A2以外的其他区域。示例性地，这里及以下，以停止层102覆盖第一区域A1和第二区域A2作为示例进行说明，但并非用于限制本公开。
停止层102用于作为去除部分第二材料层108后形成介质层110的蚀刻停止层。被去除的部分第二材料层108的在基底结构100顶面上的投影限定出第一区域A1的范围，停止层102需要至少覆盖第一区域A1。
这里，停止层102的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。
可以通过物理气相沉积(PVD，Physical Vapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺沉积停止材料层(图5B未示出)，再通过光刻-蚀刻工艺(LE，Lithography-Etch)去除部分停止材料层，得到停止层102。在一些具体实施例中，停止层102的材料包括铝或铝合金等易于直接光刻图案化的金属材料。
还可以大马士革工艺制备停止层102：先通过光刻-蚀刻工艺形成图案化的介质材料层(图5B未示出)，再通过PVD、CVD、电化学电镀(Electro-Chemical Plating，ECP)等工艺沉积停止材料层(图5B未示出)，图案化的介质材料层的间隙处限定停止层102所在的位置，然后利用平坦化工艺去除部分停止材料层，保留位于图案化的介质材料层的间隙处的停止材料层，得到停止层102。在一些具体实施例中，停止层102的材料包括铜或铜合金等导电性良好但光刻图案化困难的金属材料。
执行步骤S403、形成第一对准标记。
参考图5C，在停止层102上方形成第一对准标记104；第一对准标记104在基底结构100顶面的投影位于第一区域A1。第一对准标记104用于自对准地形成第二对准标记122，也就是说，第一对准标记104用于形成第二对准标记122，且第二对准标记122共形地覆盖第一对准标记104。
这里，第一对准标记104的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。
可以通过PVD、CVD、ALD等工艺形成至少覆盖停止层102的第一对准标记104材料层，再通过光刻-蚀刻工艺对第一对准标记104材料层的进行第一刻蚀去除部分第一对准标记104材料层，且第一对准标记104在基底结构100顶面的投影位于第一区域A1，得到图案化的第一对准标记104。在一些具体实施例中，第一对准标记104的材料包括铝或铝合金等易于直接光刻图案化的金属材料。
还可以大马士革工艺制备第一对准标记104：先通过光刻-蚀刻工艺形成图案化的介质材料层(图5C未示出)，再通过PVD、CVD、ECP等工艺沉积第一对准标记104材料层(图5C未示出)，图案化的介质材料层的间隙处限定第一对准标记104所在的位置，然后利用平坦化工艺去除部分第一对准标记104材料层，保留位于图案化的介质材料层的间隙处的第一对准标记104材料层，得到第一对准标记104。在一些具体实施例中，第一对准标记104的材料包括铜或铜合金等导电性良好但光刻图案化困难的金属材料。
在一些具体实施例中，第一区域A1包括中心区域A3围绕所述中心区域的外围区域A4；调整第一对准标记104在基底结构100顶面的投影的位置，使得第一对准标记104在基底结构100顶面的投影位于第一区域的中心区域A3。
这里及以下，以第一对准标记104作为一个整体的外轮廓在所述基底结构100顶面的投影构成所述第一区域的中心区域A3的外轮廓作为示例进行说明，但并非用于限制本公开。
这样，第一区域的外围区域A4可以作为第一对准标记与其他结构(例如后续制程中的介质层)的缓冲区域，可以使减少或杜绝例如后续制程中的介质层边缘对第一对准标记的影响，进而减少或杜绝共形地覆盖第一对准标记的第二对准标记的影响，从而利于光阻层在填充第二对准标记时的涂覆均匀性，利于提高第二对准标记的识别率。
在一些实施例中，所述半导体结构还包括互连线结构，所述互连线结构包括第一互连线层、第二互连线层；
在所述基底结构100上方形成停止层102，包括：
在所述基底结构100上方形成图案化的第一互连线层，所述第一互连线层包括所述停止层102；
在所述停止层102上方形成第一对准标记104，包括：
在所述第一互连线层上方形成图案化的第二互连线层，所述第二互连线层包括所述第一对准标记104。
这里，互连线结构(图5C仅示出部分结构，如停止层102、第一对准标记104)在基底结构100顶面的投影除了包括第一区域A1和第二区域A2之外，还可以包括其他区域(图5C未示出)。互连线结构包括功能区域(图5C未示出)，功能区域在基底结构100顶面的投影位于第二区域A2，且互连线结构在基底结构100顶面的投影位于第一区域A1和第二区域A2的结构与互连线结构的功能区域电性隔离。其中，互连线结构的功能区域中形成有功能器件的互连线，例如，互连线结构的功能区域中可以形成有存储阵列的互连线，能够避免互连线结构在基底结构100顶面的投影位于第一区域A1和第二区域A2的器件与互连线结构的功能区域的功能器件的互连线电导通。
可以理解的是，形成停止层102的过程可以合并至半导体结构形成第一互连线层的工艺过程中，形成第一对准标记104的过程可以合并至半导体结构形成第二互连线层的工艺过程中，也就是说，形成停止层102和形成第一对准标记104并不需要增加额外工艺过程，利用现有的形成第一互连线层和形成第二互连线层的工艺过程，稍做适应性的变化就可以实现。
形成第一互连线层和形成第二互连线层的具体工艺步骤可以比照上述形成停止层102和形成第一对准标记104的具体过程，这里不再赘述。
在一些实施例中，所述互连线层还包括第一材料层206；
在所述停止层102上方形成第一对准标记104，包括：
形成覆盖所述第一互连线层的第一材料层206；
在所述第一材料层206上方形成图案化的第二互连线层。
可以理解的是，第一对准标记104和停止层102之间被第一材料层206隔离开，第一互连线层和第二互连线层之间被第一材料层206隔离开。
可以通过PVD、CVD、ALD等工艺形成覆盖第一互连线层的第一材料层206，第一材料层206在基底结构顶面的投影覆盖第一区域A1和第二区域A2。
这里，第一材料层206材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
执行步骤S404、形成介质层。
参考图5D和图5E，在基底结构100上方形成介质层110；介质层110在基底结构100顶面的投影覆盖第二区域A2。
在一些实施例中，在所述基底结构100上方形成介质层110，包括：
在所述基底结构100上方形成第二材料层108；所述第二材料层108共形地覆盖部分所述停止层102和所述第一对准标记104，所述第二材料层108在所述基底结构100顶面的投影覆盖所述第一区域A1和所述第二区域A2；
至少去除位于所述第一区域A1的第二材料层108，未被去除的第二材料层108构成所述介质层110。
介质层110用于限定第一区域A1的范围，介质层110在基底结构100顶面上的投影位于第二区域A2，限定出第一区域A1的范围。
参考图5D，可以通过PVD、CVD、ALD等工艺形成共形地覆盖部分停止层102和第一对准标记104的第二材料层108，第二材料层108在基底结构100顶面的投影覆盖第一区域A1和第二区域A2。
第二材料层108的材料可以与停止层102的材料具有较大蚀刻选择比的材料。这里，第二材料层108的材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。停止层102的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。
第二材料层108可以包括单层结构或多层结构。第二材料层108包括依次堆叠的第一隔离层210、第二隔离层212以及第三隔离层214。第一隔离层210的材料包括氧化硅，第二隔离层212的材料包括氮化硅，第三隔离层214的材料包括氧化硅。
参考图5E，再通过光刻-蚀刻工艺对第二材料层108的进行第二刻蚀去除部分第二材料层108，且未被去除的第二材料层108在基底结构100顶面的投影位于第二区域A2，得到图案化的介质层110，介质层110暴露出部分停止层102和第一对准标记104。
这样，由于停止层的作用，可以有效的减少第二蚀刻的蚀刻深度，减小或消除第一对准标记的深宽比被加大的可能性。可以理解的是，第二蚀刻在去除部分第二材料层的同时，还会继续向下蚀刻其他膜层或元件，如果没有停止层的存在，会导致第二蚀刻的蚀刻深度过大，相当于加大第一对准标记的深宽比，进而共形地覆盖第一对准标记的第二对准标记的深宽比增大，利于光阻层在填充第二对准标记时的涂覆均匀性。
执行步骤S405、形成再分布层。
参考图5F至图5G，形成再分布层114，再分布层114共形地覆盖部分停止层102、第一对准标记104和介质层110，再分布层114包括第二对准标记122，第二对准标记122位于第一对准标记104的上方。
在一些实施例中，形成再分布层114，包括：
形成共形地覆盖部分所述停止层102、所述第一对准标记104和所述介质层110的再分布材料层112；互连线结构再分布材料层112再分布材料层112停止层102第一对准标记104所述再分布材料层112在所述基底结构100顶面的投影覆盖所述第一区域A1和所述第二区域A2；
依据所述第二对准标记122，图案化所述再分布材料层112，得到所述再分布层114。
参考图5F，可以通过PVD、CVD、ALD等工艺形成共形地覆盖部分停止层102、第一对准标记104和介质层110的再分布材料层112。
再分布材料层112的材料可以包括但不限于钨、钴、镍、铜、铝、多晶硅、掺杂硅、硅化物、氮化物或其任何组合。示例性地，再分布材料层112的材料包括铝或铝合金。
这里，再分布材料层112共形地覆盖部分停止层102、第一对准标记104和介质层110，再分布材料层112包括位于第一对准标记104的上方且共形地覆盖第一对准标记104的第二对准标记122。示例性地，再分布材料层112在所述基底结构100顶面的投影至少覆盖所述第一区域A1和所述第二区域A2。需要被去除的部分再分布材料层112所在的区域未显示在图5A至图5H中的剖视示意图内。
这样，由于停止层的作用，减小或消除第一对准标记的深宽比被加大的可能性，进而减小或消除共形地覆盖第一对准标记的第二对准标记的深宽比增大的可能性，利于光阻层在填充第二对准标记时的涂覆均匀性。
参考图5G，可以采用旋转涂覆工艺(SoC，Spin-on Coating)在再分布材料层112的顶面形成光阻层126。
光阻层126的材料由感光树脂、增感剂和溶剂3种主要成分组成的对光敏感的混合液体；通过紫外光、电子束、离子束、X射线等的照射或辐射，其溶解度发生变化的耐蚀剂刻薄膜材料。
光阻层126在刻蚀工艺中相对于再分布材料层112材料的高刻蚀选择比。示例性地，光阻层126包括正性或者负性的光阻。
这里，正性的光阻经曝光显影后，曝光部分可溶与显影液而被去除，未曝光部分留下来；负性的光阻经曝光显影后，曝光部分不可溶与显影液而被保留，未曝光部分被去除。在实际应用中，使用正性的光阻相较于负性的光阻具有更佳的工艺稳定性。
这样，由于可以减小或消除共形地覆盖第一对准标记的第二对准标记的深宽比增大的可能性，利于光阻层在填充第二对准标记时的涂覆均匀性。
参考图5H，可以通过光刻-蚀刻工艺，依据第二对准标记122进行对准，对再分布材料层112进行第三刻蚀去除部分再分布材料层112，即图案化再分布材料层112，得到图案化的再分布层114。需要说明的是，被去除的部分再分布材料层112所在的区域未显示在图5A至图5H中的剖视示意图内。示例性地，在所述基底结构100顶面的投影覆盖所述第一区域A1和所述第二区域A2的再分布材料层112被保留，用以作为再分布层114。
这里，再分布层114共形地覆盖部分停止层102、第一对准标记104和介质层110，再分布层114包括位于第一对准标记的上方的第二对准标记122。
这里，覆盖介质层110顶面上的再分布层114(可以参考导电线116进行理解)的顶面沿基底结构100的厚度方向与停止层102的顶面的距离为第一厚度H1；第二对准标记122的顶面沿基底结构100的厚度方向与停止层102的顶面的距离为第二厚度H2；覆盖介质层110顶面上的再分布层114(可以参考导电线116进行理解)的顶面与覆盖部分停止层102上的再分布层114(可以参考虚设结构120进行理解)的顶面沿基底结构100的厚度方向具有第三厚度H3。
这里，关于第一厚度H1、第二厚度H2、第三厚度H3的具体尺寸的设置，以及，关于第一厚度H1、第三厚度H3分别与第一预设距离W1之间的比值关系可以参考上述图3A至图3E的相关描述进行理解，这里不再赘述。
参考图5E至图5H，在一些实施例中，所述第一对准标记104的外围沿所述第一对准标记104的延伸方向(图5E至图5H的Y方向)与所述介质层110之间的距离大于等于第二预设距离W2，所述第二预设距离W2大于所述第一预设距离W1。
这里，参考图5E，第二预设距离W2大于第一预设距离W1；参考图5F，形成共形地覆盖第一对准标记104的第二对准标记122后，需要保证第二对准标记122的外围与位于介质层侧壁上的再分布层的距离大于等于第一预设距离W1。
这里，第二预设距离W2可以是第一对准标记104在基底结构100顶面的投影的外围沿第一方向和/或第二方向与介质层侧壁上的再分布层在基底结构100顶面的投影的内围之间的距离。在一些实施例中，所述第二预设距离W2大于2.5μm。
在一些具体实施例中，再分布层114包括位于停止层102的上方的虚设结构120、位于介质层110侧壁上的导电插塞118、位于介质层110顶面上的导电线116；其中，第二对准标记122、虚设结构120、导电插塞118、导电线116为一体成型，虚设结构120围绕第二对准标记122，导电插塞118围绕虚设结构120，导电线116围绕导电插塞118。
这样，虚设结构围绕第二对准标记，虚设结构可以作为第二对准标记与导电插塞的缓冲区域，可以使减少或杜绝例如导电插塞的边缘对第二对准标记的影响，从而利于光阻层在填充第二对准标记时的涂覆均匀性，利于提高第二对准标记的识别率。
在一些实施例中，所述虚设结构包括图案化结构。示例性地，图案化结构可包括光刻胶导流凹槽。在一些实施例中，所述虚设结构包括非图案化结构。示例性地，非图案化结构包括平坦结构，平坦结构有利于缓冲区域的平缓延伸。
本公开各实施例中，通过在基底结构顶面的投影位于第一区域内形成的第一对准标记，在第一对准标记下方设置的覆盖第一区域的停止层，利于减小第一对准标记的深宽比，从而共形地覆盖第一对准标记的第二对准标记的深宽比得到减小，利于光阻层在填充第二对准标记时的涂覆均匀性，进而提高第二对准标记的识别率，得到可靠的半导体结构。
本公开实施例提供半导体结构的制作方法制作得到的半导体结构与上述实施例中的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种半导体结构，其特征在于，包括：
基底结构，包括第一区域和围绕所述第一区域的第二区域；
停止层，位于所述基底结构上方且至少覆盖所述第一区域；
第一对准标记，位于所述停止层上方且在所述基底结构顶面的投影位于所述第一区域；
介质层，位于所述基底结构上方且在所述基底结构顶面的投影覆盖所述第二区域；
再分布层，共形地覆盖部分所述停止层、所述第一对准标记和所述介质层，所述再分布层包括第二对准标记，所述第二对准标记位于所述第一对准标记的上方。
2.根据权利要求1所述的半导体结构，其特征在于，所述再分布层包括位于所述停止层的上方且围绕所述第二对准标记的虚设结构。
3.根据权利要求2所述的半导体结构，其特征在于，所述虚设结构包括图案化结构。
4.根据权利要求1所述的半导体结构，其特征在于，所述再分布层包括位于所述介质层侧壁上的导电插塞、位于所述介质层顶面上的导电线；所述第二对准标记的外围沿所述第二对准标记的延伸方向与所述导电插塞之间的距离为第一预设距离，所述导电线的顶面与所述介质层的厚度之和为第一厚度；第一预设距离与第一厚度的比值大于等于第一预设值。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一预设值为2/4。
6.根据权利要求4所述的半导体结构，其特征在于，所述导电线与所述导电插塞为一体成型结构。
7.根据权利要求1所述的半导体结构，其特征在于，所述停止层的材料包括导电材料。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括互连线结构，所述互连线结构包括位于所述基底结构上方的图案化的第一互连线层和位于所述第一互连线层上方的图案化的第二互连线层；其中，
所述第一互连线层包括所述停止层；所述第二互连线层包括所述第一对准标记。
9.根据权利要求1所述的半导体结构，其特征在于，位于所述介质层顶面上的所述再分布层的顶面沿所述基底结构的厚度方向与所述停止层的顶面的距离大于所述第二对准标记的顶面沿所述基底结构的厚度方向与所述停止层的顶面的距离。
10.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构具有功能区域和围绕所述功能区域的切割道区域，其中，所述第一区域和所述第二区域位于所述切割道区域中。
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