CN1165346A - 在数据处理系统中访问一种可片选择器件的方法和设备 - Google Patents

Abstract

在数据处理系统中访问一个可进行片选择的装置的方法和设备用户可以对数据处理器编程，使外部主机片选择访问可以通过使用一个控制寄存器而和一个内部主机访问的时间长度相同或不同。另外，用户在仍然使用数据处理器的内部片选择和写允许发生逻辑电路的情况下，可以关掉内 部传递应答逻辑电路而加上外部传递应答逻辑电路。此特点是用户在片选择基础上可编程序，并提供一个灵活的解决办法使用户能对不同的外部主机的访问进行补偿而不需要外部片选择和写允许逻辑电路。

Description

在数据处理系统中访问一种可片选择器件的方法和设备

本发明总的涉及一种在一个外部主机和一个外部存储器之间交换信息的数据处理器，更详细地说是涉及一种在一个外部动态随机存取存储器(DRAM)、一个外部可片选器件、和一个外部主机之间交换信息的数据处理器。

动态随机存取存储器(DRAM)电路通常是使用在半导体数据处理系统中在对大量数据进行处理运算时提供廉价的存储器供使用。现行的数据处理系统实现了访问普通的DRAM电路的多路数据处理器。它们通常要求有一个外部多路转换器以提供合适的地址多路传送。在存储器访问操作时要求这种地址多路传送以向DRAM电路提供一个正确地址。当一个多路数据处理器提供适当的控制时，由于DRAM电路的引线计数通常有限，于是要求一个多路转换器向DRAM电路的集成电路引线中的同一预选部分提供一个行地址或列地址。数据处理器向DRAM电路提供一个RAS(Row Address Strobe-行地址选通)或一个CAS(ColumnAddress Strobe-列地址选通)信号，指出是否正在提供一个行地址或列地址给DRAM电路的集成电路的预选部份引线。另外还提供一个DRAMW信号以指出对DRAM电路是读访问还是写访问。注意，在一个典型的DRAM电路中RAS信号指出DRAM电路的集成电路预选部份引线正收到一个行地址值，而CAS总线指出DRAM电路的集成电路预定部份引线正收到一个列地址。除了RAS、CAS、和DRAMW信号，数据处理器通常也必需指定至少一根集成引线来控制多路转换器。在一个集成电路引线数目有限的技术领域，使用单根引线为多路转换器提供控制对于数据处理系统的设计者来说可能是很麻烦的事。

此外，在以往的技术实现中完成多路转换器所要求的外部逻辑电路常常给包括有一个外部主机的数据处理系统加上大笔的经常性开支。在使用AdvancedMicro Devices公司制造的AM29200和IBM公司制造的PPC403GA的数据处理系统中要求有上面所述的那种外部多路传输。每个这种系统都要求有图1中表示的那种结构。因此，虽然DRAM控制器当前产品的运行满足要求，还是需要一种不要求使用上述多路转换器或一个另外的外部集成电路引线去控制该多路转换器的数据处理系统。

当一个数据处理器中内部和外部主机都使用片选择和写允许发生逻辑电路时，出现了另一个引起数据处理系统设计者关心的领域。当一个外部主机使用内部片选发生器常常是多次发动一次总线传递，外部主机要求和内部主机不同的时间长度去访问片选择存储器。这是因为对于内控制器来说，在同样长的时间内外部主机的地址和总线标记不象内部主机地址和总线标记那样可以得到。如果情况是这样并且外部主机希望使用内片选择发生逻辑电路，以往的技术的解决办法可以是或者要求内部主机访问变成和外部主机访问相匹配，或者让内部主机访问比外部主机访问短一个时钟周期。

如果一个用户不能使用上述解决办法中的任何一种，他便不能使用内部片选择和写允许发生逻辑电路。这时，用户必须将这样的逻辑电路加到用于外部主机访问的外部系统中。因此，也需要一个数据处理器，当一个外部主机已存取一个外部存储器，它可以允许用户利用内部实现的片选择和写允许发生逻辑电路，而不要求外部主机访问的定时和一个内部主机访问的定时相同或比它慢一个周期。

图1以方块示意图的形式说明实现外存储器控制器的数据处理系统的以往的技术实现；

图2以方块示意图的形式说明根据本发明的一个实现方法实现外存储器控制器的一种数据处理系统的实现；

图3以方块示意图的形式根据本发明的一个实现说明一种数据处理器；

图4以方块示意图的形式说明图3的数据处理器的一种系统总线控制器；

图5以流程图的形式说明图4的系统总线控制器完成的功能；

图6以定时示意图的形式根据本发明说明外部主机允许访问一个DRAM电路的第一例；

图7以定时示意图的形式根据本发明说明外部主机允许整页访问一个DRAM电路的第二例；

图8以定时示意图的形式根据本发明说明外部主机允许访问一个DRAM电路的第三例；

图9以定时示意图的形式根据本发明说明外部主机允许访问一个DRAM电路的第四例；

图10以定时示意图的形式根据本发明说明外部主机允许访问一个片选电路的第一例；

图11以定时示意图的形式根据本发明说明外部主机允许访问一个片选电路的第三例；

图12-1以表格的形式说明图4的系统总线控制器的多个片选择寄存器中的一个片选地址寄存器；

图12-2以表格的形式说明图4的系统总线控制器的多个片选择寄存器中的一个片选屏蔽寄存器；

图12-3以表格的形式说明图4的系统总线控制器的多个片选择寄存器中的一个片选控制寄存器；

图13-1以表格的形式说明图4的系统总线控制器的多个DRAM控制寄存器中的一个DRAM控制器更新寄存器；

图13-2以表格的形式说明图4的系统总线控制器的多个DEAM控制寄存器中的一个DRAM控制器定时寄存器；

图13-3以表格的形式说明图4的系统总线控制器的多个DRAM控制寄存器中的一个DRAM控制器地址寄存器；

图13-4以表格的形式说明图4的系统总线控制器的多个DRAM控制寄存器中的一个DRAM控制器屏蔽寄存器；

图13-5以表格的形式说明图4的系统总线控制器的多个DRAM控制寄存器中的一个DRAM控制器控制寄存器；

图14-1以表格的形式说明在本发明的一个实施例中实现的8位数据端口容量地址多路传输结构；

图14-2以表格的形式说明在本发明的一个实施例中实现的16位数据端口容量地址多路传输结构；

图14-3以表格的形式说明在本发明的一个实施例中实现的32位数据端口容量地址多路传输结构；

图15以定时示意图的形式根据本发明说明外部主机允许访问一个片选电路的第二例；

图16以定时示意图的形式根据本发明说明外部主机允许访问一个片选电路的第四例；

本发明提供一种在一个数据处理器、一个外存储器或装置、和一个外部主控机之间交换信息的设备和方法。本发明提供的设备和方法允许数据处理器在外部主机访问期间能恰当地控制外存储器或装置，使得可以要求较少的外部接口电路和减少与数据处理系统有关的经常费用。

在本发明中提供了一种工作电路和方法对数据处理系统中的外存储器进行控制，使得在DRAM电路访问期间不要求外部电路完成多路传输功能。此外本发明不需要外部多路转换器和数据处理器上的一个集成电路专用引线用于外部主机使动态随机存取存储器(DRAM)访问。本发明不要求如图1中说明的那种以往技术的数据处理系统所要求的一根专用集成电路引线便能实现访问DRAM电路所要求的多路传输功能。本发明的数据处理器灵活性的提高和集成电路引线要求的降低导致数据处理系统的费用较低，且易于改进以利用半导体市场的最新的进展。

本发明的第二方面，用户可以使本发明的数据处理器按程序工作，使得外和主机片选访问或者可以是和内部主机访问相同的周期数，或者可以使用外传递应答终端而为任何周期数。用户可以独立地且在片选基础上将内、外部主机片选访问的外传递应答终端的使用编程，同时仍然使用内片选和写允许发生逻辑电路。本发明这一方面提供的灵活性使用户不要求外片选和写允许发生逻辑电路便能补偿不同的外部主机周期定时。因此，在本发明的这个实施例中总费用节省而效率提高。

在下面的讨论中，对一个实现本发明的数据处理系统的一个实施例的连接和操作将较详细地提供。

在下面关于本发明的连接的叙述中，术语“总线”将用来指可用于传递一个或更多的不同类型的信息，例如数据、地址、控制、或状态的多个信号或导线。术语“肯定(assert)”和“非”将用在涉及将一个信号、状态位、或类似的设置分别表达成其逻辑真或逻辑假状态时。如果逻辑真状态是逻辑电平1，逻辑假状态便是逻辑电平零。而如果逻辑真状态是逻辑电平零，则逻辑假状态便是逻辑电平1。

此外，符号“＄”置于一个数字前表明该数以其十六进制或基数十六形式表示。符号“％”置于一个数字前表明该数以其二进制或基数二形式表示。

在本发明后面的说明中应该指出，术语“字段(field)”和“位”可以互换使用。

图2根据本发明的一个实施例说明一个数据处理系统202。数据处理系统202包括一个数据处理器3、一个外部总线主机205、一个存储器206、和一个DRAM207。数据处理器3通过E-总线(外部总线)耦合到外和总线主机205、存储器206、和DRAM207。E-总线在数据处理器3和外和总线主机205之间耦合一个总线裁决(Bus Arbitration)总线、一个读/写(R/ W)信号、一个传递开始(TS-Transfer Start)信号、一个传递应答(TA-Transfer Acknowledge)信号、和一个容量(Size)总线。一个地址(Address)总线和一个数据(Data)总线也在数据处理器3和外和总线主机205、存储器206、和DRAM207每个之间由E-总线进行耦合。另外，数据处理器3经E-总线耦合到DRAM207提供一个行地址选通(RAS-RowAddress Strobe)信号、一个列地址选通(CAS-Column AddressStrobe)总线、和一个DRAM写(DRAMW-DRAM Write)信号。数据处理器3由E-总线耦合到存储器206提供一个片选(CS-ChipSelect)信号和一个写允许(WE-Write Enable)总线。总线裁决(BusArbitration)总线是本发明该实施例中的一个总线请求(BR-BusRequest)、一个Bus Grant(BG-总线许可)、和一个总线驱动(BD-Bus Driven)信号的汇编。但是，总线裁决和其中的有关信号是在数据处理技术中熟知的，而包括其他信号的其他程序可以在这里完成。

参看图3，它根据本发明的一个实施例说明了一个数据处理器3。数据处理器3包括一个系统总线控制器8、一个核心9、一个从属模块12、从属模块13、一个主模块14、和一个调试模块10。系统总线控制器8经一个E-总线耦合到一个外部装置(这里未画)。系统总线控制器8经一个S-总线耦合到从属模块12和13。S-总线是一个从属模块总线。系统总线控制器8经一个M-总线23耦合到核心9和主模块14。M-总线23是一个主模块总线。应该理解图3是说明本发明的一个实施例。因此，多路的从属模块和多路的主模块可以在数据处理器3的一个另外的实施例中实现。

核心9包含一个中央处理单元(CPU)2、一个存储器管理单元(MMU)/控制器4、和一个存储器6。中央处理单元2、MMU/控制器4、存储器6、和调试模块：10通过K-总线25相互耦合。中央处理单元2和存储器6都直接联到MMU/控制器4。MMU/控制器4经M-总线23向数据处理器3的其余部分提供信息。CPU2从一个外部设备接收一个复位(Reset)信号。调试(Debug)模块10和数据处理器3的一个外部设备(此处未画)交换大量调试信息(Debug Information)。

图4表示系统总线控制器8的一部份。系统总线控制器8包含一个数据路径电路802、一个存储器控制器804、一个总线裁决电路806、一个解码和地址发生电路808、和一个控制寄存器810。

E-总线将一个外部数据(Data)总线双向耦合至数据路径控制电路802。M-总线23也将一个主数据(MData-Master Data)总线双向耦合到数据路径电路802。数据路径电路802也被耦合到存储器控制器804去接收一个寄存器数据(Register Data)信号。

存储器控制器804被耦合到M-总线23提供一个主传递应答(MTA-Master Transfer Acknowledge)信号。存储器控制器804被耦合到E-总线提供一个写允许(WE-Write Enable)总线、一个片选择(CS-Chip Select)信号、一个DRAM写(DRAMW-DRAMWrite)信号、一个行地址选通(RAS-Row Address Strobe)信号、一个列地址选通(CAS-Column Address Strobe)总线、和一个传递应答(TA-Transfer Acknowledge)信号。

存储器控制器804也被耦合到控制寄存器810去接收大量控制信息。存储器控制器804被耦合到解码和地址发生电路808去接收一个DRAM-命中信号和一个CS-命中信号。存储器控制器804被耦合到总线裁决电路806去接收一个 int_ext_主机(不是内部、而是外部主机)信号。

总线裁决电路806被耦合到E-总线去接收一个总线许可(BG-Bus Grant)信号和提供一个总线请求(BR-Bus Request)信号和一个总线驱动(BD-Bus driven)信号。总线裁决电路被耦合到解码和地址发生电路808提供 int_ext_主机信号。

解码和地址发生电路808被双向耦合到E-总线去传送一个地址值、一个传递开始(TS-Transfer Start)信号、一个读/写(R/ W-Read/Write)信号、和一个容量(Size)总线。解码和地址发生电路808也被耦合到控制寄存器810接收许多控制信息。解码和地址发生电路808也被耦合到M-总线23去接收一个主机地址(MADDR-Master Address)值、一个主传递开始(MTS-Master Transfer Start)信号、一个主机容量(MSIZE-Master Size)总线、和一个主机读/写(MR/ W-Master Read/Write)信号。

实现本发明的一个实施例的系统总线控制器8的一部份包括有许多控制寄存器810。每个用于实现本发明的寄存器都将在后面作详细叙述。此外，控制寄存器810在本发明工作期间的使用将在以后较详细说明。

图12-1至12-3、图13-1至13-5详细表示出许多控制寄存器810。这些控制寄存器810包括一个片选地址寄存器(CSAR0-7)、一个片选屏蔽(mask)寄存器(CSMR0-CSMR7)、和一个片选控制寄存器(CSCR0-CSCR7)。

多个片选地址寄存器(CSAR)中代表性的一个画在图12-1中。每一个片选地址寄存器确定一个片选引线的基地址。BA31直到BA16的每一位确定了每个片选择专用的存储器的基地址位置。这些数位和一个内地址总线的高位相比较可确定一个片选存储器是否访问。

多个片选屏蔽寄存器(CSMR)中代表性的一个画在图12-2中。每一个CSMR确定每个片选择的一个地址屏蔽。另外，每一个CSMR规定片选择信号许可有的访问类型的定义。

在图12-2中，标记为BAM31直至BAM16的储存位置指示出一个基地址屏蔽。此字段通过使用地址屏蔽位而确定每个片选择专用的存储器块。该基地址屏蔽位和前面提到的CSAR中储存的基地址的高位及内地址总线的高位是逻辑上反转并相“与”。之后将此二值进行比较以确定片选地址区间是否被访问。当基地址屏蔽位中的一个为逻辑1时，该位便被排除于片选地址解码操作之外。当基地址屏蔽位中的一个为逻辑零时，从内地址总线来的相应地址位便和CSAR中的相应位进行比较而确定一个适当的解码地址。标为CPU、SC、SD、UC、和UD的CSMR的数位屏蔽特定的地址空间并将片选择放入一个或多个特定地址空间中。在一个被排除的地址空间中，访问该地址空间中的一个位置成了一次通常的外部总线访问因而不允许片选择。地址空间屏蔽位包括一个CPU空间屏蔽、一个监督码地址空间屏蔽(SC)、一个监督数据地址空间屏蔽(SD)、一个用户码地址空间屏蔽(UC)、和一个用户数据地址空间屏蔽(UD)。当CSMR中的地址空间屏蔽位之一为逻辑1值时，相应的地址空间便被排除于片选择允许和操作之外。如果该地址空间被访问，当相应的地址空间屏蔽位被肯定便不会发生片选择允许而产生一个无片选择外循环。当CSMR中的地址位之一为逻辑零值，相应的地址空间便可作片选择操作。这个地址空间便会发生一次使用片选择的访问。

图12-3表示一个片选控制寄存器(CSCR)。每个CSCR用于控制内部自动应答终端、控制外部主机自动应答终端、控制片选择和写允许肯定和定时以指出端口容量和指出每个片选择的猝发能力。

工作时，一个片选零(CS0)信号向一个外集成电路引线提供一个总体的或引导的片选择。作为总体片选择，CS0能在系统初始化之前为一个引导ROM作地址解码。此外，CS0信号的输出端和本数据处理器上实现的任何其他的片选择集成电路的引线不同。在系统复位操作之后，CS0集成电路引线为每个地址所肯定。此性能允许引导ROM位于外地址空间的任何地址。CS0集成电路引线以此方式在相应的CSMR(CSMR0)写入时工作。直到那一点，CS0的端口容量和内部自动应答功能都由在复位否定时取样的大量集成电路引线上提供的值所决定。下面的表1中表示出用来为相应于CS0的片选择选取一个端口容量的值。

表1

集成电路引线A	集成电路引线B	引导CS0端口容量
			0	0	32位端口
0	1	8位端口
			1	0	16位端口
1	1	16位端口

表2表示在数据处理器3中能允许或终止内部自动应答功能的数值。对于CS0，在系统复位时，读、和写的传递操作都被允许而猝发被禁止。

表2

集成电路引线C	引导CS0内部自动应答
		0	终止
1	以15种等待状态允许

在图12-3中，当AA(自动应答)字段或EMAA(外部主机自动应答)字段等于逻辑1值时，等待状态WS[3∶0]为有效。WS[3∶0]有效时，此字段确定若干等待态在一个传递应答发生之前插入。对于一个内部主机允许的周期，如果在指定数目的等待态发生之前接收到一个外部传递应答，则该外部传递应答将结束该周期。

EMAA字段在和相应的片选地址空间相合的外和主机允许周期期间控制一个传递应答的驱动和肯定。如果EMAA字段是逻辑1值，存储器控制器804来的传递应答将被置于一个输出端并在由值WS[3∶0]决定的时刻被肯定。注意从外部总线主机205来的外传递应答(TA)终端必需终止。当EMAA是逻辑零值，存储器控制器804来的外传递应答信号在外主机允许总线周期期间不被驱动，而必需提供从外部总线主机205来的外部TA终端。

AA字段在与相应的片选地址空间相合的内部允许总线周期期间控制内传递应答的肯定。如果AA字段是逻辑1值，内部TA将在由字段WS[3∶0]确定的时间被肯定。存储器控制器804来的传递应答信号在封装集成电路引线处传递，在所有内部允许周期期间将被置于一个输入端。当AA字段储存一个逻辑零值，将不发生内传递应答，直至从外部总线主机205接收到传递应答终止。

PS[1∶0](Port Size-端口容量)字段规定和每个片选择有关的数据的宽度。PS字段规定在写周期中数据在哪里被驱动而在读出周期中数据在哪里被取样。例如，如果PS字段有一个二进制数值00，编程端口的容量为32位而数据将在标记为Data[31∶0]的许多集成电路引线上被取样和驱动。如果PS字段有一个二进制数值01，编程端口的容量为8位而数据将只在标记为Data[31∶24]的许多集成电路引线上被取样和驱动。如果PS字段有一个二进制数值10，编程端口的容量为16位而数据将只在标记为Data[31∶16]的许多集成电路引线上被取样和驱动。如果PS字段有一个二进制数值11，编程端口的容量为16位而数据将在标记为Data[31∶16]的许多集成电路引线上被取样和驱动。

BRST(Burst Enable-猝发允许)字段指出和每个片选择有关的存储器的“猝发能力”。如果BRST被设置为逻辑1值，所有容量小于要求的传递容量的来到和离开接口的传递将会“被猝发”。例如，到8位和16位端口的长字传递、到8位口的字传递、和到8位、16位、和32位接口的线传递将全部“被猝发”。当BRST字段有一个逻辑0值，所有大于一个规定的接端口容量的传递将会被分隔成单个的不大于规定端口容量的不猝发传递。

ASET(Address Setup Enable-地址设置允许)字段根据一个地址有效性指示器控制一个片选择的肯定。当ASET字段是逻辑零值，当地址总线上的一个地址为有效时片选择被肯定。当ASET字段是逻辑1值，片选择在地址总线上的地址变为有效后一周期被肯定。

WRAH(Write Address Hold Enable-写地址保留允许)字段控制在一个片选择写周期中在一次片选择和写允许被否定之后的地址保留时间。当WRAH值为逻辑零值，在一次写操作执行期间任何额外的周期都不能保留地址。当WRAH值为逻辑1值，在一次写操作执行期间在传递应答被肯定后地址可保留一个周期。

RDAH(Read Address Hold Enable-读地址保留允许)字段在一个片选择读周期中控制在一次片选择信号被肯定之后的地址保留时间。当RDAH值为逻辑零值，在执行一次读操作期间任何额外的周期都不能保留地址。当RDAH字段为逻辑1值，在一次读操作执行期间在传递应答被肯定后地址可保留一个周期。

WR(Write Enable-写允许)字段在写周期中控制对片选择和写允许信号的肯定。当WR字段为逻辑零值，在一次写操作执行期间片选择信号不作用。当WR字段为逻辑1值，在一次写操作执行期间片选择信号起作用。

RD(Read Enable-读允许)字段控制在读周期对片选择信号的肯定。当RD字段为逻辑零值，在一次读操作执行期间片选择信号不作用。当RD字段为逻辑1值，在一次读操作执行期间片选择信号起作用。

多个控制寄存器810也包括一个DRAM控制器更新寄存器(DCRR)、一个DRAM控制器定时寄存器(DCTR)、多个DRAM控制器地址寄存器(DCAR0-DCAR1)、多个DRAM控制屏蔽寄存器(DCMR0-DCMR1)、和多个DRAM控制器控制寄存器(DCCR0-DCCR1)。

DCCR被较详细地表示在图13-1中。DRAM控制器更新计数器寄存器在更新周期之间控制若干系统时钟。在图13-1中更新计数(RefreshCount)字段RC11-RC0控制存储控制器804作更新请求的频率。储存在更新计数(Refresh Count)字段中的值由16个系统时钟乘积而决定一个更新期间。

DCTR较详细地表示在图13-2中，它为DRAM的多路存储单元的DRAM访问控制定时。此寄存器中的字段为存储控制器804提供的所有种类的DRAM访问改变行地址选通(Row Address Strobe-RAS)和列地址选通(Column Address Strobe-CAS)总线。在DCTR中，外部主机(External  Master)DRAM访问期间的驱动地址(DAEM)字段在DRAM被一个外部主机访问期间在所有地址线上控制存储器(Memory)控制器804的各输出驱动器。地址总线的被安排输出地址信号的部分可以被驱动以便为外部主机提供多路传输的行地址和列地址。DAEM字段在内部允许的DRAM访问期间不影响地址的驱动。操作时当DAEM字段为逻辑零值，在外部主机DRAM访问期间没有地址信号被驱动。反之，当DAEM字段为逻辑1值，在外部主机DRAM访问期间地址信号被驱动而提供多路传输的行地址和列地址。

EDO(Extended Data Out-扩展数据输出)字段说明DRAM存储单元是否为EDO DRAM所占，同时命令存储控制器804在页方式访问期间在EDO时间内肯定CAS总线。这样的措施使得存储控制器804可以利用EDO DRAM许可的特别的CAS定时。

RCD(RAS to CAS Delay-RAS对CAS延迟)字段在RAS信号肯定和CAS总线肯定之间控制若干系统时钟。此字段仅对页和非页方式的访问有效。它不能控制更新周期。当RCD字段有逻辑电平零时，RAS信号在CAS总线肯定之前将肯定一个系统时钟。当RCD字段有逻辑电平1时，RAS信号在CAS总线被肯定之前将肯定两个系统时钟。

RSH1-RSH0(Non-Page Mode RAS Hold Time-非页方式RAS保留时间)字段控制系统时钟数目使在CAS总线肯定之后RAS信号仍然被肯定。此字段在非页方式读写周期中控制RAS信号的定时。当此字段有一二进制数值00时，在CAS总线被肯定之后RAS信号将否定一个半系统时钟。同样，当此字段有一二进制数值01时，在CAS总线被肯定之后RAS信号将否定两个半系统时钟。再者，当此字段有一个二进制数值10时，在CAS总线被肯定之后RAS信号将否定三个半系统时钟。

CRP1-CRP0(Non-Page Mode CAS to RAS Precharge Time-非页方式CAS对RAS预充电时间)字段控制若干系统钟，使得在总线主机请求背对背的DRAM访问时在CAS总线被否定之后RAS信号将仍被否定。当CRP字段有一个二进制数值00，在CAS总线被肯定之后RAS信号将肯定一个半系统时钟。同样，当CRP字段有一个二进制数值01，在CAS总线被否定之后RAS信号将肯定两个半系统时钟。另外，当CRP字段有一个二进制数值10，在CAS总线被否定之后RAS信号将肯定三个半系统时钟。

CAS(Page Mode Column Address Strobe Timing-页方式列地址选通定时)字段和EDO字段一起控制最少数目的系统时钟，使在页方式DRAM访问期间CAS将保持有效。表3指出CAS字段和EDO字段之间的关系。

表3

CAS	EDO	CAS有效时间(系统时钟数)
			0	0	1.5
0	1	1.0
			1	0	2.5
1	1	2.0

CP(CAS Precharge Timing-CAS预充电定时)字段和EDO字段一起控制若干系统时钟使CAS总线在DRAM访问后保持无效。此字段只在页方式读写周期之后控制CAS总线的无效定时。表4表示出CP和EDO字段之间的关系。

表4

CP	EDO	CAS无效时间(系统时钟数)
			0	0	0.5
0	1	1.0
			1	0	1.5
1	1	2.0

CSR(CAS Setup Time for CAS Before RAS Refresh-RAS更新前的CAS设置时间)字段仅控制在更新周期中在CAS总线被肯定和RAS周期被肯定之间的系统时钟数。当CSR字段为逻辑零值，CAS总线在RAS信号被肯定之前将肯定一个系统时钟。当CSR字段为逻辑1值，CAS总线在RAS信号被肯定之前将肯定两个系统时钟。

多个DRAM控制器地址寄存器(DCAR)中典型的一个表示于图13-3。每个DRAM控制器地址寄存器储存有每个DRAM存储单元专用的存储器的一个基本地址。这些数位和一个内部地址总线的高位进行比较可确定DRAM存储单元是否访问。

多个DRAM控制器屏蔽寄存器(DCMR)中典型的一个表示于图13-4。每个DCMR对每个DRAM存储单元确定一个地址屏蔽。另外，每个DCMR为这些信号允许的访问类型确定一个定义。

在图13-4中，标记为BAM31至BAM17的储存位置表示出一个基地址屏蔽。此字段通过地址屏蔽数位的使用规定一个专用于每个DRAM存储单元的存储块。基地址屏蔽的数位和储存在上述DCAR中的基地址的高位及内部地址总线的高位是逻辑上反转并“相与”的。之后将两个值比较可确定DRAM存储单元地址空间是否访问。当一个基地址屏蔽数位为逻辑1时，此位不能实施一个DRAM存储单元地址解码操作。当一个基地址表征码数位为逻辑零时，从内地址总线来的一个相应地址位和DCAR中的一个相应位进行比较而能确定一个合适的解码地址。标记为SC、SD、UC、和UD的DCMR数位屏蔽特定地址空间并将DRAM存储单元放入一个或几个特定地址空间。在一个否定的地址空间内一个位置的一次访问变成一个无DRAM外部总线访问因而不触发DRAM。地址空间屏蔽数位包括一个监督码地址空间屏蔽(SC)、一个监督数据地址空间屏蔽(SD)、一个用户码地址空间屏蔽(UC)、和一个用户数据地址空间屏蔽(UD)。当DCMR中地址空间屏蔽数位中的一个为逻辑1值，相应的地址空间不能做DRAM触发和操作。如果该地址空间被访问，当相应的地址空间屏蔽位被肯定时不会发生DRAM的触发而会产生一个外部的无DRAM周期。当DCMR中地址空间屏蔽数位之一为逻辑零值，相应的地址空间可以做DRAM操作。对此地址空间可以使用DRAM访问。

图13-5表示一个DRAM控制器控制寄存器(DCCR)。每个DCCR用于控制端口容量、页容量、页方式和在一个数据处理系统中实现的每一个DRAM存储单元的触发。在DCCR中，PS[1∶0](端口容量)字段规定和DRAM地址空间有关的数据宽度。当PS字段有一个二进制数值00，程序端口容量为32位而数据将在标为DATA[31∶0]的多个集成电路引线上取样和驱动。如果PS字段有一个二进制数值01，程序端口容量为8位而数据将只在标为DATA[31∶24]的多个集成电路引线上取样和驱动。如果PS字段有一个二进制数值10，程序端口容量为16位而数据将只在标为DATA[31∶16]的多个集成电路引线上取样和驱动。如果PS字段有一个二进制数值11，程序端口容量为16位而数据将只在标为DATA[31∶16]的多个集成电路引线上取样和驱动。

BPS[1∶0](Bank Page Size-存储单元页容量)字段在使用页方式DRAM时对每个DRAM存储单元规定页容量。当BPS字段有一个二进制数值00，页容量被规定为512字节一页。当BPS字段有一个二进制数值01，页容量规定为1K字节一页。当BPS字段有一个二进制数值10，页容量规定为2K字节一页。

端口容量(PS[1∶0])和存储单元页容量(BPS[1∶0])一起使用来决定在一个DRAM周期的列地址相位期间地址总线的多路传递。对于端口容量和存储单元页容量的所有组合方式的地址总线多路传递表示在图14-1至14-3中。

PM[1∶0](Page Mode Select-页方式选择)字段选择每个DRAM存储单元允许的页方式访问的类型。当PM字段有一个二进制数值00时，不许可页方式访问。当PM字段有一个二进制数值01时，一种页方式访问许可为猝发访问。另外，当PM字段有一个二进制数值11，许可一种正常的页方式操作。

WR(Write Enable-写允许)字段在写周期控制DRAM控制信号的肯定。当WR字段有一个逻辑零值，DRAM控制信号在写操作期间不起作用。当WR字段有一个逻辑1值，DRAM控制信号在写操作期间起作用。

RD(Read  Enable-读允许)字段在读周期控制DRAM控制信号的肯定。当RD字段有一个逻辑零值，DRAM控制信号在读操作期间不起作用。当RD字段有一个逻辑1值，DRAM控制信号在读操作期间起作用。

如图2所示，在本发明的工作期间外部总线主机205使用数据处理器3的一个内部的存储器控制器而不要使用外部多路转换器或以往技术的数据处理系统要求的任何其他外部电路，便能访问DRAM207。本发明通过在数据处理器3内部实现一种对DRAM的行地址和列地址进行多路传递的独特电路和技术，不需要外部多路转换器以及甚至专用的集成电路引线在外部主机允许的DRAM访问期间提供外部多路转换控制。

在这种外部访问期间，外部总线主机205通过向本发明的数据处理器3肯定一个传递开始(TS)信号、一个容量(Size)总线、和一个读/写(R/ W)信号而发动一次数据传递操作。外部总线主机205也向数据处理器3提供一个地址值。在一个初始的定时周期中访问信息包括TS、R/ W、容量、和地址信号被本发明的数据处理器3中实现的存储器控制器(图2中未表示出)所储存。在TS信号被肯定后的下一个定时周期中，外部总线主机205使地址总线tri-states(成为三态)。在同一个定时周期中，数据处理器3中实现的存储器控制器开始将前述地址值加至外地址总线上并肯定一个RAS(Row Address strobe-行地址选通)信号。之后在多个程序控制位决定的一个适当时刻，存储器控制器提供一个列地址并肯定一个CAS(Column Address strobe-列地址选通)信号。本发明工作的这方面以后将参照附图较详细地进行讨论。

再者，当外部总线主机205使用数据处理器内部的存储器控制器发生的内部片选择和写允许信号，本发明便去掉了提供外部发生片选择和写允许信号的必要。用户可为数据处理器3编程序，使外部主机片选择访问可以和内部主机访问相同，或者将内部或外部主机访问编程序以便使用一个外部发生的传递应答。这样，用户可以关断内传递应答逻辑电路而加上外部传递应答逻辑电路，同时仍然使用内部片选择和写允许发生逻辑电路。内传递应答逻辑电路对于内部或外部主机允许周期都可关断，和其他主机的使用无关。这个特点是在片选择基础上用户可编程。本发明这方面提供的灵巧性使用户可以对外部主机访问的不同的定时进行补偿，而不需要外部片选择和写允许逻辑电路。因此，在本发明的这个实施例中总开销被节省而效率得到提高。

另外，本发明的电路和方法允许外部总线主机205使用和内部主机(数据处理器)不同的等待态数目、不加外控制电路便能访问一个片可选择装置。为了使用数据处理器3内部的片选择电路使外部主机访问存储器，本发明使用和内部主机不同的等待态数可以将一个寄存器位编程使得内片选择电路将不肯定对外访问的传递应答信号。因此，在外访问期间，数据处理器3的片选择逻辑电路在否定内部发生的片选择和写允许信号之前将等待一个外部发生的传递应答信号。当内部和外部主机之间的等待态数目不同时，本发明的这方面使要求的外部逻辑电路的量减少。

虽然本发明实施的独特电路和技术以后将更详细讨论，现在还是对本发明的工作作一个总的叙述。

图3较详细地表示出数据处理器3。在数据处理器3工作期间，核心9使用K-总线25连接CPU2、MMU/控制器4、和存储器6。在该发明的本实施例中，K-总线25是一个高速单循环访问的总线。存储器6可以包括随机存取存储器(RAM)、只读存储器(ROM)、存储块、FLASH存储器、内部DRAM、及其任意组合。所有其他系统模块和外部设备经M-总线23耦合到核心9。M-总线23是一个内部多主机总线，用于完成一个多路总线主机发动的数据传递。系统总线控制器8提供多种功能。系统总线控制器8在内部M-总线23和外部E-总线之间提供一个接口。另外，系统总线控制器8的作用相当于控制S-总线上所有数据传递的一个关键点。S-总线被用于连接外部辅助模块(12和13)如定时器和通向数据处理器3中的串行通讯通道。

本发明中核心9和一个高速单周期K-总线25互连使性能达到最高。对于不直接耦合到此高速总线的传递，M-总线23从任何内部总线主机如核心9和主机模块14提供频带宽度。系统总线控制器8在内部M-总线23和外部E-总线之间提供连接，同时也为外部辅助模块如辅助模块12和13的在低成本、较窄带宽的S-总线上的所有数据传递提供控制功能。

DRAM控制器是在系统总线控制器8中实现的。它使得一个外部总线控制器如图2的元件205通过数据处理器3的内部控制机构控制一个外部存储器。系统总线控制器8的一部份较详细地表示在图4中。

在数据处理系统202的一个片可选择装置的访问操作过程中，外部总线主机205(示于图2)通过肯定一个TS(Transfer Start-传递开始)信号、提供一个相应于希望的数据的适当地址值、给出一个R/ W信号指出该数据值要读还是要写，再通过提供一个容量(Size)总线发出数据传递请求。参看图4和图5上用于实现本发明的电路和流程的较详细的说明。

当TS信号、地址值、R/ W信号、和容量(Size)总线由外部总线主机205输出，它们储存在解码和地址发生电路808(表示于图4)中。总线裁决电路806(表示在图4中)决定数据处理器3何时可以控制E-总线。当BG和BD信号被否定，一个外部装置可以控制E-总线而总线裁决电路806肯定 int-ext-主机信号。BD将被总线裁决电路806否定以指出内主机不驱动E-总线。当内部主机要求控制E-总线时，BR将被肯定。这样当外部总线主机205肯定适当的控制信号以指出希望访问DRAM207或存储器206时，总线裁决电路806便检查BG信号的值并确定它被否定，然后总线裁决电路806肯定 int-ext-主机信号。如前面提到的， int-ext-主机信号被提供给存储器控制器804和解码及地址发生电路808。

其后，解码及地址发生电路808确定传递开始(TS)信号是否已被外部总线主机205肯定。如果TS信号已被肯定，解码及地址发生电路808将地址值、R/ W信号、和容量(Size)总线解码以确定数据处理系统202中哪一个装置会访问。解码及地址发生电路808肯定DRAM-命中信号以指出提供的地址又访问DRAM 207中的一个存储器位置。同样，解码及地址发生电路808肯定CS_命中信号以指出提供的地址又访问一个片可选外部装置如存储器206。应该理解，虽然在该发明的本实施例中只画出了存储器206，但其他的片可选装置也可以实现以加到存储器206一起或将其代替。在一个包含有多个片可选装置的系统中当这些装置中任何一个访问时，CS_命中信号将肯定而指出提供给解码及地址发生电路808的地址。此外应该指出，存储器206可以做成象任何一种外存储器如SRAM、ROM、EEPROM、EPROM、和FLASH、或任何片可选装置如一个串行接口或定时器一样。

在下面关于外部总线主机205访问DRAM 207的说明中应参考图5。

如果DRAM-命中信号被肯定，表明DRAM 207中一个存储器位置已访问，那么存储器控制器804可确定是否控制寄存器810的DCTR寄存器(表示于图13-2)中的DAEM(Drive Addressduring External Master DRAM accesses-外部主机访问DRAM时的驱动地址)数位已由一个外部用户编程以在外部总线主机205访问DRAM 207时在所有地址线上允许存储器控制器804的各输出驱动器。如果DAEM字符组已设置(在本发明的该实施例中为逻辑1)，则存储器控制器804使解码和地址发生电路808能驱动一个反射来自E-总线的地址总线部分的一个行地址的地址。半个定时周期以后，RAS信号被存储器控制器804肯定。接着在DCTR中的RCD字段确定的一个时间周期后，解码和地址发生电路808驱动一个反射如图14-1至14-3中说明的由解码和地址发生电路808形成的出自E-总线的地址部分的一个列地址的新地址。半个定时周期以后，CAS总线被存储器控制器804肯定。另外，如果这是DRAM 207的一个写周期则DRAMW信号被肯定，而如果是DRAM 207的一个读周期则DRAMW信号被否定。此外，当DRAM 207的访问完成时存储器控制器804为外部总线主机205肯定TA(Transfer Acknowledge-传递应答)信号。

图6至图9给出定时示意图，图解说明在本发明的几个实施例中由存储器控制器804实现的定时过程。

图6说明本发明的第一个实施例，其中DRAM 207先被写入后被读出，而控制寄存器810的DCTR中的DAEM字段被肯定，表明提供的地址值应被驱动。在图6中给出了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图6中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被否定，说明数据处理器正在向DRAM 207写一个数据值。

在外部总线主机205传送了该地址值之后一个定时周期，外部总线主机205否定TS信号、将地址变为三态、同时驱动要写的数据。

在TS信号被否定之后一个定时周期，系统总线控制器8的一部分的解码和地址发生电路808输出先前由外部总线主机205驱动的地址，作为访问DRAM 207中的存储器位置所要求的行地址。当解码和地址发生电路808向DRAM 207提供该地址时，存储器控制器804也肯定DRAMW信号，表明一次写操作正在进行。半个定时周期以后，存储器控制器804肯定RAS信号，向DRAM 207表明正在提供的地址是一个行地址。

在地址提供一个定时周期之后，解码和地址发生电路808经由曾提供行地址给DRAM 207的集成电路引线向DRAM 207提供一个新地址值，其一部分是一个列地址。在解码和地址发生电路808提供新地址值半个定时周期之后，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期之后，存储器控制器804为外部总线主机205肯定TA信号表示总线访问完毕。TA信号被肯定之后一个定时周期，存储器控制器805否定RAS信号、CAS总线、和TA信号。另外，提供给DRAM 207的地址和数据值为三态值。

之后，执行一个DRAM读操作，其定时表示在图6中。如图6所示，外部总线主机205在第一定时周期中向数据处理器3提供一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量总线。注意，在此定时例子的第一部分中R/ W信号被肯定，表示数据处理器3正在从DRAM 207读出一个数据值。

在外部总线主机205传递了地址值之后一个定时周期，TS信号被否定而地址总线由外部总线主机205变为三态。

在TS信号被否定之后一个定时周期，系统总线控制器8的一部分的解码和地址发生电路808输出先前由外部总线主机205驱动的地址值，作为存取DRAM 207中的存储器位置所要求的行地址。当解码和地址发生电路808向DRAM 207提供该地址时，存储器控制器804否定DRAMW信号，表明一次读操作正在执行。

在解码和地址发生电路808提供该地址之后半个定时周期，存储器控制器804肯定RAS信号，向DRAM 207表明现在提供的地址为一个行地址。

在提供该地址一个定时周期之后，解码和地址发生电路808经由曾向DRAM 207提供行地址的同样的集成电路引线再向DRAM 207提供一个新地址值，其一部分是一个列地址。

在解码和地址发生电路808提供新地址之后半个定时周期，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期以后，存储器控制器804肯定TA信号，表明访问总线结束。当TA信号首先被否定，DRA M207经由E-总线提供的数据为有效，可以由外部总线主机205使用而不会有错。

当TA信号在一个时钟周期之后被肯定，RAS信号、CAS总线、和TA信号均被否定。另外，存储器控制器804提供的地址和DRAM207提供的数据均为三态的。

图7表示本发明的第二个实施例，其中DRAM 207为先写后读，同时控制寄存器810的DCTR中的DAEM字段被肯定，表明提供的地址值应被驱动。图7中提供了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图7中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被否定，说明数据处理器3正在向DRAM 207写一个数据值。

在外部总线主机205传送了该地址值之后一个定时周期，外部总线主机205否定TS信号、将地址变为三态、同时驱动要写的数据。

在TS信号被否定之后一个定时周期，系统总线控制器8的一部分的解码和地址发生电路808输出先前由外部总线主机205驱动的地址，作为访问DRAM 207中的存储器位置所要求的行地址。当解码和地址发生电路808向DRAM 207提供该地址时，存储器控制器804也肯定DRAMW信号，表明一次写操作正在执行。半个定时周期以后，存储器控制器804肯定RAS信号，向DRAM 207表明正在提供的地址是一个行地址。

在地址提供一个定时周期之后，解码和地址发生电路808经由曾提供行地址给DRAM 207的同样的集成电路引线向DRAM 207提供一个新地址值，其一部分是一个列地址。在解码和地址发生电路808提供新地址值半个定时周期之后，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期之后，存储器控制器804向外部总线主机205肯定TA信号表示总线访问完毕。

TA信号被肯定之后一个定时周期，存储器控制器804否定CAS总线和TA信号。另外，提供给DRAM 207的地址和数据值为三态值。注意当该页上其后的地址被访问时，RAS信号仍然被肯定。RAS信号仍然被肯定，直至：

(1)当前存储单元的一个地址不在同一页或行；

(2)发生了另一个DRAM存储单元的访问；或者

(3)发生了一次更新操作。

之后，执行一个DRAM读操作，其定时表示在图7中。如图7所示，外部总线主机205在第一定时周期中向数据处理器3提供一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线。注意，在此定时例子的第一部分中R/ W信号被肯定，表示数据处理器3正在从DRAM 207读出一个数据值。

在外部总线主机205传递了地址值之后一个定时周期，TS信号被否定而地址总线由外部总线主机205变为三态。

在TS信号被否定之后一个定时周期，解码和地址发生电路808经由曾提供行地址给DRAM 207的同样的集成电路引线向DRAM207提供一个新地址值，其一部分是一个列地址。

在解码和地址发生电路808提供该新地址之后半个定时周期，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期以后，存储器控制器804肯定TA信号，表明访问总线结束。当TA信号首先被否定，DRAM 207经由E-总线提供的数据为有效，可以由外部总线主机205使用而不会有错。当TA信号在一个时钟周期之后被肯定，CAS总线和TA信号均被否定。另外，存储器控制器804提供的地址和DRAM 207提供的数据均为三态的。

图8表示本发明的第三个实施例，其中DRAM 207为先写后读，同时控制寄存器810的DCTR中的DAEM字段被肯定，表明提供的地址值应被驱动。图8中提供了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图8中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被否定，说明数据处理器3正在向DRAM 207写一个数据值。

在外部总线主机205传送了该地址值之后一个定时周期，外部总线主机205否定TS信号、将地址变为三态、同时驱动要写的数据。当TS信号被否定，系统总线控制器8的一部分的解码和地址发生电路808增添由外部总线主机205驱动的地址作为访问DRAM 207中的存储器位置所要求的行地址。当解码和地址发生电路808向DRAM 207提供该地址时，存储器控制器804也肯定DRAMW信号，表明一次写操作正在执行。半个定时周期以后，存储器控制器804肯定RAS信号，向DRAM 207表明正在提供的地址是一个行地址。

在地址提供一个定时周期之后，解码和地址发生电路808经由曾提供行地址给DRAM 207的同一些集成电路引线向DRAM 207提供一个新地址值，其一部分是一个列地址。在解码和地址发生电路808提供新地址值半个定时周期之后，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期之后，存储器控制器804向外部总线主机205肯定TA信号表示总线访问完毕。

TA信号被肯定后一个定时周期，存储器控制器805否定RAS信号、CAS总线、和TA信号。另外，提供给DRAM 207的地址和数据值均为三态值。

之后，执行一个DRAM读操作，其定时表示在图8中。如图8所示，外部总线主机205在第一定时周期中向数据处理器3提供一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线。注意，在此定时例子的第一部分中R/ W信号被肯定，表示数据处理器3正在从DRAM 207读出一个数据值。

在外部总线主机205传递了地址值之后一个定时周期，TS信号和地址总线被否定。当TS信号被否定，系统总线控制器8的一部分的解码和地址发生电路808增添由外部总线主机205驱动的地址值，作为访问DRAM 207中的存储器位置所要求的行地址。当解码和地址发生电路808向DRAM 207提供该地址时，存储器控制器804否定DRAMW信号，表明一次读操作正在执行。

在解码和地址发生电路808提供该地址之后半个定时周期，存储器控制器804肯定RAS信号，向DRAM 207表明现在提供的地址为一个行地址。

在提供该地址一个定时周期之后，解码和地址发生电路808经由曾向DRAM 207提供行地址的同样的集成电路引线再向DRAM 207提供一个新地址值，其一部分是一个列地址。

在解码和地址发生电路808提供新地址之后半个定时周期，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期以后，存储器控制器804肯定TA信号，表明访问总线结束。当TA信号首先被否定，DRAM 207经由E-总线提供的数据为有效，可以由外部总线主机205使用而不会有错。当TA信号在一个时钟周期之后被肯定，RAS信号、CAS总线、和TA信号均被否定。另外，存储器控制器804提供的地址和DRAM 207提供的数据均为三态的。

图9表示在控制寄存器810中DCTR的DAEM字段不被肯定的情况。当DAEM字段不被肯定，数据处理系统202的设计者将必需实现象以往技术的系统中要求的那种多路转换器。通过许可设计者选择是否实现一种外部多路转换器，本发明提供了更大的灵活性。

图9表示出本发明的第四个实施例，其中DRAM 207为先写后读同时控制寄存器810的DCTR中的DAEM字段被否定，表明该地址不应被解码和地址发生电路808驱动。图9中提供了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图9中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被否定，说明数据处理器3正在向DRAM 207写一个数据值。

在外部总线主机205传送了该地址值之后一个定时周期，外部总线主机205否定TS信号并驱动要写的数据。半个定时周期以后存储器控制器804肯定RAS信号，向DRAM 207表明正在提供的地址是一个行地址。

一个定时周期之后，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期之后，存储器控制器804向外部总线主机205肯定TA信号表示总线访问完毕。

TA信号被肯定后一个定时周期，存储器控制器805否定RAS信号、CAS总线、和TA信号。另外，提供给DRAM 207的地址和数据值为三态值。

之后，执行一个DRAM读操作，其定时表示在图9中。如图9所示，外部总线主机205在第一定时周期中向数据处理器3提供一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线。注意，在此定时例子的第一部分中R/ W信号被肯定，表示数据处理器3正在从DRAM 207读出一个数据值。

在外部总线主机205传递地址值之后一个定时周期，TS信号被否定。

半个定时周期以后，存储器控制器804肯定RAS信号，向DRAM 207表明正在提供的地址是一个行地址。

一个定时周期以后，存储器控制器804肯定CAS总线，向DRAM 207表明正在提供的地址是一个列地址。

半个定时周期以后，存储器控制器804肯定TA信号，表明访问总线结束。当TA信号首先被否定，DRAM 207经由E-总线提供的数据为有效，可以由外部总线主机205使用而不会有错。当TA信号在一个时钟周期之后被肯定，RAS信号、CAS总线和TA信号均被否定。另外，DRAM 207提供的数据均为三态的。

在图6至9的每个图中，当CAS被肯定便向DRAM 207提供列地址。一个地址值由本发明的操作造成的例子表示在图14-1至14-3中。每个图都表示出在本发明公开的电路和方法的操作中在访问DRAM中实现各种大小的接端口容量时要求的多路传递方式。

从以往通过方框图、流程图、和定时图关于由一个外部总线主机实现DRAM访问的描述中，对在数据处理器、外存储器、和外部主机之间交流信息的设施和方法进行了说明。作为本发明这一部分的总结，提出一种电路和操作方法在数据处理系统中控制一个外存储器，使得在DRAM电路访问时不需要实施多路传输功能。此外，通过在数据处理器3中使用内部多路传输和使用CAS总线，本发明排除了由外部主机装置进行动态随机存取存储器(DRAM)访问时对外部多路传输器和数据处理器上的专用集成电路引线的需要。本发明实现访问DRAM电路要求的多路传输功能时不需要图一中表示的以往技术的数据处理系统所要求的那种专用集成电路引线。本发明的数据处理器的灵活性的提高和对集成电路引线要求的降低导致一种有着较低成本并可能容易改进以利用半导体市场的最新进展的数据处理系统的出现。

回过去参看图5，将对本发明的另一方面作较详细的叙述。如果CS-完成信号被肯定，表明在一个片可选择装置例如存储器206中的一个位置已被访问，则存储器控制器804便能确定，控制寄存器810的CSCR寄存器(表示于图12-3)中的EMAA字段在由外部总线主机205对另一个存储装置发动的访问操作中是否已被一个外部用户编程以控制一个传递应答信号的输出和肯定。如果EMAA字段被肯定(在本发明的本实施例中为逻辑1)，则存储器控制器804否定传递应答(Transfer Acknowledge-TA)信号，然后再肯定TA信号一个时钟周期。否定的时间长度由图12-3的CSCR寄存器中编程的等待态值(WS[3∶0])决定。象CSCR这样的片选择寄存器对应一个给定的地址空间。片选择寄存器的实现和使用在数据处理技术中是熟知的因而毋庸赘述。

当EMAA字段被肯定，存储器控制器804提供CS(Chip Select-片选择)信号、WE(Write Enable-写允许)总线、和TA(TransferAcknowledge-传递应答)信号为存储器206提供控制。通过使用这些信号数据处理器3能为外部总线主机205有效提供对存储器206的控制。反之当EMAA字段被否定，存储器控制器804只提供CS(ChipSelect-片选择)信号和WE(Write Enable-写允许)总线。与其提供TA(Transfer Acknowledge-传递应答)信号为存储器206提供控制，存储器控制器804不如对由外部总线主机205或其他外部电路(此处未画)从外部提供的TA信号进行取样。

图10、11、15、和16给出定时示意图，对在本发明的若干实施例中由存储器控制器804实施的定时过程进行说明。

图10说明本发明的第一个实施例，其中存储器206为先写后读同时控制寄存器810的CSCR中的EMAA字段被肯定，表明存储器控制器804应提供传递应答(TA-Transfer Acknowledge)信号。在图10中给出了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图10中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/W信号被否定，说明外部主机205正在向存储器206写一个数据值。在下一个定时周期中，TS信号被否定而外部总线主机205开始驱动要写到存储器206的数据。在这些定时周期中传递应答(TransferAcknowledge-TA)信号仍为三态的。

TS信号被否定之后一个定时周期，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。另外，在此同一定时周期中存储器控制器804否定一个传递应答(TransferAcknowledge-TA)信号。

在下一个定时周期中，存储器控制器804肯定写允许(WriteEnable-WE)总线，使得一个由地址总线传递的地址位置存储器206能被写入外部总线主机205提供的数据。另外，存储器控制器804在此定时周期中肯定传递应答(Transfer Acknowledge-TA)信号。

在下一个定时周期中，TA信号再次被否定，这时CS信号和WE总线被否定而数据值为三态值。

之后，执行一次存储器读操作，其定时表示在图10中。如图10所示，外部总线主机205提供另一个地址值、一个传递开始(TransferStart-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被肯定，说明外部总线主机205正在从存储器206读出一个数据值。在这些定时周期中传递应答(Transfer Acknowledge-TA)信号在存储器控制器804的输出仍为三态的。

TS信号被否定之后一个定时周期，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。另外，在此同一定时周期中存储器控制器804肯定传递应答(Transfer Acknowledge-TA)信号。在此时刻，存储器206向外部总线主机提供一个有效数据值。

在下一个定时周期中，存储器控制器804否定传递应答(TransferAcknowledge-TA)信号和CS信号。在此定时周期中，已往曾被用来传递由外部总线主机从此读出的数据值的集成电路引线被存储器206变为三态。

在下一个定时周期中，存储器控制器804的TA信号输出再次被变为三态。

图15说明本发明的第二个实施例，其中存储器206为先写后读同时控制寄存器810的CSCR中的EMAA字段被否定，表明存储器控制器804不应提供传递应答(TA-Transfer Acknowledge)信号。此时，存储器控制器804的TA输出将为三态的，因而TA信号必需由外部总线主机205或其他外部电路(此处未画)从外部提供。

在图15中给出了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图15中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被否定，说明外部主机205正在向存储器206写一个数据值。在下一个定时周期中，TS信号被否定而外部总线主机205开始驱动要写到存储器206的数据。在这整个定时段中，存储器控制器804的传递应答(Transfer Acknowledge-TA)信号输出仍为三态的。

TS信号被否定之后一个定时周期，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。在这些定时周期中外部总线205或其他外部电路(此处未画)的TA信号输出仍然被否定。

在下一个定时周期中，存储器控制器804肯定写允许(WriteEnable-WE)总线，使得一个由地址总线传递的地址位置存储器206能被写入外部总线主机205提供的数据。另外，外部总线205或其他外部电路(此处未画)在此定时周期中肯定传递应答(TransferAcknowledge-TA)信号。

在下一个定时周期中，TA信号再次被否定，这时CS信号和WE总线被否定而数据值为三态的。TA信号在外部总线205或其他外部电路要求的几个等待态之后被肯定。注意，肯定TA信号的外部总线205或其他外部电路可以将对CS信号和WE总线的肯定伸展到任意个数的周期，而不要顾及控制寄存器810的CSCR的WS[3∶0]数位指出的等待态的数目。

之后，执行一次存储器读操作，其定时表示在图15中。如图15所示，外部总线主机205提供另一个地址值、一个传递开始(TransferStart-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被肯定，说明外部总线主机205正在从存储器206读出一个数据值。在这些定时周期中传递应答(Transfer Acknowledge-TA)信号在存储器控制器804的输出仍为三态的。

TS信号被否定之后一个定时周期，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。在这些定时周期中，外部总线205或其他外部电路的TA信号输出仍然被否定。

在下一个定时周期中，存储器206向外部总线主机提供一个有效数据值。外部总线主机205或其他外部电路肯定TA信号表示总线周期结束。

在下一个定时周期中，TA信号再次被否定，这时CS信号被否定而数据值为三态的。TA信号由外部总线主机205在要求的若干等待态之后被肯定并由外部总线主机205或其他外部电路所决定。注意，肯定TA信号的外部总线主机205或其他外部电路可以将对CS信号的肯定伸展到任意个数的周期，而不要顾及控制寄存器810的CSCR的WS[3∶0]数位所指出的等待态的数目。

图11说明本发明的第三个实施例，其中存储器206为先写后读同时控制寄存器810的CSCR中的EMAA字段被肯定，表明存储器控制器804应提供传递应答(TA-Transfer Acknowledge)信号。在图11中给出了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图11中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被否定，说明外部总线主机205正在向存储器206写一个数据值。在下一个定时周期中，TS信号被否定而外部总线主机205开始驱动要写到存储器206的数据值的有效容量值。在这些定时周期中传递应答(Transfer Acknowledge-TA)信号仍为三态的。

TS信号被否定之后的一个定时周期中，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。另外，在此同一定时周期中存储器控制器804否定一个传递应答(TransferAcknowledge-TA)信号。同时，外部总线主机205提供有待写到存储器206去的数据。

在下一个定时周期中，存储器控制器804肯定写允许(WriteEnable-WE)总线，使得一个由地址总线传递的地址位置存储器206能被写入外部总线主机205提供的数据。另外，存储器控制器804在此定时周期中肯定传递应答(Transfer Acknowledge-TA)信号。

在下一个定时周期中，TA信号再次被否定，这时CS信号和WE总线被否定而数据值为三态值。

之后，执行一次存储器读操作，其定时表示在图11中。如图11所示，外部总线主机205在第一个定时周期中提供另一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和又一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被肯定，说明数据处理器3正在从存储器206读出一个数据值。在这些定时周期中传递应答(Transfer Acknowledge-TA)信号仍为三态的。

在TS信号被否定的同一定时周期中，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。另外，在此同一个定时周期中存储器控制器804肯定传递应答(TransferAcknowledge-TA)信号。在此时刻，存储器206向系统总线控制器8的一部分的数据路径802提供一个有效数据值。

在下一个定时周期中，存储器控制器804否定传递应答(TransferAcknowledge-TA)信号和CS信号。在此定时周期中，已往曾被用来传递由外部总线主机205从此读出的数据值的集成电路引线被存储器206变为三态。

在下一个定时周期中，TA信号被再次变为三态。

图16说明本发明的第四个实施例，其中存储器206为先写后读同时控制寄存器810的CSCR中的EMAA字段被否定，表明存储器控制器804不应提供传递应答(TA-Transfer Acknowledge)信号。此时，存储器控制器804的TA信号输出将为三态的，因而TA信号必需由外部总线主机205或其他外部电路(此处未画)从外部提供。

在图16中给出了CLK(Clock-时钟)信号。数据处理系统中时钟信号的发生、使用和程序安排的技术是熟知的并将不进行更详细的讨论。如图16中表示的，在第一个定时周期中外部总线主机205给出一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/ W信号、和一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/ W信号被否定，说明外部主机205正在向存储器206写一个数据值。在下一个定时周期中，TS信号被否定而外部总线主机205开始驱动要写到存储器206的数据。在这整个定时段中，存储器控制器804的传递应答(Transfer Acknowledge-TA)信号输出仍为三态的。

在TS信号被否定后的一个定时周期中，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。在这些定时周期中，外部总线主机205或其他外部电路(此处未画)的TA信号输出仍被否定。

在下一个定时周期中，存储器控制器804肯定写允许(WriteEnable-WE)总线，使得一个由地址总线传递的地址位置存储器206能被写入外部总线主机205提供的数据。另外，外部总线205或其他外部电路(此处未画)在此定时周期中肯定TA信号，表明该总线周期结束。

在下一个定时周期中，TA信号再次被否定，这时CS信号和WE总线被否定而数据值为三态的。TA信号在外部总线主机205要求的若干等待态之后被肯定并被外部总线主机205或其他外部电路所确定。注意，肯定TA信号的外部总线205或其他外部电路可以将对CS信号和WE总线的肯定伸展到任意个数的定时周期，而不要顾及控制寄存器810的CSCR的WS[3∶0]数位指出的等待态的数目。

之后，执行一次存储器读操作，其定时表示在图16中。如图16所示，外部总线主机205在第一定时周期中提供另一个地址值、一个传递开始(Transfer Start-TS)信号、一个R/W信号、和另一个容量(Size)总线给数据处理器3。注意，在此定时例子的第一部分中R/W信号被肯定，说明数据处理器3正在从存储器206读出一个数据值。在这些定时周期中传递应答(Transfer Acknowledge-TA)信号在存储器控制器804的输出仍为三态的。

在TS信号被否定后的一个定时周期中，系统总线控制器8的一部分的存储器控制器804肯定片选择(Chip Select-CS)信号，表明存储器206或任何别的选取的装置已被外部总线主机205访问。在这些定时周期中，外部总线主机205或其他外部电路的TA信号输出仍然被否定。

在下一个定时周期中，存储器206向外部总线主机205提供一个有效数据值。外部总线主机205或其他外部电路肯定TA信号，表示总线周期结束。

在下一个定时周期中，TA信号再次被否定，这时CS信号被否定而数据值为三态的。TA信号由外部总线主机205在要求的几个等待态之后被肯定并由外部总线主机205或其他外部电路所决定。注意，肯定TA信号的外部总线205或其他外部电路可以将对CS信号的肯定伸展到任意个数的周期，而不要顾及控制寄存器810的CSCR的WS[3∶0]数位所指出的等待态的数目。

从这里给出的方框图、流程图、和定时图可以看到，当外部总线主机205使用数据处理器3的存储器控制器804发生的内部片选择时，本发明便排除了提供外部产生的传递应答信号的必要。用户可以为数据处理器3安装程序，在地址和标志都储存之后使得外部主机片选择访问可以和内部主机访问是一样的。另外，当用户仍在使用内部片选择和写允许发生逻辑电路时，他可以关掉内部传递应答逻辑电路而加上外部传递应答逻辑电路。这一优点是用户可在片选择基础上进行编程。本发明这方面提供的灵活性使得用户不用外部片选择和写允许发生逻辑电路便可对外部主机访问的不同的定时进行补偿。因此在本发明的本实施例中总费用节省而效率提高。

同样，本发明的电路和方法使外部总线主机205使用和内部主机(数据处理器3)不同的等待态数，不用加上外部存储器控制电路便能访问可作片选择的存储器。为使外部总线主机205能使用数据处理器3即内部主机内装的片选择电路、使用和内部主机不同的等待态数以访问存储器206，本发明许可对一个寄存器数位编程使内部片选电路不肯定外部访问的传递应答信号。因此在外部访问时，数据处理器3的片选择逻辑电路在否定内部发生片选信号和写允许总线之前都要等待一个外部发生传递应答信号。本发明的这一方面使得在内部主机和外部主机之间等待态数目不同时需要的外部逻辑电路的数量得以减少。

再参看图5，如果 int_ext_主机信号被否定，解码和地址发生方框808能确定外部主机没有访问外部存储器，同时判断数据处理器3是否要通过使用MTS(Master Transfer Start-主机传递开始)信号访问外存储器。如果MTS被肯定，数据处理器3便会使内部主机访问外存储器。

如果MTS信号被肯定，解码和地址发生电路808对主机地址(MADDR)值、MR/ W信号、和MSize总线进行解码而确定数据处理系统202中哪一个装置被访问。之后解码和地址发生电路808肯定DRAM-命中信号，表明这里提供的地址访问DRAM 207中的一个存储器位置。同样，解码和地址发生电路808肯定CS-命中信号，表明这里提供的地址访问另一个外部装置例如存储器206。应该理解，虽然在本发明的本实施例中仅表示出存储器206，但其他可进行片选择的装置也可以实现来代替存储器206或加到一起。一旦其他可进行片选择的装置得以实现，CS-命中信号将表明提供给解码和地址发生电路808的地址访问其中之一。另外应该注意，存储器206可以制作成任意型号的外存储器，例如SRAM、ROM、EEPROM、Flash、或一个可作片选择的外部装置如串行接口或定时器。

如果DRAM-命中信号被肯定而说明DRAM 207中一个存储器位置已访问，则存储器控制器804使解码和地址发生电路808能驱动TS、R/ W、容量(Size)和地址值至E-总线。存储器控制器804也使总线裁决电路806能经E-总线驱动总线请求(BR-BusRequest)信号和总线驱动(BD-Bus Drive)信号至该外部存储器。此外，存储器控制器804也经E-总线向该外部存储器提供RAS、CAS、和DRAMW信号。在此种方式操作期间，当R/W信号被否定，数据路径802也驱动数据，当R/W信号被肯定时，数据路径802便对数据取样。存储器控制器804接着驱动TA信号，指示总线周期结束。

如果DRAM-命中信号被否定，表明DRAM 207中的一个存储器位置已被访问，则存储器控制器804使得解码和地址发生电路808能经E-总线驱动TS、R/ W、容量(Size)和地址值至外存储器。此外，存储器控制器804经E-总线向外存储器提供CS信号和WE总线。在此种方式操作期间，当R/ W信号被否定，数据路径802也驱动数据，当R/ W信号被肯定时，数据路径802便对数据取样。如果AA被肯定，在若干等待态之后或如果一个外部TA信号被肯定，存储器控制器804便肯定TA信号。当TA信号被外部装置肯定，表明一个总线周期结束，则存储器控制器804便肯定主机传递应答(MTA- MasterTransfer Acknowledge)信号。当一次读操作执行时，数据路径802也经M总线23向数据处理器3的其他部分驱动数据。

本发明为在数据处理器、外存储器、和外部主机之间交换信息提供一种独特而有用的装置和方法。本发明的装置和方法使数据处理器在外部总线的一次访问期间能够正确地控制外存储器，使得要求较少的外部接口电路和减少数据处理系统的有关总费用。

此处所述的发明的实现仅用实例提供。但是有许多其他的实现方法可以达到此处所述的功能。例如，本发明适用于访问多种外部装置而不仅限于DRAM。另外应该理解，图12-1至12-3和图13-1至13-5中表示的控制寄存器810在某些情况下可能被扩大、缩小或删除掉。同样应该理解，DRAM控制器可能和本发明的片选择功能一起或分开实现。虽然本发明参照特别的实施例进行了叙述和说明，该技术领域的熟练人员可以进行修改和改进。因而应该理解，本发明并不限于已说明的特殊形式，而附上的权利要求包括不背离本发明范围的一切修改。

Claims (10)

1.一种数据处理器(3)，其特征为：

一个中央处理单元(2)，可以提供多个内部地址信号、多个内部数据信号、和多个内部控制信号；

输入设备，用于和该数据处理器(3)之外的至少一个器件(207)交流多个外部控制信号和多个外部地址信号；

一个控制寄存器(810)，用于存放一个外部应答数位，该数位选择性地指出数据处理器(3)在何时发生一个传递应答信号；和

一个存储器控制器(804)，当外部应答数位在第一逻辑状态时，用于有选择地肯定传递应答信号，存储器控制器(804)耦合到控制寄存器(810)接收外部应答数位，同时耦合到输入设备提供该传递应答信号。

2.权利要求1的数据处理器(3)，其特征还在于其中的数据处理器(3)向一个在数据处理器(3)外部实现的外部总线主机(205)提供该传递应答信号。

3.权利要求1的数据处理器(3)，其特征还在于：

一个总线裁决电路(806)，用于对一个总线许可信号进行解码，以便有选择地指出何时数据处理器(3)进行外存储器访问以及有选择地指出何时该数据处理器(3)的一个外部装置(207)进行外部存取，该总线裁决电路(806)提供一个外部主机控制信号，该总线裁决电路(806)耦合到输入设备接收总线许可信号作为多个外部控制信号中的第一个信号；和

一个解码电路(808)，用于接收一个内部传递开始信号和一个外部传递开始信号、多个外部地址信号中的第一个、多个内部地址信号中的第一个、外部应答数位、和外部主机控制信号并将它们解码，以发生一个外部装置访问信号，解码电路(808)耦合到中央处理单元(2)接收内部传递开始信号作为多个外部控制信号中的第一个、耦合到输入设备接收多个外部地址信号中的第一个、耦合到总线裁决电路(806)接收外部主机控制信号、再耦合到控制寄存器(810)接收外部应答数位。

4.权利要求3的数据处理器(3)，其特征还在于其中当外部应答数位在第一逻辑状态、外部传递开始信号在第二逻辑状态、而外部装置访问信号在第三逻辑状态时，存储器控制器(804)有选择地肯定传递应答信号。

5.权利要求1的数据处理器(3)，其特征还在于其中当外部应答数位不在第一逻辑状态时一个外部传递应答信号被存储器控制器(804)接收和取样。

6.权利要求5的数据处理器(3)，其特征还在于其中外部传递应答信号由一个在数据处理器(3)之外实现的外部总线主机(205)提供。

7.权利要求1的数据处理器(3)，其特征还在于其中控制寄存器(810)存放有一个等待态值用于指出在存储器控制器(804)肯定传递应答信号之前将经过的时间长度。

8.权利要求1的数据处理器(3)，其特征还在于其中存储器控制器(804)肯定一个片选择信号以至少选取一个在数据处理器(3)之外的装置。

9.权利要求1至8的以一种数据处理系统(202)实现的数据处理器(3)，其特征还在于：

一个外部器件(207)；和

一个外部总线主机(205)，该外部总线主机(205)肯定一个传递开始信号、一个外部地址值、和多个外部控制信号，以对该外部器件(207)发出第一次访问。

10.使用数据处理器(3)以访问一个外部器件(207)的方法，其特征在于以下步骤：

从多个集成电路引线的第一部分的外部总线主机(205)接收一个总线许可信号和一个外部地址值；

使用一个总线裁决电路(806)有选择地肯定一个外部主机控制信号，以指出总线许可信号何时处于第一逻辑状态；

当外部主机控制信号被肯定时，使用一个解码和地址发生电路(808)对该外地址值进行解码；

从一个控制寄存器(810)访问一个控制位，该控制位指出数据处理器(3)将在何时发生一个传递应答信号；和

当控制位处于第二逻辑状态而外部主机控制信号被肯定时，有选择地允许一个存储器控制器(804)以发生传递应答信号。

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