CN116507188A - 半导体结构及其制备方法 - Google Patents

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CN116507188A CN202210047991.3A CN202210047991A CN116507188A CN 116507188 A CN116507188 A CN 116507188A CN 202210047991 A CN202210047991 A CN 202210047991A CN 116507188 A CN116507188 A CN 116507188A
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Abstract

本申请实施例涉及一种半导体结构及其制备方法。该方法包括：提供基底，基底的第一面形成有半导体器件；于基底的第二面形成帕尔贴效应器件，帕尔贴效应器件用于降低半导体器件的温度，第二面与第一面相对设置，帕尔帖效应器件的吸热端靠近第一面，帕尔帖效应器件的放热端远离第一面。通过帕尔贴效应器件可以降低半导体器件的温度，进而消除半导体结构工作过程中产生的温度对半导体结构的性能的影响。当半导体结构为存储器件时，消除温度对单元保存时间的影响，延长了半导体结构的单元保存时间，降低了保存失败的风险，提高了半导体结构的可靠性。

Description

半导体结构及其制备方法
技术领域
本申请实施例涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在集成电路器件制作过程中，主要是在晶圆上透过离子注入形成P或N型底部，进而形成各种器件，例如动态随机存取存储器(DRAM)的所有电路都在晶圆上制备完成的。单元保存时间(retention time)指的是存储器件能够比较完好的保持数据的时间长度，是存储器件的一个重要工艺参数，单元保存时间的长短直接影响到存储器件的可靠性，如何延长存储器件的单元保存时间成为亟需解决的问题。
发明内容
本申请实施例提供了一种半导体结构及其制备方法，可以优化存储器件完好的保持数据的时间长度，达到延长存储器件的单元保存时间，增加存储器件可靠性的目的。
本申请提供一种半导体结构的制备方法，包括：
提供基底，基底的第一面形成有半导体器件；
于基底的第二面形成帕尔贴效应器件，帕尔贴效应器件用于降低半导体器件的温度，第二面与第一面相对设置，帕尔帖效应器件的吸热端靠近第一面，帕尔帖效应器件的放热端远离第一面。
在其中一个实施例中，基底的第一面形成有多个半导体器件，基底的第二面形成有多个帕尔贴效应器件，多个帕尔贴效应器件与多个半导体器件一一对应，其中，至少部分帕尔贴效应器件位于基底内。
在其中一个实施例中，半导体结构的制备方法还包括：
于帕尔贴效应器件靠近第一面的表面上形成温度控制电路，用于检测半导体器件的实际器件温度，并根据实际器件温度控制帕尔贴效应器件的开启和关断。
在其中一个实施例中，半导体结构的制备方法还包括：
于帕尔贴效应器件靠近第一面的表面上形成选择电路，选择电路与帕尔贴效应器件电连接，选择电路被配置以根据实际器件温度分区域控制帕尔贴效应器件的开启和关断。
在其中一个实施例中，半导体器件包括存储芯片，存储芯片包括多个存储模块，帕尔贴效应器件与存储模块对应设置。
在其中一个实施例中，温度控制电路用于检测存储模块的实际模块温度，并根据实际模块温度控制帕尔贴效应器件的开启和关断。
在其中一个实施例中，存储模块包括多个存储阵列，帕尔贴效应器件与存储阵列对应设置。
在其中一个实施例中，温度控制电路用于检测存储阵列的实际阵列温度，并根据实际阵列温度控制帕尔贴效应器件的开启和关断。
在其中一个实施例中，与同一存储阵列对应的若干个相邻的帕尔贴效应器件称为一个帕尔贴器件组，温度控制电路的信号控制线位于相邻帕尔贴器件组之间，以控制帕尔贴器件组中帕尔贴效应器件的开启和关断。
在其中一个实施例中，帕尔贴器件组中各帕尔贴效应器件为均匀排布、六方排布或外密内疏排布。
在其中一个实施例中，帕尔贴器件组中各帕尔贴效应器件中至少有两个帕尔贴效应器件之间串联或至少有两个帕尔贴效应器件之间并联。
在其中一个实施例中，于基底的第二面形成帕尔贴效应器件包括：
于基底的第二面分别形成位于基底中的N型阱区和P型阱区；
于N型阱区P型阱区之间形成沟槽，沟槽的深度等于N型阱区和P型阱区的注入深度；
于沟槽中填充形成顶部高于第二面的第一金属层，第一金属层分别与N型阱区、P型阱区相接触；
于第一金属层的上表面形成绝缘层，绝缘层的上表面与第二面相齐平；
分别于N型阱区的上表面形成第二金属层、于P型阱区的上表面形成第三金属层，第二金属层用于连接电源电压，第三金属层用于连接控制电压。
本申请还提供一种半导体结构，包括：
基底，基底的第一面形成有半导体器件；
帕尔贴效应器件，位于基底的第二面，帕尔贴效应器件用于降低半导体器件的温度，第二面与第一面相对设置，帕尔帖效应器件的吸热端靠近第一面，帕尔帖效应器件的放热端远离第一面。
在其中一个实施例中，基底的第一面形成有多个半导体器件，基底的第二面形成有多个帕尔贴效应器件，多个帕尔贴效应器件与多个半导体器件一一对应，其中，至少部分帕尔贴效应器件位于基底内。
在其中一个实施例中，半导体结构还包括：
温度控制电路，位于帕尔贴效应器件靠近第一面的表面上，用于检测半导体器件的实际器件温度，并根据实际器件温度控制帕尔贴效应器件的开启和关断。
在其中一个实施例中，半导体结构还包括：
选择电路，位于帕尔贴效应器件靠近第一面的表面上，选择电路与帕尔贴效应器件电连接，选择电路被配置以根据实际器件温度分区域控制帕尔贴效应器件的开启和关断。
在其中一个实施例中，半导体器件包括存储芯片，存储芯片包括多个存储模块，帕尔贴效应器件与存储模块对应设置。
在其中一个实施例中，温度控制电路用于检测存储模块的实际模块温度，并根据实际模块温度控制帕尔贴效应器件的开启和关断。
在其中一个实施例中，存储模块包括多个存储阵列，帕尔贴效应器件与存储阵列对应设置；温度控制电路用于检测存储阵列的实际阵列温度，并根据所述实际阵列温度控制所述帕尔贴效应器件的开启和关断。
在其中一个实施例中，与同一存储阵列对应的若干个相邻的帕尔贴效应器件称为一个帕尔贴器件组，温度控制电路的信号控制线位于相邻帕尔贴器件组之间，以控制帕尔贴器件组中帕尔贴效应器件的开启和关断。
在其中一个实施例中，帕尔贴器件组中各帕尔贴效应器件为均匀排布、六方排布或外密内疏排布。
在其中一个实施例中，帕尔贴器件组中各帕尔贴效应器件中至少有两个帕尔贴效应器件之间串联或至少有两个帕尔贴效应器件之间并联。
在其中一个实施例中，帕尔贴效应器件包括：
N型阱区，位于基底中，N型阱区靠近基底的第二面；
P型阱区，位于基底中，P型阱区靠近基底的第二面；
第一金属层，位于N型阱区和P型阱区之间，且与N型阱区、P型阱区相接触，第一金属层的底部与N型阱区、P型阱区的底部相齐平，第一金属层的顶部低于第二面；
绝缘层，位于第一金属层的上表面，绝缘层的上表面与第二面相齐平；
第二金属层，位于N型阱区的上表面，用于连接电源电压；
第三金属层，位于P型阱区的上表面，用于连接控制电压。
上述半导体结构的制备方法中，基底的第一面形成有半导体器件，与第一面相对设置的第二面形成有帕尔贴效应器件，帕尔贴效应器件的吸热端靠近第一面，帕尔贴效应器件的放热端远离第一面，通过帕尔贴效应器件可以降低半导体器件的温度，进而消除半导体结构工作过程中产生的温度对半导体结构的性能的影响。当半导体结构为存储器件时，消除温度对单元保存时间的影响，延长了半导体结构的单元保存时间，降低了保存失败的风险，提高了半导体结构的可靠性。
上述半导体结构的中，基底的第一面形成有半导体器件，与第一面相对设置的第二面形成有帕尔贴效应器件，帕尔贴效应器件的吸热端靠近第一面，帕尔贴效应器件的放热端远离第一面，通过帕尔贴效应器件可以降低半导体器件的温度，进而消除半导体结构工作过程中产生的温度对半导体结构的性能的影响。当半导体结构为存储器件时，消除温度对单元保存时间的影响，延长了半导体结构的单元保存时间，降低了保存失败的风险，提高了半导体结构的可靠性。
附图说明
为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中半导体结构的制备方法的流程示意图；
图2为第1实施例中半导体结构的剖面示意图；
图3为第2实施例中半导体结构的剖面示意图；
图4为第3实施例中半导体结构的剖面示意图；
图5为第4实施例中半导体结构的剖面示意图；
图6为第5实施例中半导体结构的剖面示意图；
图7为第1实施例中存储阵列的俯视示意图；
图8为第2实施例中存储阵列的俯视示意图；
图9为第3实施例中存储阵列的俯视示意图；
图10为一实施例中形成帕尔贴效应器件的流程示意图；
图11为一实施例中形成沟槽后半导体结构的剖面示意图；
图12为图11对应的一实施例中形成第一金属层后半导体结构的剖面示意图；
图13为图12对应的一实施例中形成绝缘层后半导体结构的剖面示意图；
图14为图13对应的一实施例中步骤S210之后半导体结构的剖面示意图。
附图标记说明：
102、基底；104、半导体器件；106、帕尔贴效应器件；108、温度控制电路；110、选择电路；112、器件层；114、固化层；202、存储模块；204、存储阵列；206、帕尔贴器件组；302、N型阱区；304、P型阱区；306、隔离结构；308、沟槽；310、第一金属层；312、绝缘层；314、第二金属层；316、第三金属层。
具体实施方式
为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。
可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一面称为第二面，且类似地，可将第二面称为第一面。第一面和第二面两者都是基底的表面，但其不是基底的同一表面。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
单元保存时间(retention time)是指存储器件能够完好的保持数据的时间长度，是存储器件的一个重要工艺参数，单元保存时间越短存储器件保存数据失败的风险越高，存储器件的可靠性越差，如何延长存储器件的单元保存时间，降低存储器件保存数据失败的风险成为亟需解决的问题。
图1为一实施例中半导体结构的制备方法的流程示意图，如图1所示，在本实施例中，提供一种半导体结构的制备方法，包括：
S102，提供第一面形成有半导体器件的基底。
具体的，提供基底，基底的第一面形成有半导体器件，即基底的第一面形成有半导体器件的器件层。该基底可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底的构成材料选用单晶硅。
S104，于基底的第二面形成帕尔贴效应器件。
具体的，在基底的第二面形成帕尔贴效应器件，基底的第二面与基底的第一面相对设置，帕尔帖效应器件具有吸热端和放热端，其中，吸热端靠近基底的第一面，放热端远离基底的第一面，即放热端靠近基底的第二面，通过帕尔贴效应器件可以降低半导体器件的温度。
上述半导体结构的制备方法中，基底的第一面形成有半导体器件，与第一面相对设置的第二面形成有帕尔贴效应器件，帕尔贴效应器件的吸热端靠近第一面，帕尔贴效应器件的放热端远离第一面，通过帕尔贴效应器件可以降低半导体器件的温度，进而消除半导体结构工作过程中产生的温度对半导体结构的性能的影响。当半导体结构为存储器件时，消除温度对单元保存时间的影响，延长了半导体结构的单元保存时间，降低了保存失败的风险，提高了半导体结构的可靠性。
图2为第1实施例中半导体结构的剖面示意图，如图2所示，在其中一个实施例中，基底102的第一面形成有多个半导体器件104，基底102的第二面形成有多个帕尔贴效应器件106，多个帕尔贴效应器件106与多个半导体器件104一一对应，其中，至少部分帕尔贴效应器件106位于基底102内。具体的，一个帕尔贴效应器件106与一个半导体器件104对应设置，示例性的，如图2所示，帕尔贴效应器件1和半导体器件A对应，帕尔贴效应器件2和半导体器件B对应，帕尔贴效应器件3和半导体器件C对应，通过与半导体器件对应的帕尔贴效应器件可以降低该半导体器件的温度。
图3为第2实施例中半导体结构的剖面示意图，如图3所示，在其中一个实施例中，半导体结构的制备方法还包括：于帕尔贴效应器件106靠近第一面的表面上形成温度控制电路108，温度控制电路108用于检测半导体器件104的实际器件温度，并根据实际器件温度控制帕尔贴效应器件106的开启和关断。具体的，温度控制电路106实时或间隔一段时间后检测半导体器件104的实际器件温度，在实际器件温度大于或等于预设器件温度时，控制帕尔贴效应器件106开始工作(开启)，进而降低半导体器件104的器件温度，在实际器件温度小于预设器件温度时，控制帕尔贴效应器件106停止工作(关断)，预设器件温度指的是会影响半导体器件性能的临界温度，示例性的，预设器件温度指的是会影响存储器件单元保存时间的临界温度。可以理解的是，当基底102第一面的半导体器件104的数量大于1时，温度控制电路108可以将半导体器件104作为一个整体，检测半导体器件104整体的实际器件温度，然后根据整体的实际器件温度控制所有帕尔贴效应器件106的开启和关断，该方式操作简单，需要处理的温度数据较少；温度控制电路108也可以检测各半导体器件104的实际器件温度，然后根据实际器件温度控制与半导体器件104对应的帕尔贴效应器件106的开启和关断，该方式需要处理的温度数据较多，控制温度的精度更高。在另一个实施例中，温度控制电路108形成于基底102的第二面且与帕尔贴效应器件106相齐平。在其他实施例中，温度控制电路108也可以形成在靠近半导体器件104的基底102中，通过该设置温度控制电路108检测到的实际器件温度更接近半导体器件104的真实温度。
图4为第3实施例中半导体结构的剖面示意图，如图4示，在其中一个实施例中，半导体结构的制备方法还包括：于帕尔贴效应器件106靠近第一面的表面上形成选择电路110，选择电路110与帕尔贴效应器件106电连接，选择电路110被配置以根据实际器件温度帕尔贴效应器件106的开启和关断。示例性的，选择电路110被配置以根据实际器件温度分区域控制帕尔贴效应器件106的开启和关断，通过该设置可以避免电能的过度损耗，达到节约能源的目的。例如，选择电路110根据半导体器件104的实际器件温度控制与半导体器件104所在区域对应的帕尔贴效应器件106的开启和关断。
继续参考图4，在其中一个实施例中，选择电路110位于帕尔贴效应器件106与温度控制电路108之间的区域。
在另一个实施例中，选择电路110位于温度控制电路108与基底102第一表面之间的区域。在其他实施例中，选择电路110可以形成于基底102的第二面且与帕尔贴效应器件106相齐平或低于基底102的第二面，即选择电路110与基底102第一面之间的距离等于或大于帕尔贴效应器件106与基底102第一面之间的距离。
图5为第4实施例中半导体结构的俯视示意图，如图5所示，在其中一个实施例中，半导体器件104包括存储芯片，存储芯片包括多个存储模块202，帕尔贴效应器件106与存储模块202对应设置。此时，一个半导体器件104与多个帕尔贴效应器件106对应，可以精确、快速的降低存储芯片的温度。
在其中一个实施例中，温度控制电路108用于检测存储模块202的实际模块温度，并根据实际模块温度控制帕尔贴效应器件106的开启和关断。具体的，温度控制电路108检测存储芯片中各存储模块202的实际模块温度，并在存储模块202的实际模块温度大于或等于预设模块温度时，控制与存储模块202对应的帕尔贴效应器件106开始工作(开启)，进而降低存储模块202的模块温度，在存储模块202的实际模块温度小于预设模块温度时，控制与存储模块202对应的帕尔贴效应器件106停止工作(关断)，预设模块温度指的是会影响存储模块202单元保存时间的临界温度。通过该设置，可以在精确控制存储芯片中各存储模块202的温度，消除温度对单元保存时间的影响，延长了存储芯片的单元保存时间，降低了保存失败的风险，提高了存储芯片的可靠性。同时避免电能的过度损耗，达到节约能源的目的。
图6为第5实施例中半导体结构的俯视示意图，如图6所示，在其中一个实施例中，存储模块202包括多个存储阵列204，帕尔贴效应器件106与存储阵列204对应设置。示例性的，帕尔贴效应器件106与存储阵列204一一对应设置，即一个帕尔贴效应器件106对应一个存储阵列204，通过每个帕尔贴效应器件106的开启和关断可以降低或不改变与其对应的存储阵列204的温度。
在其中一个实施例中，温度控制电路108用于检测存储阵列204的实际阵列温度，并根据实际阵列温度控制帕尔贴效应器件106的开启和关断。具体的，温度控制电路108检测存储模块202中各存储阵列204的实际阵列温度，并在存储阵列204的实际阵列温度大于或等于预设阵列温度时，控制与存储阵列204对应的帕尔贴效应器件106开始工作(开启)，进而降低存储阵列204的阵列温度，在存储阵列204的实际阵列温度小于预设阵列温度时，控制与存储阵列204对应的帕尔贴效应器件106停止工作(关断)，预设阵列温度指的是会影响存储阵列204单元保存时间的临界温度。通过该设置，可以在精确控制存储模块202中各存储阵列204的温度，消除温度对单元保存时间的影响，延长了存储模块202的单元保存时间，降低了保存失败的风险，提高了存储模块202的可靠性。同时避免电能的过度损耗，达到节约能源的目的。
图7为第1实施例中存储阵列的俯视示意图，如图7所示，在其中一个实施例中，与同一存储阵列204对应的若干个相邻的帕尔贴效应器件106称为一个帕尔贴器件组206，通过该设置可以精确、快速的降低存储阵列204的温度。
继续参考图7，在其中一个实施例中，温度控制电路108的信号控制线位于相邻帕尔贴器件组206之间，以控制帕尔贴器件组206中帕尔贴效应器件106的开启和关断。具体的，温度控制电路108根据实际阵列温度控制存储阵列204中各帕尔贴效应器件106开启和关断的，通过该设置消除了控制信号传输时间差异对温度控制的影响。
继续参考图7，在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106为均匀排布，该设置制作工艺简单，提高了生产效率。
图8为第2实施例中存储阵列的俯视示意图，如图8所示，在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106为六方排布，通过该设置可以提高帕尔贴效应器件106温控覆盖面效率。
图9为第3实施例中存储阵列的俯视示意图，如图9所示，在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106为外密内疏排布。存储阵列204外周易受温度影响，通过外密内疏的环状分布的帕尔贴效应器件106可以提高温度控制的精度，快速的降低存储阵列204的温度。
在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106中至少有两个帕尔贴效应器件106之间串联或至少有两个帕尔贴效应器件106之间并联。
图10为一实施例中形成帕尔贴效应器件的流程示意图，图11为一实施例中形成沟槽后半导体结构的剖面示意图，图12为图11对应的一实施例中形成第一金属层后半导体结构的剖面示意图，图13为图12对应的一实施例中形成绝缘层后半导体结构的剖面示意图，图14为图13对应的一实施例中步骤S210之后半导体结构的剖面示意图，如图10、图11、图12、图13、图14所示，在其中一个实施例中，于基底102的第二面形成帕尔贴效应器件106包括：
S202，于基底的第二面分别形成N型阱区和P型阱区。
如图11所示，首先，提供基底102，基底102的第一面形成有器件层112(半导体器件)，可以理解的是，半导体结构的制备方法还包括：于器件层112的上表面形成固化层114，通过固化层114可以避免外部环境对器件层112的影响。可以理解的是，半导体结构的制备方法还包括：对基底102的第二面进行减薄处理。然后，在基底102的第二面分别形成位于基底102中的N型阱区302和P型阱区304，具体的，可以通过离子注入工艺形成N型阱区302和P型阱区304。示例性的，N型阱区302和P型阱区304的注入深度相同。
在其中一个实施例中，基底102的第二面形成有多个帕尔贴效应器件106，半导体结构的制备方法还包括：于基底的第二面形成隔离结构306，隔离结构306于基底102的第二面隔离出若干间隔排布的有源区，帕尔贴效应器件106形成于有源区中。
S204，于N型阱区、P型阱区之间形成沟槽。
继续参考图11，于N型阱302和P型阱区304之间形成沟槽308，其中，沟槽308的深度等于N型阱区302和P型阱区304的注入深度；即沟槽308的底部分别与N型阱区302的底部以及P型阱区的底部相齐平。
S206，于沟槽中填充形成第一金属层。
如图12所示，于沟槽308中填充形成顶部高于第二面的第一金属层310，第一金属层310分别与N型阱区302、P型阱区304相接触，第一金属层310可以作为帕尔贴效应器件106的吸热端。具体的，第一金属层310未填满沟槽308，即第一金属层310与基底102的第一面之间的距离小于沟槽308开口位置与基底102第一面之间的距离。示例性的，第一金属层310的构成材料包括金属材料、合金材料、多晶硅材料，例如金属铜、金属铝、金属金、金属银、金属钛、金属钨、氮化钛、多晶硅等。
S208，于第一金属层的上表面形成绝缘层。
如图13所示，在第一金属层310的上表面形成绝缘层312，绝缘层312的上表面与第二面相齐平；即绝缘层312填满沟槽308。示例性的，绝缘层312的构成材料包括氮化物、氧化物，例如氮化硅、二氧化硅。
S210，分别于N型阱区的上表面形成第二金属层、于P型阱区的上表面形成第三金属层。
如图14，分别于N型阱区302的上表面形成第二金属层314、于P型阱区306的上表面形成第三金属层316，第二金属层314用于连接电源电压，第三金属层316用于连接控制电压。第二金属层314和第三金属层316之间通过绝缘层312隔离，第二金属层314和第三金属层316可以作为帕尔贴效应器件106的放热端。示例性的，第二金属层314和第三金属层316的构成材料包括金属材料、合金材料、多晶硅材料，例如金属铜、金属铝、金属金、金属银、金属钛、金属钨、氮化钛、多晶硅等。在其中一个实施例中，第一金属层310、第二金属层314和第三金属层316的构成材料相同。
应该理解的是，虽然图1、图10的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图10中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
如图2所示，本申请还提供一种半导体结构，包括：基底102和帕尔贴效应器件106，基底102的第一面形成有半导体器件104；帕尔贴效应器件106位于基底102的第二面，帕尔贴效应器件106用于降低半导体器件104的温度，第二面与第一面相对设置，帕尔帖效应器件106的吸热端靠近第一面，帕尔帖效应器件106的放热端远离第一面。
具体的，基底102的第一面形成有半导体器件104，即基底的第一面形成有半导体器件104的器件层。该基102底可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，基底102的构成材料选用单晶硅。帕尔贴效应器件106位于基底的第二面，基底的第二面与基底的第一面相对设置，帕尔帖效应器件106具有吸热端和放热端，其中，吸热端靠近基底102的第一面，放热端远离基底102的第一面，即放热端靠近基底102的第二面，通过帕尔贴效应器件106可以降低半导体器件104的温度。
上述半导体结构的中，基底的第一面形成有半导体器件，与第一面相对设置的第二面形成有帕尔贴效应器件，帕尔贴效应器件的吸热端靠近第一面，帕尔贴效应器件的放热端远离第一面，通过帕尔贴效应器件可以降低半导体器件的温度，进而消除半导体结构工作过程中产生的温度对半导体结构的性能的影响。当半导体结构为存储器件时，消除温度对单元保存时间的影响，延长了半导体结构的单元保存时间，降低了保存失败的风险，提高了半导体结构的可靠性。
如图2所示，在其中一个实施例中，基底102的第一面形成有多个半导体器件104，基底102的第二面形成有多个帕尔贴效应器件106，多个帕尔贴效应器件106与多个半导体器件104一一对应，其中，至少部分帕尔贴效应器件106位于基底102内。具体的，一个帕尔贴效应器件106与一个半导体器件104对应设置，示例性的，如图2所示，帕尔贴效应器件1和半导体器件A对应，帕尔贴效应器件2和半导体器件B对应，帕尔贴效应器件3和半导体器件C对应，通过与半导体器件对应的帕尔贴效应器件可以降低该半导体器件的温度。
如图3所示，在其中一个实施例中，半导体结构还包括：
温度控制电路108，位于帕尔贴效应器件106靠近第一面的表面上，用于检测半导体器件104的实际器件温度，并根据实际器件温度控制帕尔贴效应器件106的开启和关断。具体的，温度控制电路106实时或间隔一段时间后检测半导体器件104的实际器件温度，在实际器件温度大于或等于预设器件温度时，控制帕尔贴效应器件106开始工作(开启)，进而降低半导体器件104的器件温度，在实际器件温度小于预设器件温度时，控制帕尔贴效应器件106停止工作(关断)，预设器件温度指的是会影响半导体器件性能的临界温度，示例性的，预设器件温度指的是会影响存储器件单元保存时间的临界温度。可以理解的是，当基底102第一面的半导体器件104的数量大于1时，温度控制电路108可以将半导体器件104作为一个整体，检测半导体器件104整体的实际器件温度，然后根据整体的实际器件温度控制所有帕尔贴效应器件106的开启和关断，该方式操作简单，需要处理的温度数据较少；温度控制电路108也可以检测各半导体器件104的实际器件温度，然后根据实际器件温度控制与半导体器件104对应的帕尔贴效应器件106的开启和关断，该方式需要处理的温度数据较多，控制温度的精度更高。在另一个实施例中，温度控制电路108位于基底102的第二面且与帕尔贴效应器件106相齐平。在其他实施例中，温度控制电路108位于靠近半导体器件104的基底102中，通过该设置温度控制电路108检测到的实际器件温度更接近半导体器件104的真实温度。
如图4示，在其中一个实施例中，半导体结构还包括：
选择电路110，位于帕尔贴效应器件106靠近第二面的表面上，选择电路110与帕尔贴效应器件106电连接，选择电路110被配置以根据实际器件温度分区域控制帕尔贴效应器件106的开启和关断。示例性的，选择电路110被配置以根据实际器件温度分区域控制帕尔贴效应器件106的开启和关断，通过该设置可以避免电能的过度损耗，达到节约能源的目的。例如，选择电路110根据半导体器件104的实际器件温度控制与半导体器件104所在区域对应的帕尔贴效应器件106的开启和关断。
继续参考图4，在其中一个实施例中，选择电路110位于帕尔贴效应器件106与温度控制电路108之间的区域。
在另一个实施例中，选择电路110位于温度控制电路108与基底102第一表面之间的区域。在其他实施例中，选择电路110位于基底102的第二面且与帕尔贴效应器件106相齐平或低于基底102的第二面，即选择电路110与基底102第一面之间的距离等于或大于帕尔贴效应器件106与基底102第一面之间的距离。
如图5所示，在其中一个实施例中，半导体器件包括存储芯片，存储芯片包括多个存储模块202，帕尔贴效应器件106与存储模块202对应设置。此时，一个半导体器件104与多个帕尔贴效应器件106对应，可以精确、快速的降低存储芯片的温度。
在其中一个实施例中，温度控制电路108用于检测存储模块202的实际模块温度，并根据实际模块温度控制帕尔贴效应器件106的开启和关断。具体的，温度控制电路108检测存储芯片中各存储模块202的实际模块温度，并在存储模块202的实际模块温度大于或等于预设模块温度时，控制与存储模块202对应的帕尔贴效应器件106开始工作(开启)，进而降低存储模块202的模块温度，在存储模块202的实际模块温度小于预设模块温度时，控制与存储模块202对应的帕尔贴效应器件106停止工作(关断)，预设模块温度指的是会影响存储模块202单元保存时间的临界温度。通过该设置，可以在精确控制存储芯片中各存储模块202的温度，消除温度对单元保存时间的影响，延长了存储芯片的单元保存时间，降低了保存失败的风险，提高了存储芯片的可靠性。同时避免电能的过度损耗，达到节约能源的目的。
如图6所示，在其中一个实施例中，存储模块202包括多个存储阵列204，帕尔贴效应器件106与存储阵列204对应设置。示例性的，帕尔贴效应器件106与存储阵列204一一对应设置，即一个帕尔贴效应器件106对应一个存储阵列204，通过每个帕尔贴效应器件106的开启和关断可以降低或不改变与其对应的存储阵列204的温度。
在其中一个实施例中，温度控制电路108用于检测存储阵列204的实际阵列温度，并根据实际阵列温度控制帕尔贴效应器件106的开启和关断。具体的，温度控制电路108检测存储模块202中各存储阵列204的实际阵列温度，并在存储阵列204的实际阵列温度大于或等于预设阵列温度时，控制与存储阵列204对应的帕尔贴效应器件106开始工作(开启)，进而降低存储阵列204的阵列温度，在存储阵列204的实际阵列温度小于预设阵列温度时，控制与存储阵列204对应的帕尔贴效应器件106停止工作(关断)，预设阵列温度指的是会影响存储阵列204单元保存时间的临界温度。通过该设置，可以在精确控制存储模块202中各存储阵列204的温度，消除温度对单元保存时间的影响，延长了存储模块202的单元保存时间，降低了保存失败的风险，提高了存储模块202的可靠性。同时避免电能的过度损耗，达到节约能源的目的。
如图7所示，在其中一个实施例中，与同一存储阵列204对应的若干个相邻的帕尔贴效应器件106称为一个帕尔贴器件组206，通过该设置可以精确、快速的降低存储阵列204的温度。
继续参考图7，在其中一个实施例中，温度控制电路108的信号控制线位于相邻帕尔贴器件组206之间，以控制帕尔贴器件组206中帕尔贴效应器件106的开启和关断。具体的，温度控制电路108根据实际阵列温度控制存储阵列204中各帕尔贴效应器件106开启和关断的，通过该设置消除了控制信号传输时间差异对温度控制的影响。
继续参考图7，在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106为均匀排布，该设置制作工艺简单，提高了生产效率。
如图8所示，在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106为六方排布，通过该设置可以提高帕尔贴效应器件106温控覆盖面效率。
如图9所示，在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106为外密内疏排布。存储阵列204外周易受温度影响，通过外密内疏的环状分布的帕尔贴效应器件106可以提高温度控制的精度，快速的降低存储阵列204的温度。
在其中一个实施例中，帕尔贴器件组206中各帕尔贴效应器件106中至少有两个帕尔贴效应器件106之间串联或至少有两个帕尔贴效应器件106之间并联。
如图14所示，在其中一个实施例中，帕尔贴效应器件106包括：N型阱区302、P型阱区304、第一金属层310、绝缘层312、第二金属层314和第三金属层316。
N型阱区302位于基底102中，N型阱区302靠近基底102的第二面；P型阱区304位于基底102中，P型阱区304靠近基底102的第二面。基底102的第一面形成有器件层112(半导体器件)，可以理解的是，半导体结构还包括：固化层114，位于器件层112的上表面，通过固化层114可以避免外部环境对器件层112的影响。示例性的，N型阱区302和P型阱区304的注入深度相同。
第一金属层310位于N型阱区302和P型阱区304之间，且与N型阱区302、P型阱区304相接触，第一金属层310的底部与N型阱区302、P型阱区304的底部相齐平，第一金属层310的顶部低于第二面。第一金属层310可以作为帕尔贴效应器件106的吸热端。具体的，第一金属层310未填满沟槽308，即第一金属层310与基底102的第一面之间的距离小于沟槽308开口位置与基底102第一面之间的距离。示例性的，第一金属层310的构成材料包括金属材料、合金材料、多晶硅材料，例如金属铜、金属铝、金属金、金属银、金属钛、金属钨、氮化钛、多晶硅等。
绝缘层312位于第一金属层310的上表面，绝缘层312的上表面与第二面相齐平；即绝缘层312填满沟槽308。示例性的，绝缘层312的构成材料包括氮化物、氧化物，例如氮化硅、二氧化硅。
第二金属层314位于N型阱区301的上表面，用于连接电源电压；第三金属层316位于P型阱区304的上表面，用于连接控制电压。第二金属层314和第三金属层316之间通过绝缘层312隔离，第二金属层314和第三金属层316可以作为帕尔贴效应器件106的放热端。示例性的，第二金属层314和第三金属层316的构成材料包括金属材料、合金材料、多晶硅材料，例如金属铜、金属铝、金属金、金属银、金属钛、金属钨、氮化钛、多晶硅等。在其中一个实施例中，第一金属层310、第二金属层314和第三金属层316的构成材料相同。
在其中一个实施例中，基底102的第二面形成有多个帕尔贴效应器件106，半导体结构还包括：隔离结构306，位于基底102的第二面，隔离结构306于基底102的第二面隔离出若干间隔排布的有源区，帕尔贴效应器件106形成于有源区中。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims (23)

1.一种半导体结构的制备方法，其特征在于，包括：
提供基底，所述基底的第一面形成有半导体器件；
于所述基底的第二面形成帕尔贴效应器件，所述帕尔贴效应器件用于降低所述半导体器件的温度，所述第二面与所述第一面相对设置，所述帕尔帖效应器件的吸热端靠近所述第一面，所述帕尔帖效应器件的放热端远离所述第一面。
2.根据权利要求1所述的制备方法，其特征在于，所述基底的第一面形成有多个半导体器件，所述基底的第二面形成有多个帕尔贴效应器件，多个所述帕尔贴效应器件与多个所述半导体器件一一对应，其中至少部分所述帕尔贴效应器件位于所述基底内。
3.根据权利要求1所述的制备方法，其特征在于，还包括：
于所述帕尔贴效应器件靠近所述第一面的表面上形成温度控制电路，用于检测所述半导体器件的实际器件温度，并根据所述实际器件温度控制所述帕尔贴效应器件的开启和关断。
4.根据权利要求3所述的制备方法，其特征在于，还包括：
于所述帕尔贴效应器件靠近所述第一面的表面上形成选择电路，所述选择电路与所述帕尔贴效应器件电连接，所述选择电路被配置以根据所述实际器件温度分区域控制所述帕尔贴效应器件的开启和关断。
5.根据权利要求3所述的制备方法，其特征在于，所述半导体器件包括存储芯片，所述存储芯片包括多个存储模块，所述帕尔贴效应器件与所述存储模块对应设置。
6.根据权利要求5所述的制备方法，其特征在于，所述温度控制电路用于检测所述存储模块的实际模块温度，并根据所述实际模块温度控制所述帕尔贴效应器件的开启和关断。
7.根据权利要求5所述的制备方法，其特征在于，所述存储模块包括多个存储阵列，所述帕尔贴效应器件与所述存储阵列对应设置。
8.根据权利要求7所述的制备方法，其特征在于，所述温度控制电路用于检测所述存储阵列的实际阵列温度，并根据所述实际阵列温度控制所述帕尔贴效应器件的开启和关断。
9.根据权利要求8所述的制备方法，其特征在于，与同一存储阵列对应的若干个相邻的帕尔贴效应器件称为一个帕尔贴器件组，所述温度控制电路的信号控制线位于相邻帕尔贴器件组之间，以控制所述帕尔贴器件组中帕尔贴效应器件的开启和关断。
10.根据权利要求7所述的制备方法，其特征在于，所述帕尔贴器件组中各所述帕尔贴效应器件为均匀排布、六方排布或外密内疏排布。
11.根据权利要求7所述的制备方法，其特征在于，所述帕尔贴器件组中各所述帕尔贴效应器件中至少有两个帕尔贴效应器件之间串联或至少有两个帕尔贴效应器件之间并联。
12.根据权利要求1所述的制备方法，其特征在于，所述于所述基底的第二面形成帕尔贴效应器件包括：
于所述基底的第二面分别形成位于基底中的N型阱区和P型阱区；
于所述N型阱区和所述P型阱区之间形成沟槽，所述沟槽的深度等于所述N型阱区和所述P型阱区的注入深度；
于所述沟槽中填充形成顶部高于所述第二面的第一金属层，所述第一金属层分别与所述N型阱区、所述P型阱区相接触；
于所述第一金属层的上表面形成绝缘层，所述绝缘层的上表面与所述第二面相齐平；
分别于所述N型阱区的上表面形成第二金属层、于所述P型阱区的上表面形成第三金属层，所述第二金属层用于连接电源电压，所述第三金属层用于连接控制电压。
13.一种半导体结构，其特征在于，包括：
基底，所述基底的第一面形成有半导体器件；
帕尔贴效应器件，位于所述基底的第二面，所述帕尔贴效应器件用于降低所述半导体器件的温度，所述第二面与所述第一面相对设置，所述帕尔帖效应器件的吸热端靠近所述第一面，所述帕尔帖效应器件的放热端远离所述第一面。
14.根据权利要求13所述的半导体结构，其特征在于，所述基底的第一面形成有多个半导体器件，所述基底的第二面形成有多个帕尔贴效应器件，多个所述帕尔贴效应器件与多个所述半导体器件一一对应，其中至少部分所述帕尔贴效应器件位于所述基底内。
15.根据权利要求13所述的半导体结构，其特征在于，还包括：
温度控制电路，位于所述帕尔贴效应器件靠近所述第一面的表面上，用于检测所述半导体器件的实际器件温度，并根据所述实际器件温度控制所述帕尔贴效应器件的开启和关断。
16.根据权利要求15所述的半导体结构，其特征在于，还包括：
选择电路，位于所述帕尔贴效应器件靠近所述第一面的表面上，所述选择电路与所述帕尔贴效应器件电连接，所述选择电路被配置以根据所述实际器件温度分区域控制所述帕尔贴效应器件的开启和关断。
17.根据权利要求15所述的半导体结构，其特征在于，所述半导体器件包括存储芯片，所述存储芯片包括多个存储模块，所述帕尔贴效应器件与所述存储模块对应设置。
18.根据权利要求17所述的半导体结构，其特征在于，所述温度控制电路用于检测所述存储模块的实际模块温度，并根据所述实际模块温度控制所述帕尔贴效应器件的开启和关断。
19.根据权利要求17所述的半导体结构，其特征在于，所述存储模块包括多个存储阵列，所述帕尔贴效应器件与所述存储阵列对应设置；所述温度控制电路用于检测所述存储阵列的实际阵列温度，并根据所述实际阵列温度控制所述帕尔贴效应器件的开启和关断。
20.根据权利要求19所述的半导体结构，其特征在于，与同一存储阵列对应的若干个相邻的帕尔贴效应器件称为一个帕尔贴器件组，所述温度控制电路的信号控制线位于相邻帕尔贴器件组之间，以控制所述帕尔贴器件组中帕尔贴效应器件的开启和关断。
21.根据权利要求19所述的半导体结构，其特征在于，所述帕尔贴器件组中各所述帕尔贴效应器件为均匀排布、六方排布或外密内疏排布。
22.根据权利要求19所述的半导体结构，其特征在于，所述帕尔贴器件组中各所述帕尔贴效应器件中至少有两个帕尔贴效应器件之间串联或至少有两个帕尔贴效应器件之间并联。
23.根据权利要求13所述的半导体结构，其特征在于，所述帕尔贴效应器件包括：
N型阱区，位于所述基底中，所述N型阱区靠近所述基底的第二面；
P型阱区，位于所述基底中，所述P型阱区靠近所述基底的第二面；
第一金属层，位于所述N型阱区和所述P型阱区之间，且与所述N型阱区、所述P型阱区相接触，所述第一金属层的底部与所述N型阱区、所述P型阱区的底部相齐平，所述第一金属层的顶部高于所述第二面；
绝缘层，位于所述第一金属层的上表面，所述绝缘层的上表面与所述第二面相齐平；
第二金属层，位于所述N型阱区的上表面，用于连接电源电压；
第三金属层，位于所述P型阱区的上表面，用于连接控制电压。
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