CN116501140A - 内存模组以及服务器的内存扩展板卡 - Google Patents

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CN116501140A CN202310735217.6A CN202310735217A CN116501140A CN 116501140 A CN116501140 A CN 116501140A CN 202310735217 A CN202310735217 A CN 202310735217A CN 116501140 A CN116501140 A CN 116501140A
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Abstract

本申请实施例提供了一种内存模组以及服务器的内存扩展板卡，其中，该内存模组包括：控制芯片，第一内存通道和第二内存通道，其中，控制芯片分别与第一内存通道和第二内存通道连接，控制芯片上部署了计算快速连接协议接口用于连接符合快速连接协议的设备；第一内存通道部署在内存板卡的顶面，第二内存通道部署在内存板卡的底面；第一内存通道中包括多个第一内存单元，第二内存通道中包括多个第二内存单元，多个第一内存单元与多个第二内存单元一一对应并相对于内存板卡呈镜像布局。通过本申请，解决了内存容量以及内存扩展能力较低的问题，进而达到了提高内存容量以及内存扩展能力的效果。

Description

内存模组以及服务器的内存扩展板卡
技术领域
本申请实施例涉及计算机领域，具体而言，涉及一种内存模组以及服务器的内存扩展板卡。
背景技术
随着大数据、云计算等需求的不断发展，服务器计算节点的密度正在持续增加，但是内存扩展技术的发展远不及计算节点密度的增长速度，平均分配给每个计算核心的内存容量和内存带宽持续下降。伴随元宇宙、chatGPT（Chat Generative Pre-trainedTransformer，人工智能技术驱动的自然语言处理工具）等新计算需求的指数型增长，对内存容量的需求也越来越大。
目前，多采用提高单个内存条的容量或增加内存条数量来提高内存容量，采用借助内存扩展芯片连接多个内存条来提高内存的扩展能力，然而，由于内存颗粒地址线的数量是有限的，所以单个颗粒的容量是有限的，从而导致内存条的容量不能一直提高，考虑服务器主板的成本和CPU（Central Processing Unit，中央处理器）内存控制器的能力，内存条插槽的数量也无法一直增加。而内存扩展芯片连接多个内存条的方式体积较大，不便于布局在高密度计算节点中。
针对相关技术中内存容量以及内存扩展能力较低等问题，尚未提出有效的解决方案。
发明内容
本申请实施例提供了一种内存模组以及服务器的内存扩展板卡，以至少解决相关技术中内存容量以及内存扩展能力较低的问题。
根据本申请的一个实施例，提供了一种内存模组，包括：控制芯片，第一内存通道和第二内存通道，其中，
所述控制芯片分别与所述第一内存通道和所述第二内存通道连接，所述控制芯片上部署了计算快速连接协议接口，所述快速连接协议接口用于连接符合快速连接协议的设备；
所述第一内存通道部署在内存板卡的顶面，所述第二内存通道部署在所述内存板卡的底面；
所述第一内存通道中包括多个第一内存单元，所述第二内存通道中包括多个第二内存单元，所述多个第一内存单元与所述多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。
在一个示例性实施例中，所述第一内存单元为第一内存颗粒，所述第二内存单元为第二内存颗粒，多个所述第一内存颗粒被平均划分为N个第一内存列，多个所述第二内存颗粒被平均划分为N个第二内存列，其中，N为大于2的整数；
每个所述第一内存列中包括M个所述第一内存颗粒，每个所述第二内存列中包括M个所述第二内存颗粒。
在一个示例性实施例中，N为2n，n为正整数。
在一个示例性实施例中，N为2，M为10；或者，N为4，M为10。
在一个示例性实施例中，M个所述第一内存颗粒中P个所述第一内存颗粒用于处理数据，Q个所述第一内存颗粒用于处理误差校正码，M为P与Q之和；
M个所述第二内存颗粒中P个所述第二内存颗粒用于处理数据，Q个所述第二内存颗粒用于处理误差校正码。
在一个示例性实施例中，所述第一内存颗粒和所述第二内存颗粒均为位宽为x4的双倍速率协议5的动态内存颗粒。
在一个示例性实施例中，每个双倍速率协议5的动态内存颗粒的容量为以下之一：4Gbit，8Gbit，16Gbit，64Gbit，128Gbit。
在一个示例性实施例中，所述第一内存单元和所述第二内存单元均为内存颗粒；
每个所述内存颗粒上部署了一组或者多组对称设置的数据引脚对；
每组所述数据引脚对包括第一数据引脚和第二数据引脚；
所述控制芯片上与位于顶面的内存颗粒的所述第一数据引脚连接的第一数据信号线还与位于底面的内存颗粒的所述第二数据引脚连接；
所述控制芯片上与位于顶面的内存颗粒的所述第二数据引脚连接的第二数据信号线还与位于底面的内存颗粒的所述第一数据引脚连接。
在一个示例性实施例中，每个所述内存颗粒上还部署了一组或者多组对称设置的控制引脚对；
每组所述控制引脚对包括第一控制引脚和第二控制引脚；
所述控制芯片与位于顶面的内存颗粒的所述第一控制引脚连接的第一控制信号线还与位于底面的内存颗粒的所述第二控制引脚连接；
所述控制芯片与位于顶面的内存颗粒的所述第二控制引脚连接的第二控制信号线还与位于底面的内存颗粒的所述第一控制引脚连接。
在一个示例性实施例中，每个内存颗粒上还部署了镜像控制引脚；
所述控制芯片还与每个内存颗粒的所述镜像控制引脚连接；
所述控制芯片用于向位于顶面的内存颗粒的所述镜像控制引脚发送第一控制信号，并向位于底面的内存颗粒的所述镜像控制引脚发送第二控制信号，其中，所述第一控制信号用于将位于顶面的内存颗粒设置为按照默认模式运行，所述第二控制信号用于将位于底面的内存颗粒设置为按照信号交叉互换模式运行。
根据本申请的另一个实施例，提供了一种服务器的内存扩展板卡，包括：内存板卡，内存扩展控制芯片，第一内存通道和第二内存通道，其中，
所述内存扩展控制芯片分别与所述第一内存通道和所述第二内存通道连接，所述内存扩展控制芯片上部署了计算快速连接协议接口，所述快速连接协议接口用于连接服务器；
所述内存扩展控制芯片和所述第一内存通道部署在所述内存板卡的顶面，所述第二内存通道部署在所述内存板卡的底面；
所述第一内存通道中包括多个第一内存单元，所述第二内存通道中包括多个第二内存单元，所述多个第一内存单元与所述多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。
在一个示例性实施例中，所述第一内存单元为第一内存颗粒，所述第二内存单元为第二内存颗粒，多个所述第一内存颗粒被平均划分为N个第一内存列，多个所述第二内存颗粒被平均划分为N个第二内存列，其中，N为大于2的整数；
每个所述第一内存列中包括M个所述第一内存颗粒，每个所述第二内存列中包括M个所述第二内存颗粒。
在一个示例性实施例中，N为2，M为10；或者，N为4，M为10。
在一个示例性实施例中，在N为2，M为10的情况下，所述内存扩展板卡符合E3.S硬盘板卡的尺寸规范；或者，
在N为4，M为10的情况下，所述内存扩展板卡符合3.5寸U.2硬盘的尺寸规范。
在一个示例性实施例中，M个所述第一内存颗粒中P个所述第一内存颗粒用于处理数据，Q个所述第一内存颗粒用于处理误差校正码，M为P与Q之和；
M个所述第二内存颗粒中P个所述第二内存颗粒用于处理数据，Q个所述第二内存颗粒用于处理误差校正码。
在一个示例性实施例中，所述第一内存颗粒和所述第二内存颗粒均为位宽为x4的双倍速率协议5的动态内存颗粒。
在一个示例性实施例中，每个双倍速率协议5的动态内存颗粒的容量为以下之一：4Gbit，8Gbit，16Gbit，64Gbit，128Gbit。
在一个示例性实施例中，所述第一内存单元和所述第二内存单元均为内存颗粒；
每个所述内存颗粒上部署了一组或者多组对称设置的数据引脚对；
每组所述数据引脚对包括第一数据引脚和第二数据引脚；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第一数据引脚连接的第一数据信号线还与位于底面的内存颗粒的所述第二数据引脚连接；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第二数据引脚连接的第二数据信号线还与位于底面的内存颗粒的所述第一数据引脚连接。
在一个示例性实施例中，每个所述内存颗粒上还部署了一组或者多组对称设置的控制引脚对；
每组所述控制引脚对包括第一控制引脚和第二控制引脚；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第一控制引脚连接的第一控制信号线还与位于底面的内存颗粒的所述第二控制引脚连接；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第二控制引脚连接的第二控制信号线还与位于底面的内存颗粒的所述第一控制引脚连接。
在一个示例性实施例中，每个内存颗粒上还部署了镜像控制引脚；
所述内存扩展控制芯片还与每个内存颗粒的所述镜像控制引脚连接；
所述内存扩展控制芯片用于向位于顶面的内存颗粒的所述镜像控制引脚发送第一控制信号，并向位于底面的内存颗粒的所述镜像控制引脚发送第二控制信号，其中，所述第一控制信号用于将位于顶面的内存颗粒设置为按照默认模式运行，所述第二控制信号用于将位于底面的内存颗粒设置为按照信号交叉互换模式运行。
通过本申请，内存模组包括：控制芯片，第一内存通道和第二内存通道，部署了计算快速连接协议接口的控制芯片分别连接第一内存通道和第二内存通道，包括多个第一内存单元的第一内存通道部署在内存板卡的顶面，包括多个第二内存单元的第二内存通道部署在内存板卡的底面多个第一内存单元与多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。也就是说，通过将包括多个第一内存单元的第一内存通道和包括多个第二内存单元的第二内存通道分别镜像布局在内存板卡的顶面和内存板卡的底面，使得内存板卡的内存容量是第一内存通道和第二内存通道的总和，同时镜像布局节省内存单元占用的体积，提高了内存容量，再通过基于计算快速连接协议的控制芯片分别与第一内存通道与第二内存通道连接，使控制芯片的内存控制能力提高，从而提高了内存扩展能力。因此，解决了内存容量以及内存扩展能力较低的问题，进而达到了提高内存容量以及内存扩展能力的效果。
附图说明
图1是根据本申请实施例的一种可选的内存模组的示意图；
图2是根据本申请可选的实施方式的内存板卡的示意图一；
图3是根据本申请可选的实施方式的内存板卡的示意图二；
图4是根据本申请可选的实施方式的内存模组的示意图一；
图5是根据本申请可选的实施方式的内存模组的示意图二；
图6是根据本申请实施例的一种可选的服务器的内存扩展板卡的示意图；
图7是根据本申请可选的实施方式的服务器的内存扩展板卡的示意图一；
图8是根据本申请可选的实施方式的服务器的内存扩展板卡的示意图二。
具体实施方式
下文中将参考附图并结合实施例来详细说明本申请的实施例。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本实施例中提供了一种内存模组，图1是根据本申请实施例的一种可选的内存模组的示意图，如图1所示，所述内存模组包括：控制芯片102，第一内存通道104和第二内存通道106，其中，
所述控制芯片102分别与所述第一内存通道104和所述第二内存通道106连接，所述控制芯片102上部署了计算快速连接协议接口，所述快速连接协议接口用于连接符合快速连接协议的设备，所述控制芯片102用于控制所述第一内存通道104和所述第二内存通道106；
所述第一内存通道104部署在内存板卡的顶面，所述第二内存通道106部署在所述内存板卡的底面；
所述第一内存通道104中包括多个第一内存单元，所述第二内存通道106中包括多个第二内存单元，所述多个第一内存单元与所述多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。
通过上述内存模组，内存模组包括：控制芯片，第一内存通道和第二内存通道，部署了计算快速连接协议接口的控制芯片分别连接第一内存通道和第二内存通道，包括多个第一内存单元的第一内存通道部署在内存板卡的顶面，包括多个第二内存单元的第二内存通道部署在内存板卡的底面多个第一内存单元与多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。也就是说，通过将包括多个第一内存单元的第一内存通道和包括多个第二内存单元的第二内存通道分别镜像布局在内存板卡的顶面和内存板卡的底面，使得内存板卡的内存容量是第一内存通道和第二内存通道的总和，同时镜像布局节省内存单元占用的体积，提高了内存容量，再通过基于计算快速连接协议的控制芯片分别与第一内存通道与第二内存通道连接，使控制芯片的内存控制能力提高，从而提高了内存扩展能力。因此，解决了内存容量以及内存扩展能力较低的问题，进而达到了提高内存容量以及内存扩展能力的效果。
可选地，在本实施例中，上述内存模组可以但不限于用于连接符合快速协议的设备，实现控制符合快速协议的设备与内存模组的通信，实现符合快速协议的设备提供的数据在内存模组上的读写，从而提高符合快速连接协议的设备的内存扩展能力。
可选地，在本实施例中，计算快速协议可以但不限于是CXL（Compute ExpressLink，一种高速串行协议）协议等可以用来连接CPU和Accelerator（加速器）、MemoryBuffer（存储缓冲器）及Smart NIC（Smart network interface card，智能网卡）等设备，用于AI（Artificial Intelligence，人工智能）机器学习和高性能计算等场景的内存总线协议。CXL协议可以但不限于实现开放工业标准用于高带宽低延迟的设备互联，在本申请实施例中，以计算快速连接协议为CXL协议为例进行说明。
可选地，在本实施例中，符合快速连接协议的设备可以但不限于是支持快速连接协议的主机、CPU、服务器等等。
可选地，在本实施例中，控制芯片可以但不限于为一种支持计算快速连接协议的内存扩展控制器芯片，如MXC（Memory Expander Controller，内存扩展控制）芯片。MXC芯片可以但不限于通过PCIe5.0（Peripheral component interconnect express5.0，高速串行计算机扩展总线标准5.0）物理接口与CPU实现互连，后级分成两个Sub-Channel（子通道），每一个Sub-Channel最多可以挂载4个Rank（连接到同一个片选信号的内存颗粒），从而实现内存容量的扩展，在本申请实施例中，以控制芯片为MXC芯片为例进行说明。
可选地，在本实施例中，内存板卡可以但不限于是顶面和底面都支持部署多个内存单元的存储板卡。内存板卡上可以但不限于部署一个EEPROM（Electrically ErasableProgrammable read only memory，带电可擦可编程只读存储器）芯片，用于EEPROM芯片存储内存单元的容量、速率、生产厂家等规格数据，内存模组上电启动后，可以但不限于先从EEPROM中读取规格数据，然后执行各项初始化配置。
可选地，在本实施例中，第一内存通道可以但不限于包括以列为单位规则排列的多个第一内存单元，第二内存通道可以但不限于包括以列为单位规则排列的多个第二内存单元。
可选地，在本实施例中，多个第一内存单元可以但不限于与多个第二内存单元一一对应并相对于内存板卡呈镜像布局。也就是说，若第一内存通道中包括了多个第一内存单元：第一内存单元1、第一内存单元2、第一内存单元3、...、第一内存单元N，第二内存通道中包括了多个第二内存单元：第二内存单元1、第二内存单元2、第二内存单元3、...、第二内存单元N，则第一内存单元1与第二内存单元1对应且相对于内存板卡镜像排列、第一内存单元2与第二内存单元2对应且相对于内存板卡镜像排列、第一内存单元3与第二内存单元3对应且相对于内存板卡镜像排列、...、第一内存单元N与第二内存单元N对应且相对于内存板卡镜像排列。
可选地，在本实施例中，第一内存单元和第二内存单元可以但不限于是晶片经过封装后得到的内存颗粒，如DDR5 DRAM（Double Data Rate5 Dynamic Random AccessMemory，第5代双倍数据速率同步动态随机存取内存）颗粒、DDR4 DRAM颗粒等。本申请在此对内存颗粒的种类不作限定，在本申请实施例中，第一内存单元和第二内存单元为DDR5DRAM颗粒为例进行说明。
可选地，在本实施例中，MXC芯片（控制芯片）可以但不限于连接符合CXL协议（计算快速连接协议）的设备后，控制部署在内存板卡的Top面（顶面）的第一内存通道以及部署在内存板卡的bottom面（底面）的第二内存通道实现设备的内存读写等操作。第一内存通道中可以但不限于包括多个与多个第二DDR5 DRAM颗粒（第二内存单元）一一对应并相对于内存板卡镜像排列的第一DDR5 DRAM颗粒（第一内存单元）。
在一个示例性实施例中，所述第一内存单元为第一内存颗粒，所述第二内存单元为第二内存颗粒，多个所述第一内存颗粒被平均划分为N个第一内存列，多个所述第二内存颗粒被平均划分为N个第二内存列，其中，N为大于2的整数；每个所述第一内存列中包括M个所述第一内存颗粒，每个所述第二内存列中包括M个所述第二内存颗粒。
可选地，在本实施例中，多个第一内存单元可以但不限于为被平均划分为N个第一RANK（第一内存列）的第一DDR5 DRAM内存颗粒（第一内存颗粒），多个第二内存单元可以但不限于为被平均划分为N个第二RANK（第二内存列）的第二DDR5 DRAM内存颗粒（第二内存颗粒），每个第一RANK中可以但不限于包括M个第一DDR5 DRAM内存颗粒，每个第二RANK中可以但不限于包括M个第二DDR5 DRAM内存颗粒。
在一个示例性实施例中，N为2n，n为正整数。
可选地，在本实施例中，由于MXC内存扩展芯片上可以挂载的内存单元个数为2n，所以N的取值为2n，也就是说，一个MXC芯片可以挂载2根内存条，4个MXC 芯片可以挂载8根内存条。
在一个示例性实施例中，N为2，M为10；或者，N为4，M为10。
在一个可选的实施方式中，提供了一种内存板卡的示意图一，图2是根据本申请可选的实施方式的内存板卡的示意图一，如图2所示，在N为2，M为10的情况下，第一内存单元ChannelA被平均划分为2个第一内存列：第一RANK0和第一RANK1，第一RANK0中包括10个第一DDR5 DRAM内存颗粒，第一RANK1中包括10个第一DDR5 DRAM内存颗粒。第二内存单元ChannelB被平均划分为2个第二内存列：第二RANK0和第二RANK1，第二RANK0中包括10个第一DDR5 DRAM内存颗粒，第二RANK1中包括10个第一DDR5 DRAM内存颗粒。
在一个可选的实施方式中，提供了一种内存板卡的示意图二，图3是根据本申请可选的实施方式的内存板卡的示意图二，如图3所示，在N为4，M为10的情况下，第一内存单元ChannelA被平均划分为4个第一内存列：第一RANK0、第一RANK1、第一RANK2和第一RANK3，第一RANK0、第一RANK1、第一RANK2和第一RANK3中都包括10个第一DDR5 DRAM内存颗粒。第二内存单元ChannelB被平均划分为2个第二内存列：第二RANK0、第二RANK1、第二RANK2和第二RANK3，第二RANK0、第二RANK1、第二RANK2和第二RANK3中都包括10个第一DDR5 DRAM内存颗粒。
在一个示例性实施例中，M个所述第一内存颗粒中P个所述第一内存颗粒用于处理数据，Q个所述第一内存颗粒用于处理误差校正码，M为P与Q之和；M个所述第二内存颗粒中P个所述第二内存颗粒用于处理数据，Q个所述第二内存颗粒用于处理误差校正码。
可选地，在本实施例中，若M=10，则同一面上相邻的10颗第一DDR5 DRAM颗粒（第一内存颗粒）组成一个Rank（一个第一内存列），其中8颗第一DDR5 DRAM用于处理数据、2颗第一DDR5 DRAM用于处理ECC（误差校正码）；同一面上相邻的10颗第二DDR5 DRAM颗粒（第二内存颗粒）组成一个Rank（一个第二内存列），其中8颗第二DDR5 DRAM用于处理数据、2颗第二DDR5 DRAM用于处理ECC（误差校正码）。即在M=10的情况下，P=8，Q=2。
在一个示例性实施例中，所述第一内存颗粒和所述第二内存颗粒均为位宽为x4的双倍速率协议5的动态内存颗粒。
可选地，在本实施例中，双倍速率协议可以但不限于是DDR（Double Data Rate)协议等支持更高的外部数据传输率的协议。
可选地，在本实施例中，单颗DDR5协议的DRAM颗粒（双倍速率协议5的动态内存颗粒）的位宽可以但不限于是x4和x8，x4位宽的内存颗粒与MXC芯片之间需要4根数据信号线，x8位宽的内存颗粒与MXC芯片之间需要8根数据信号线。数据信号线越多，PCB的布线难度越大，需要更多的PCB板层。因此本申请实施例中采用位宽为x4的DDR5协议的DRAM颗粒实现内存模组的应用。
在一个示例性实施例中，每个双倍速率协议5的动态内存颗粒的容量为以下之一：4Gbit，8Gbit，16Gbit，64Gbit，128Gbit。
可选地，在本实施例中，每个DDR5协议的DRAM颗粒（动态内存颗粒）单颗内存容量可以是没有限制的，常见的单颗容量有4Gbit，8Gbit，16Gbit，64Gbit，128Gbit，不同容量的DDR5协议的DRAM颗粒设计工艺方面可以是没有区别的。
可选地，在本实施例中，在N为2，M为10的情况下，对于位宽为x4的DDR5 DRAM颗粒，如果单颗的容量是4Gbit，则该内存模组的总容量可达16GB；如果单颗的容量是8Gbit，则该内存模组的总容量可达32GB；如果单颗的容量是16Gbit，则内存模组的总容量可达64GB；如果单颗的容量是32Gbit，则内存模组的总容量可达128GB。
可选地，在本实施例中，在N为2，M为10的情况下，如果采用三星3DS封装的DDR5DRAM颗粒，单颗的容量可达64Gbit，则该内存模组的总容量可以达到256GB；单颗的容量可达128Gbit，则该内存模组的总容量可以达到512GB。
可选地，在本实施例中，在N为4，M为10的情况下，对于位宽为x4的DDR5 DRAM颗粒，如果单颗的容量是4Gbit，则该内存模组的总容量可达32GB；如果单颗的容量是8Gbit，则该内存模组的总容量可达64GB；如果单颗的容量是16Gbit，则内存模组的总容量可达128GB；如果单颗的容量是32Gbit，则内存模组的总容量可达256GB。
可选地，在本实施例中，在N为4，M为10的情况下，如果采用三星3DS封装的DDR5DRAM颗粒，单颗的容量64Gbit，则内存模组的总容量可达512GB；单颗的容量128Gbit，则内存模组的总容量可达1TB。
在一个示例性实施例中，所述第一内存单元和所述第二内存单元均为内存颗粒；每个所述内存颗粒上部署了一组或者多组对称设置的数据引脚对；每组所述数据引脚对包括第一数据引脚和第二数据引脚；所述控制芯片上与位于顶面的内存颗粒的所述第一数据引脚连接的第一数据信号线还与位于底面的内存颗粒的所述第二数据引脚连接；所述控制芯片上与位于顶面的内存颗粒的所述第二数据引脚连接的第二数据信号线还与位于底面的内存颗粒的所述第一数据引脚连接。
可选地，在本实施例中，控制芯片上部署了第一数据信号线dq0、dq2和第二数据信号线dq1、dq3，每个内存颗粒上部署了两组对称设置的数据引脚对，第一组数据引脚对包括第一数据引脚DQ0和第二数据引脚DQ1、第二组数据引脚对包括第一数据引脚DQ2和第二数据引脚DQ3，则控制芯片上与位于顶面的内存颗粒的第一数据引脚DQ0连接的第一数据信号线dq0还与位于底面的内存颗粒的第二数据引脚DQ1连接，控制芯片上与位于顶面的内存颗粒的第一数据引脚DQ2连接的第一数据信号线dq2还与位于底面的内存颗粒的第二数据引脚DQ3连接；控制芯片上与位于顶面的内存颗粒的第二数据引脚DQ1连接的第二数据信号线dq1还与位于底面的内存颗粒的第一数据引脚DQ0连接，控制芯片上与位于顶面的内存颗粒的第二数据引脚DQ3连接的第二数据信号线dq3还与位于底面的内存颗粒的第一数据引脚DQ2连接。
在一个示例性实施例中，每个所述内存颗粒上还部署了一组或者多组对称设置的控制引脚对；每组所述控制引脚对包括第一控制引脚和第二控制引脚；所述控制芯片与位于顶面的内存颗粒的所述第一控制引脚连接的第一控制信号线还与位于底面的内存颗粒的所述第二控制引脚连接；所述控制芯片与位于顶面的内存颗粒的所述第二控制引脚连接的第二控制信号线还与位于底面的内存颗粒的所述第一控制引脚连接。
可选地，在本实施例中，控制芯片上部署了第一控制信号线ca0、ca2和第二控制信号线ca1、ca3，每个内存颗粒上还部署了两组对称设置的控制引脚对，第一组控制引脚对包括第一控制引脚CA0和第二控制引脚CA1、第二组控制引脚对包括第一控制引脚CA2和第二控制引脚CA3，则控制芯片上与位于顶面的内存颗粒的第一控制引脚CA0连接的第一控制信号线ca0还与位于底面的内存颗粒的第二控制引脚CA1连接，控制芯片上与位于顶面的内存颗粒的第一控制引脚CA2连接的第一控制信号线ca2还与位于底面的内存颗粒的第二控制引脚CA3连接；控制芯片上与位于顶面的内存颗粒的第二控制引脚CA1连接的第二控制信号线ca1还与位于底面的内存颗粒的第一控制引脚CA0连接，控制芯片上与位于顶面的内存颗粒的第二控制引脚CA3连接的第二控制信号线ca3还与位于底面的内存颗粒的第一控制引脚CA2连接。
在一个示例性实施例中，每个内存颗粒上还部署了镜像控制引脚；所述控制芯片还与每个内存颗粒的所述镜像控制引脚连接；所述控制芯片用于向位于顶面的内存颗粒的所述镜像控制引脚发送第一控制信号，并向位于底面的内存颗粒的所述镜像控制引脚发送第二控制信号，其中，所述第一控制信号用于将位于顶面的内存颗粒设置为按照默认模式运行，所述第二控制信号用于将位于底面的内存颗粒设置为按照信号交叉互换模式运行。
可选地，在本实施例中，每个内存颗粒上部署的镜像控制引脚可以但不限于用于将板卡TOP面与BOTTOM面上的内存颗粒进行完全的镜像布局，使得TOP面和BOTTOM面上内存颗粒的信号引脚是左右交叉的。
可选地，在本实施例中，TOP面上内存颗粒的信号线正常连接，从而保证第一控制信号用于将位于TOP面的内存颗粒设置为按照默认模式运行，BOTTOM面上内存颗粒的信号线两两互换，从而保证第二控制信号用于将位于BOTTOM面的内存颗粒设置为按照信号交叉互换模式运行。
可选地，在本实施例中，对于控制芯片：由于内存板卡BOTTOM面上的内存颗粒与MXC之间的信号互连是交叉的，需要在硬件电路上将内存颗粒的MIR引脚上拉，使得BOTTOM面上的内存颗粒在初始化时，自动设置为“信号在自身内部实现交叉互换”。TOP面上内存颗粒的MIR引脚下拉，信号不会在内部交叉互换，从而保证内存板卡的顶面和底面两面控制逻辑上一致。
在一个可选的实施方式中，提供了一种内存模组的示意图一，图4是根据本申请可选的实施方式的内存模组的示意图一，如图4所示，控制芯片MXC分别通过Data Bus（数据总线）与第一内存通道ChannelA和第二内存通道ChannelB连接，控制芯片MXC上部署了CXL接口（计算快速连接协议接口），CXL接口用于连接符合计算快速连接协议的设备，第一内存通道ChannelA部署在内存板卡的顶面，第二内存通道ChannelB部署在内存板卡的底面；第一内存通道ChannelA中包括2个第一内存单元：RANK0和RANK1，第二内存通道ChannelB中包括2个第二内存单元：RANK0和RANK1，2个第一内存单元与2个第二内存单元一一对应并相对于内存板卡呈镜像布局。在此情况下，N=2，M=10。
可选地，在本实施例中，该第一种内存模组的板卡可以但不限于通过PCIe x8金手指与主板实现互连，金手指上的SMBus总线可以实现MXC芯片与主板HOST通信；Flash（闪存）给MXC芯片提供固件；Debug Port（调试端口）用于单板调试。该内存模组的板卡搭载一颗MXC内存扩展芯片和40颗位宽为x4的DDR5 DRAM颗粒；板卡的Top面上排布20颗DDR5 DRAM颗粒、Bottom面上也排布20颗DDR5 DRAM颗粒；板卡两面的DDR5 DRAM颗粒镜像布局、对称排列；同一面上相邻的10颗DDR5 DRAM颗粒组成一个Rank，其中8颗DDR5 DRAM用于处理数据、2颗DDR5 DRAM用于处理ECC；MXC芯片左右两侧的Rank分别对应Channel A和Channel B。
在一个可选的实施方式中，提供了一种内存模组的示意图二，图5是根据本申请可选的实施方式的内存模组的示意图二，如图5所示，控制芯片MXC分别通过Data Bus与第一内存通道ChannelA和第二内存通道ChannelB连接，控制芯片MXC上部署了CXL接口（计算快速连接协议接口），CXL接口用于连接符合计算快速连接协议的设备，第一内存通道ChannelA部署在内存板卡的顶面，第二内存通道ChannelB部署在内存板卡的底面；第一内存通道ChannelA中包括4个第一内存单元：RANK0、RANK1、RANK2、RANK3，第二内存通道ChannelB中包括4个第二内存单元：RANK0、RANK1、RANK2、RANK3，4个第一内存单元与4个第二内存单元一一对应并相对于内存板卡呈镜像布局。在此情况下，N=4，M=10。
可选地，在本实施例中，第二种内存模组的板卡也是通过PCIe x8（PeripheralComponent Interconnect Express x8，8位高速串行 计算机扩展总线标准）金手指与主板实现互连，金手指上的SMBus（System Management Bus,系统管理总线）总线可以实现MXC芯片与主板HOST（主机）通信；Flash（非易失性存储介质）给MXC芯片提供固件；Debug Port（调试端口）用于单板调试。第二种内存模组的板卡上搭载一颗MXC内存扩展芯片和80颗位宽为x4的DDR5 DRAM颗粒；第二种内存模组分别在Channel A和Channel B上设计了4个Rank，相较于第一种内存模组而言，DRAM颗粒的数量翻了一倍。
可选地，在本实施例中，如果将本申请实施例中的内存模组挂载到支持CXL协议的设备的PCIe5.0接口上，则基于CXL协议可以大大扩展设备CPU的内存容量和带宽，利用PCIe5.0接口和MXC芯片给CPU扩展大容量的内存，满足计算节点的需求。
在本实施例中还提供了一种服务器的内存扩展板卡，图6是根据本申请实施例的一种可选的服务器的内存扩展板卡的示意图，包括：内存板卡602，内存扩展控制芯片604，第一内存通道606和第二内存608，其中，
所述内存扩展控制芯片604分别与所述第一内存通道606和所述第二内存通道608连接，所述内存扩展控制芯片604上部署了计算快速连接协议接口，所述快速连接协议接口用于连接服务器610；
所述内存扩展控制芯片604和所述第一内存通道606部署在所述内存板卡602的顶面，所述第二内存通道608部署在所述内存板卡602的底面；
所述第一内存通道606中包括多个第一内存单元，所述第二内存通道608中包括多个第二内存单元，所述多个第一内存单元与所述多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。
通过上述服务器的内存扩展板卡，通过将包括多个第一内存单元的第一内存通道和包括多个第二内存单元的第二内存通道分别镜像布局在内存板卡的顶面和内存板卡的底面，使得内存板卡的内存容量是第一内存通道和第二内存通道的总和，同时镜像布局节省内存单元占用的体积，提高了内存容量，再通过基于计算快速连接协议的内存扩展控制芯片分别与第一内存通道与第二内存通道连接，使内存扩展控制芯片的内存控制能力提高，从而提高了内存扩展能力。因此，解决了内存容量以及内存扩展能力较低的问题，进而达到了提高内存容量以及内存扩展能力的效果。
可选地，在本实施例中，上述服务器的内存板卡可以但不限于应用于用于连接符合快速协议的服务器，实现控制符合快速协议的服务器与内存板卡的通信，实现符合快速协议的服务器提供的数据在内存板卡上的读写，从而提高符合快速连接协议的服务器的内存扩展能力。
可选地，在本实施例中，计算快速协议可以但不限于是CXL（Compute ExpressLink）协议等可以用来连接CPU和Accelerator、Memory Buffer及Smart NIC等设备，用于AI机器学习和高性能计算等场景的内存总线协议。CXL协议可以但不限于实现开放工业标准用于高带宽低延迟的设备互联，在本申请实施例中，以计算快速连接协议为CXL协议为例进行说明。
可选地，在本实施例中，内存扩展控制芯片可以但不限于为一种支持计算快速连接协议的内存扩展控制器芯片，如MXC（Memory Expander Controller）芯片。MXC芯片可以但不限于通过PCIe5.0物理接口与CPU实现互连，后级分成两个Sub-Channel，每一个Sub-Channel最多可以挂载4个Rank，从而实现内存容量的扩展，在本申请实施例中，以控制芯片为MXC芯片为例进行说明。
可选地，在本实施例中，内存板卡可以但不限于是顶面和底面都支持部署多个内存单元的存储板卡。内存板卡上可以但不限于部署一个EEPROM芯片，用于EEPROM芯片存储内存单元的容量、速率、生产厂家等规格数据，内存模组上电启动后，可以但不限于先从EEPROM中读取规格数据，然后执行各项初始化配置。
可选地，在本实施例中，第一内存通道可以但不限于包括以列为单位规则排列的多个第一内存单元，第二内存通道可以但不限于包括以列为单位规则排列的多个第二内存单元。
可选地，在本实施例中，多个第一内存单元可以但不限于与多个第二内存单元一一对应并相对于内存板卡呈镜像布局。也就是说，若第一内存通道中包括了多个第一内存单元：第一内存单元1、第一内存单元2、第一内存单元3、...、第一内存单元N，第二内存通道中包括了多个第二内存单元：第二内存单元1、第二内存单元2、第二内存单元3、...、第二内存单元N，则第一内存单元1与第二内存单元1对应且相对于内存板卡镜像排列、第一内存单元2与第二内存单元2对应且相对于内存板卡镜像排列、第一内存单元3与第二内存单元3对应且相对于内存板卡镜像排列、...、第一内存单元N与第二内存单元N对应且相对于内存板卡镜像排列。
可选地，在本实施例中，第一内存单元和第二内存单元可以但不限于是晶片经过封装后得到的内存颗粒，如DDR5 DRAM颗粒、DDR4 DRAM颗粒等。本申请在此对内存颗粒的种类不作限定，在本申请实施例中，第一内存单元和第二内存单元为DDR5 DRAM颗粒为例进行说明。
可选地，在本实施例中，MXC芯片（内存扩展控制芯片）可以但不限于连接符合CXL协议（计算快速连接协议）的服务器后，控制部署在内存板卡的Top面（顶面）的第一内存通道以及部署在内存板卡的bottom面（底面）的第二内存通道实现服务器的内存读写等操作。第一内存通道中可以但不限于包括多个与多个第二DDR5 DRAM颗粒（第二内存单元）一一对应并相对于内存板卡镜像排列的第一DDR5 DRAM颗粒（第一内存单元）。
在一个示例性实施例中，所述第一内存单元为第一内存颗粒，所述第二内存单元为第二内存颗粒，多个所述第一内存颗粒被平均划分为N个第一内存列，多个所述第二内存颗粒被平均划分为N个第二内存列，其中，N为大于2的整数；每个所述第一内存列中包括M个所述第一内存颗粒，每个所述第二内存列中包括M个所述第二内存颗粒。
可选地，在本实施例中，多个第一内存单元可以但不限于为被平均划分为N个第一RANK（第一内存列）的第一DDR5 DRAM内存颗粒（第一内存颗粒），多个第二内存单元可以但不限于为被平均划分为N个第二RANK（第二内存列）的第二DDR5 DRAM内存颗粒（第二内存颗粒），每个第一RANK中可以但不限于包括M个第一DDR5 DRAM内存颗粒，每个第二RANK中可以但不限于包括M个第二DDR5 DRAM内存颗粒。在一个示例性实施例中，N为2，M为10；或者，N为4，M为10。
可选地，在本实施例中，N为2，M为10的情况下，服务器的内存板卡中的第一内存单元和第二内存单元都被平均划分为2个RANK，每个RANK中包括10个DDR5 DRAM内存颗粒。
可选地，在本实施例中，N为4，M为10的情况下，服务器的内存板卡中的第一内存单元和第二内存单元都被平均划分为4个RANK，每个RANK中包括10个DDR5 DRAM内存颗粒。
在一个示例性实施例中，在N为2，M为10的情况下，所述内存扩展板卡符合E3.S硬盘板卡的尺寸规范；或者，在N为4，M为10的情况下，所述内存扩展板卡符合3.5寸U.2硬盘的尺寸规范。
可选地，在本实施例中，在N为2，M为10的情况下，内存扩展板卡可以但不限于采用E3.S硬盘的形态。通过估算，该服务器的内存扩展板卡的功耗大约是25W，小于E3.S形态盘规定的40W功耗上限。相较于已有的内存扩展板卡，外形尺寸更小、整体更轻薄，便于部署在服务器的前后窗上，十分有利于服务器的内存扩展板卡的插拔操作、维护和切换。
可选地，在本实施例中，在N为4，M为10的情况下，内存扩展板卡可以但不限于采用3.5寸U.2硬盘尺寸的形态，便于部署在服务器的前后窗上，有利于内存模块的插拔操作、维护和切换。
可选地，在本实施例中，E3.S 盘的结构尺寸是112.75*76*16.8mm，由于MXC芯片只能使用PCIE x8的接口，根据PCB（Printed Circuit Board，印制电路板）布局和结构的尺寸设计，E3.S盘只能容纳一个MXC芯片和40个内存颗粒。如果没有板卡尺寸方面的限制，理论上可以采用更多的MXC芯片，以便扩展更大的内存容量。
可选地，在本实施例中，E3.S 盘的尺寸是112.75*76*16.8mm，3.5寸U.2盘的尺寸是147*102*26mm，这两种盘是服务器上常用的尺寸规格，并且比现有的内存条扩展卡的尺寸小，便于密集部署在服务器的前后窗中。
在一个可选的实施方式中，提供了一种服务器的内存扩展板卡的示意图一，图7是根据本申请可选的实施方式的服务器的内存扩展板卡的示意图一，如图7所示，服务器与内存扩展板卡通过金手指x8 Gold Finger连接，在N为2，M为10的情况下，第一内存单元ChannelA被平均划分为2个第一内存列：第一RANK0和第一RANK1，第一RANK0中包括10个第一DDR5 DRAM内存颗粒，第一RANK1中包括10个第一DDR5 DRAM内存颗粒。第二内存单元ChannelB被平均划分为2个第二内存列：第二RANK0和第二RANK1，第二RANK0中包括10个第一DDR5 DRAM内存颗粒，第二RANK1中包括10个第一DDR5 DRAM内存颗粒。
在一个可选的实施方式中，提供了一种服务器的内存扩展板卡的示意图二，图8是根据本申请可选的实施方式的服务器的内存扩展板卡的示意图二，如图8所示，服务器与内存扩展板卡通过金手指x8 Gold Finger连接，在N为4，M为10的情况下，第一内存单元ChannelA被平均划分为4个第一内存列：第一RANK0、第一RANK1、第一RANK2和第一RANK3，第一RANK0、第一RANK1、第一RANK2和第一RANK3中都包括10个第一DDR5 DRAM内存颗粒。第二内存单元ChannelB被平均划分为2个第二内存列：第二RANK0、第二RANK1、第二RANK2和第二RANK3，第二RANK0、第二RANK1、第二RANK2和第二RANK3中都包括10个第一DDR5 DRAM内存颗粒。
在一个示例性实施例中，M个所述第一内存颗粒中P个所述第一内存颗粒用于处理数据，Q个所述第一内存颗粒用于处理误差校正码，M为P与Q之和；M个所述第二内存颗粒中P个所述第二内存颗粒用于处理数据，Q个所述第二内存颗粒用于处理误差校正码。
可选地，在本实施例中，若M=10，则同一面上相邻的10颗第一DDR5 DRAM颗粒（第一内存颗粒）组成一个Rank（一个第一内存列），其中8颗第一DDR5 DRAM用于处理数据、2颗第一DDR5 DRAM用于处理ECC（误差校正码）；同一面上相邻的10颗第二DDR5 DRAM颗粒（第二内存颗粒）组成一个Rank（一个第二内存列），其中8颗第二DDR5 DRAM用于处理数据、2颗第二DDR5 DRAM用于处理ECC（误差校正码）。即在M=10的情况下，P=8，Q=2。
在一个示例性实施例中，所述第一内存颗粒和所述第二内存颗粒均为位宽为x4的双倍速率协议5的动态内存颗粒。
可选地，在本实施例中，双倍速率协议可以但不限于是DDR（Double Data Rate)协议等支持更高的外部数据传输率的协议。
可选地，在本实施例中，单颗DDR5协议的DRAM颗粒（双倍速率协议5的动态内存颗粒）的位宽可以但不限于是x4和x8，x4位宽的内存颗粒与MXC芯片之间需要4根数据信号线，x8位宽的内存颗粒与MXC芯片之间需要8根数据信号线。数据信号线越多，PCB的布线难度越大，需要更多的PCB板层。因此本申请实施例中采用位宽为x4的DDR5协议的DRAM颗粒实现服务器的内存扩展板卡的应用。
在一个示例性实施例中，每个双倍速率协议5的动态内存颗粒的容量为以下之一：4Gbit，8Gbit，16Gbit，64Gbit，128Gbit。
可选地，在本实施例中，每个DDR5协议的DRAM颗粒（动态内存颗粒）单颗内存容量可以是没有限制的，常见的单颗容量有4Gbit，8Gbit，16Gbit，64Gbit，128Gbit，不同容量的DDR5协议的DRAM颗粒设计工艺方面可以是没有区别的。
可选地，在本实施例中，在N为2，M为10的情况下，对于位宽为x4的DDR5 DRAM颗粒，如果单颗的容量是4Gbit，则该服务器的内存扩展板卡的总容量可达16GB；如果单颗的容量是8Gbit，则该服务器的内存扩展板卡的总容量可达32GB；如果单颗的容量是16Gbit，则服务器的内存扩展板卡的总容量可达64GB；如果单颗的容量是32Gbit，则服务器的内存扩展板卡的总容量可达128GB。
可选地，在本实施例中，在N为2，M为10的情况下，如果采用三星3DS封装的DDR5DRAM颗粒，单颗的容量可达64Gbit，则该服务器的内存扩展板卡的总容量可以达到256GB；单颗的容量可达128Gbit，则该服务器的内存扩展板卡的总容量可以达到512GB。
可选地，在本实施例中，在N为4，M为10的情况下，对于位宽为x4的DDR5 DRAM颗粒，如果单颗的容量是4Gbit，则该服务器的内存扩展板卡的总容量可达32GB；如果单颗的容量是8Gbit，则该服务器的内存扩展板卡的总容量可达64GB；如果单颗的容量是16Gbit，则服务器的内存扩展板卡的总容量可达128GB；如果单颗的容量是32Gbit，则服务器的内存扩展板卡的总容量可达256GB。
可选地，在本实施例中，在N为4，M为10的情况下，如果采用三星3DS封装的DDR5DRAM颗粒，单颗的容量64Gbit，则服务器的内存扩展板卡的总容量可达512GB；单颗的容量128Gbit，则服务器的内存扩展板卡的总容量可达1TB。
在一个示例性实施例中，所述第一内存单元和所述第二内存单元均为内存颗粒；每个所述内存颗粒上部署了一组或者多组对称设置的数据引脚对；每组所述数据引脚对包括第一数据引脚和第二数据引脚；所述内存扩展控制芯片与位于顶面的内存颗粒的所述第一数据引脚连接的第一数据信号线还与位于底面的内存颗粒的所述第二数据引脚连接；所述内存扩展控制芯片与位于顶面的内存颗粒的所述第二数据引脚连接的第二数据信号线还与位于底面的内存颗粒的所述第一数据引脚连接。
可选地，在本实施例中，内存扩展控制芯片上部署了第一数据信号线dq0、dq2和第二数据信号线dq1、dq3，每个内存颗粒上部署了两组对称设置的数据引脚对，第一组数据引脚对包括第一数据引脚DQ0和第二数据引脚DQ1、第二组数据引脚对包括第一数据引脚DQ2和第二数据引脚DQ3，则控制芯片上与位于顶面的内存颗粒的第一数据引脚DQ0连接的第一数据信号线dq0还与位于底面的内存颗粒的第二数据引脚DQ1连接，控制芯片上与位于顶面的内存颗粒的第一数据引脚DQ2连接的第一数据信号线dq2还与位于底面的内存颗粒的第二数据引脚DQ3连接；控制芯片上与位于顶面的内存颗粒的第二数据引脚DQ1连接的第二数据信号线dq1还与位于底面的内存颗粒的第一数据引脚DQ0连接，控制芯片上与位于顶面的内存颗粒的第二数据引脚DQ3连接的第二数据信号线dq3还与位于底面的内存颗粒的第一数据引脚DQ2连接。
在一个示例性实施例中，每个所述内存颗粒上还部署了一组或者多组对称设置的控制引脚对；每组所述控制引脚对包括第一控制引脚和第二控制引脚；所述内存扩展控制芯片与位于顶面的内存颗粒的所述第一控制引脚连接的第一控制信号线还与位于底面的内存颗粒的所述第二控制引脚连接；所述内存扩展控制芯片与位于顶面的内存颗粒的所述第二控制引脚连接的第二控制信号线还与位于底面的内存颗粒的所述第一控制引脚连接。
可选地，在本实施例中，内存扩展控制芯片上部署了第一控制信号线ca0、ca2和第二控制信号线ca1、ca3，每个内存颗粒上还部署了两组对称设置的控制引脚对，第一组控制引脚对包括第一控制引脚CA0和第二控制引脚CA1、第二组控制引脚对包括第一控制引脚CA2和第二控制引脚CA3，则控制芯片上与位于顶面的内存颗粒的第一控制引脚CA0连接的第一控制信号线ca0还与位于底面的内存颗粒的第二控制引脚CA1连接，控制芯片上与位于顶面的内存颗粒的第一控制引脚CA2连接的第一控制信号线ca2还与位于底面的内存颗粒的第二控制引脚CA3连接；控制芯片上与位于顶面的内存颗粒的第二控制引脚CA1连接的第二控制信号线ca1还与位于底面的内存颗粒的第一控制引脚CA0连接，控制芯片上与位于顶面的内存颗粒的第二控制引脚CA3连接的第二控制信号线ca3还与位于底面的内存颗粒的第一控制引脚CA2连接。
在一个示例性实施例中，每个内存颗粒上还部署了镜像控制引脚；所述内存扩展控制芯片还与每个内存颗粒的所述镜像控制引脚连接；所述内存扩展控制芯片用于向位于顶面的内存颗粒的所述镜像控制引脚发送第一控制信号，并向位于底面的内存颗粒的所述镜像控制引脚发送第二控制信号，其中，所述第一控制信号用于将位于顶面的内存颗粒设置为按照默认模式运行，所述第二控制信号用于将位于底面的内存颗粒设置为按照信号交叉互换模式运行。
可选地，在本实施例中，每个内存颗粒上部署的镜像控制引脚可以但不限于用于将板卡TOP面与BOTTOM面上的内存颗粒进行完全的镜像布局，使得TOP面和BOTTOM面上内存颗粒的信号引脚是左右交叉的。
可选地，在本实施例中，TOP面上内存颗粒的信号线正常连接，从而保证第一控制信号用于将位于TOP面的内存颗粒设置为按照默认模式运行，BOTTOM面上内存颗粒的信号线两两互换，从而保证第二控制信号用于将位于BOTTOM面的内存颗粒设置为按照信号交叉互换模式运行。
可选地，在本实施例中，对于内存扩展控制芯片：由于内存板卡BOTTOM面上的内存颗粒与MXC之间的信号互连是交叉的，需要在硬件电路上将内存颗粒的MIR引脚上拉，使得BOTTOM面上的内存颗粒在初始化时，自动设置为“信号在自身内部实现交叉互换”。TOP面上内存颗粒的MIR引脚下拉，信号不会在内部交叉互换，从而保证内存板卡的顶面和底面两面控制逻辑上一致。
可选地，在本实施例中，将服务器的内存扩展板卡设计成E3.S或3.5寸U.2硬盘的尺寸形态，便于部署在高密度的计算节点中，且基于CXL协议，利用PCIe5.0接口和MXC芯片给服务器扩展大容量的内存，从而达到提高服务器内存容量和内存扩展能力的技术效果。
本实施例中的具体示例可以参考上述实施例及示例性实施方式中所描述的示例，本实施例在此不再赘述。
显然，本领域的技术人员应该明白，上述的本申请的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (20)

1.一种内存模组，其特征在于，包括：控制芯片，第一内存通道和第二内存通道，其中，
所述控制芯片分别与所述第一内存通道和所述第二内存通道连接，所述控制芯片上部署了计算快速连接协议接口，所述快速连接协议接口用于连接符合计算快速连接协议的设备；
所述第一内存通道部署在内存板卡的顶面，所述第二内存通道部署在所述内存板卡的底面；
所述第一内存通道中包括多个第一内存单元，所述第二内存通道中包括多个第二内存单元，所述多个第一内存单元与所述多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。
2.根据权利要求1所述的内存模组，其特征在于，所述第一内存单元为第一内存颗粒，所述第二内存单元为第二内存颗粒，多个所述第一内存颗粒被平均划分为N个第一内存列，多个所述第二内存颗粒被平均划分为N个第二内存列，其中，N为大于2的整数；
每个所述第一内存列中包括M个所述第一内存颗粒，每个所述第二内存列中包括M个所述第二内存颗粒。
3.根据权利要求2所述的内存模组，其特征在于，N为2n，n为正整数。
4.根据权利要求2所述的内存模组，其特征在于，N为2，M为10；或者，N为4，M为10。
5.根据权利要求2所述的内存模组，其特征在于，M个所述第一内存颗粒中P个所述第一内存颗粒用于处理数据，Q个所述第一内存颗粒用于处理误差校正码，M为P与Q之和；
M个所述第二内存颗粒中P个所述第二内存颗粒用于处理数据，Q个所述第二内存颗粒用于处理误差校正码。
6.根据权利要求2所述的内存模组，其特征在于，所述第一内存颗粒和所述第二内存颗粒均为位宽为x4的双倍速率协议5的动态内存颗粒。
7.根据权利要求6所述的内存模组，其特征在于，每个双倍速率协议5的动态内存颗粒的容量为以下之一：4Gbit，8Gbit，16Gbit，64Gbit，128Gbit。
8.根据权利要求1所述的内存模组，其特征在于，所述第一内存单元和所述第二内存单元均为内存颗粒；
每个所述内存颗粒上部署了一组或者多组对称设置的数据引脚对；
每组所述数据引脚对包括第一数据引脚和第二数据引脚；
所述控制芯片上与位于顶面的内存颗粒的所述第一数据引脚连接的第一数据信号线还与位于底面的内存颗粒的所述第二数据引脚连接；
所述控制芯片上与位于顶面的内存颗粒的所述第二数据引脚连接的第二数据信号线还与位于底面的内存颗粒的所述第一数据引脚连接。
9.根据权利要求8所述的内存模组，其特征在于，每个所述内存颗粒上还部署了一组或者多组对称设置的控制引脚对；
每组所述控制引脚对包括第一控制引脚和第二控制引脚；
所述控制芯片与位于顶面的内存颗粒的所述第一控制引脚连接的第一控制信号线还与位于底面的内存颗粒的所述第二控制引脚连接；
所述控制芯片与位于顶面的内存颗粒的所述第二控制引脚连接的第二控制信号线还与位于底面的内存颗粒的所述第一控制引脚连接。
10.根据权利要求9所述的内存模组，其特征在于，每个内存颗粒上还部署了镜像控制引脚；
所述控制芯片还与每个内存颗粒的所述镜像控制引脚连接；
所述控制芯片用于向位于顶面的内存颗粒的所述镜像控制引脚发送第一控制信号，并向位于底面的内存颗粒的所述镜像控制引脚发送第二控制信号，其中，所述第一控制信号用于将位于顶面的内存颗粒设置为按照默认模式运行，所述第二控制信号用于将位于底面的内存颗粒设置为按照信号交叉互换模式运行。
11.一种服务器的内存扩展板卡，其特征在于，包括：内存板卡，内存扩展控制芯片，第一内存通道和第二内存通道，其中，
所述内存扩展控制芯片分别与所述第一内存通道和所述第二内存通道连接，所述内存扩展控制芯片上部署了计算快速连接协议接口，所述快速连接协议接口用于连接服务器；
所述内存扩展控制芯片和所述第一内存通道部署在所述内存板卡的顶面，所述第二内存通道部署在所述内存板卡的底面；
所述第一内存通道中包括多个第一内存单元，所述第二内存通道中包括多个第二内存单元，所述多个第一内存单元与所述多个第二内存单元一一对应并相对于所述内存板卡呈镜像布局。
12.根据权利要求11所述的内存扩展板卡，其特征在于，所述第一内存单元为第一内存颗粒，所述第二内存单元为第二内存颗粒，多个所述第一内存颗粒被平均划分为N个第一内存列，多个所述第二内存颗粒被平均划分为N个第二内存列，其中，N为大于2的整数；
每个所述第一内存列中包括M个所述第一内存颗粒，每个所述第二内存列中包括M个所述第二内存颗粒。
13.根据权利要求12所述的内存扩展板卡，其特征在于，N为2，M为10；或者，N为4，M为10。
14.根据权利要求13所述的内存扩展板卡，其特征在于，
在N为2，M为10的情况下，所述内存扩展板卡符合E3.S硬盘板卡的尺寸规范；或者，
在N为4，M为10的情况下，所述内存扩展板卡符合3.5寸U.2硬盘的尺寸规范。
15.根据权利要求12所述的内存扩展板卡，其特征在于，M个所述第一内存颗粒中P个所述第一内存颗粒用于处理数据，Q个所述第一内存颗粒用于处理误差校正码，M为P与Q之和；
M个所述第二内存颗粒中P个所述第二内存颗粒用于处理数据，Q个所述第二内存颗粒用于处理误差校正码。
16.根据权利要求12所述的内存扩展板卡，其特征在于，所述第一内存颗粒和所述第二内存颗粒均为位宽为x4的双倍速率协议5的动态内存颗粒。
17.根据权利要求16所述的内存扩展板卡，其特征在于，每个双倍速率协议5的动态内存颗粒的容量为以下之一：4Gbit，8Gbit，16Gbit，64Gbit，128Gbit。
18.根据权利要求11所述的内存扩展板卡，其特征在于，所述第一内存单元和所述第二内存单元均为内存颗粒；
每个所述内存颗粒上部署了一组或者多组对称设置的数据引脚对；
每组所述数据引脚对包括第一数据引脚和第二数据引脚；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第一数据引脚连接的第一数据信号线还与位于底面的内存颗粒的所述第二数据引脚连接；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第二数据引脚连接的第二数据信号线还与位于底面的内存颗粒的所述第一数据引脚连接。
19.根据权利要求18所述的内存扩展板卡，其特征在于，每个所述内存颗粒上还部署了一组或者多组对称设置的控制引脚对；
每组所述控制引脚对包括第一控制引脚和第二控制引脚；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第一控制引脚连接的第一控制信号线还与位于底面的内存颗粒的所述第二控制引脚连接；
所述内存扩展控制芯片与位于顶面的内存颗粒的所述第二控制引脚连接的第二控制信号线还与位于底面的内存颗粒的所述第一控制引脚连接。
20.根据权利要求19所述的内存扩展板卡，其特征在于，每个内存颗粒上还部署了镜像控制引脚；
所述内存扩展控制芯片还与每个内存颗粒的所述镜像控制引脚连接；
所述内存扩展控制芯片用于向位于顶面的内存颗粒的所述镜像控制引脚发送第一控制信号，并向位于底面的内存颗粒的所述镜像控制引脚发送第二控制信号，其中，所述第一控制信号用于将位于顶面的内存颗粒设置为按照默认模式运行，所述第二控制信号用于将位于底面的内存颗粒设置为按照信号交叉互换模式运行。
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