CN116491227A - 布线电路基板 - Google Patents

布线电路基板 Download PDF

Info

Publication number
CN116491227A
CN116491227A CN202180076434.8A CN202180076434A CN116491227A CN 116491227 A CN116491227 A CN 116491227A CN 202180076434 A CN202180076434 A CN 202180076434A CN 116491227 A CN116491227 A CN 116491227A
Authority
CN
China
Prior art keywords
circuit board
terminal portion
metal supporting
wired circuit
supporting board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180076434.8A
Other languages
English (en)
Inventor
柴田周作
池田敬裕
新纳铁平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Publication of CN116491227A publication Critical patent/CN116491227A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113—Via provided in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/44—Manufacturing insulated metal core circuits or other insulated electrically conductive core circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer or layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09554—Via connected to metal substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09609—Via grid, i.e. two-dimensional array of vias or holes in a single plane
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09618—Via fence, i.e. one-dimensional array of vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明的布线电路基板(X1)在厚度方向(D)上依次具备金属支承基板(10)、绝缘层(20)和导体层(30)。导体层(30)包含端子部(E)和从该端子部(E)伸出的尾线部(T)。端子部(E)具有在厚度方向(D)上贯通绝缘层(20)并与金属支承基板(10)连接的通路部(32)。尾线部(T)具有：基端部(33)，其在与该尾线部(T)的伸出方向正交的方向上的宽度不同于端子部(E)的宽度且与端子部(E)连接；以及通路部(34)，其在厚度方向(D)上贯通绝缘层(20)并与金属支承基板(10)连接。

Description

布线电路基板
技术领域
本发明涉及一种布线电路基板。
背景技术
已知一种具备金属支承基板、金属支承基板上的绝缘层、以及绝缘层上的布线图案的布线电路基板。在该布线电路基板中，从布线的高密度化的观点出发，例如，具有焊盘配置于通孔的(pad on via)构造并设有与金属支承基板电连接的接地端子。这样的布线电路基板例如记载于下述专利文献1。
现有技术文献
专利文献
专利文献1：日本特开2014－157641号公报
发明内容
发明要解决的问题
如图15所示，专利文献1所记载的布线电路基板具有金属支承基板1、绝缘层2和端子部3。绝缘层2具有在厚度方向上贯通该绝缘层2的开口部2a。端子部3包含配置在绝缘层2上的焊盘部4和配置于开口部2a且与金属支承基板1连接的通路部5(焊盘部4和通路部5相连)。即，端子部3具有焊盘配置于通孔的构造且与金属支承基板1电连接，作为接地端子发挥功能。这样的端子部3例如通过具有开口部2a的绝缘层2上的导体材料的成膜和之后的图案化而形成。
在这样的布线电路基板中，为了使端子部3的接地连接低电阻化，例如，需要增大通路部5的直径(通路直径)。然而，端子部3在暴露面具有凹部3a。通路直径越大，凹部3a也越大。在端子部3上接合作为外部部件的端子的焊锡凸块6的情况下，凹部3a越大，越容易在端子部3与焊锡凸块6之间形成空隙G(void)。空隙G的形成会导致端子部3与焊锡凸块6之间的连接不良，不优选。
本发明提供一种适合于布线的高密度化并且适合于在端子部实现相对于外部部件端子而言的良好的连接性和低电阻的接地连接的布线电路基板。
用于解决问题的方案
本发明[1]包含一种布线电路基板，其中，该布线电路基板在厚度方向上依次具备金属支承基板、绝缘层和导体层，所述导体层包含端子部和从该端子部伸出的尾线部，所述端子部具有在厚度方向上贯通所述绝缘层并与所述金属支承基板连接的第1通路部，所述尾线部具有：基端部，其具有与所述端子部的在与该尾线部的伸出方向正交的方向上的宽度不同的宽度，并与所述端子部连接；以及第2通路部，其在厚度方向上贯通所述绝缘层并与所述金属支承基板连接。
在本发明的布线电路基板中，如上述那样，端子部具有与金属支承基板连接的第1通路部，且尾线部从该端子部伸出，该尾线部具有与金属支承基板连接的第2通路部。即，在布线电路基板中，具有通孔上配置焊盘的(VOP)构造的端子部除了经由VOP构造内的第1通路部与金属支承基板电连接之外，还经由VOP构造外的第2通路部与金属支承基板电连接。这样的结构适合于抑制第1通路部和第2通路部各自的大径化并且谋求端子部与金属支承基板之间的电连接的低电阻化。
对于端子部具有VOP构造且适合于抑制第2通路部的大径化的上述结构，在布线电路基板中，上述结构适合于确保能够形成布线的区域，因而适合于谋求布线的高密度化。适合于抑制第1通路部的大径化的上述结构适合于抑制端子部暴露面的凹部的大径化，因而适合于确保端子部相对于外部部件端子而言的良好的连接性。适合于端子部与金属支承基板之间的电连接的低电阻化的上述结构适合于在端子部实现经由金属支承基板的低电阻的接地连接。
本发明[2]在上述[1]所述的布线电路基板的基础上，所述第2通路部相对于所述金属支承基板而言的连接面积大于所述第1通路部相对于所述金属支承基板而言的连接面积。
这样的布线电路基板适合于抑制第1通路部的大径化并且谋求端子部与金属支承基板之间的电连接的低电阻化。
本发明[3]在上述[1]或[2]所述的布线电路基板的基础上，所述尾线部具有多个所述第2通路部。
这样的布线电路基板适合于抑制第1通路部和第2通路部各自的大径化并且谋求端子部与金属支承基板之间的电连接的低电阻化。
本发明[4]在上述[3]所述的布线电路基板的基础上，多个所述第2通路部相对于所述金属支承基板而言的连接面积的合计值大于所述第1通路部相对于所述金属支承基板而言的连接面积。
这样的布线电路基板适合于抑制第1通路部的大径化并且谋求端子部与金属支承基板之间的电连接的低电阻化。
本发明[5]在上述[1]～[4]中任一项所述的布线电路基板的基础上，所述端子部包含靠所述绝缘层侧的第1导体层和位于该第1导体层上的第2导体层。
从确保端子部的强度的观点出发，端子部具有两层构造是优选的。从抑制端子部表面的凹部的尺寸而确保端子部的良好的连接性的观点出发，端子部具有两层构造是优选的。
本发明[6]在上述[1]～[5]中任一项所述的布线电路基板的基础上，所述导体层包含两个所述端子部，所述尾线部从一个端子部延伸到另一个端子部。
这样的结构(从端子部伸出的尾线部被两个端子部共用的结构)适合于在布线电路基板中确保能够形成布线的区域，因而适合于谋求布线的高密度化。
附图说明
图1是本发明的布线电路基板的第1实施方式的局部俯视图。
图2是沿着图1的II-II线的剖视图。
图3表示图1所示的布线电路基板的制造方法的一个例子。图3A表示准备工序，图3B表示基底绝缘层形成工序，图3C表示导体层形成工序，图3D表示覆盖绝缘层形成工序。
图4是第1实施方式的布线电路基板的一个变形例的局部俯视图。在本变形例中，尾线部具有多个第2通路部。
图5是沿着图4的V-V线的剖视图。
图6是第1实施方式的布线电路基板的其他变形例的局部俯视图。在本变形例中，尾线部的图案形状与第1实施方式不同。
图7是第1实施方式的布线电路基板的其他变形例的局部俯视图。在本变形例中，布线电路基板具有由尾线部连起来的两个端子部。
图8是沿着图7的VIII-VIII线的剖视图。
图9表示端子部具有多个第1通路部的情况下的变化。在图9A所示的变形例中，端子部具有与尾线部的第2通路部一起排成一列的多个第1通路部。在图9B所示的变形例中，端子部在俯视时的四个角分别具有第1通路部。
图10是本发明的布线电路基板的第2实施方式的局部俯视图。
图11是沿着图10的XI-XI线的剖视图。
图12表示图10所示的布线电路基板的制造方法中的一部分的工序。图12A表示第1导体层形成工序，图12B表示第2导体层形成工序，图12C表示覆盖绝缘层形成工序。
图13是第2实施方式的布线电路基板的一个变形例的局部俯视图。在本变形例中，设有由尾线部连起来的两个端子部。
图14是沿着图13的XIV-XIV线的剖视图。
图15是以往的布线电路基板的局部剖视图。
具体实施方式
如图1和图2所示，作为本发明的布线电路基板的第1实施方式的布线电路基板X1朝向厚度方向D的一侧依次具备金属支承基板10、作为基底绝缘层的绝缘层20、导体层30和作为覆盖绝缘层的绝缘层40(图1中省略图示)。布线电路基板X1在与厚度方向D正交的方向(面方向)上扩展，具有预定的俯视形状。
金属支承基板10是用于确保布线电路基板X1的强度的基材。作为金属支承基板10的材料，例如，可举出不锈钢、铜、铜合金、铝、镍、钛和铁镍42合金(42Alloy)。作为不锈钢，例如，可举出基于AISI(美国钢铁协会)的规格的SUS304。从金属支承基板10的强度的观点出发，金属支承基板10优选包含从由不锈钢、铜合金、铝、镍和钛组成的组中选出的至少一种金属，更优选由从不锈钢、铜合金、铝、镍和钛组成的组中选出的至少一种金属构成。从兼顾金属支承基板10的强度和导电性的观点出发，金属支承基板10优选由铜合金构成。金属支承基板10的厚度例如为15μm以上。金属支承基板10的厚度例如为500μm以下，优选为250μm以下。
绝缘层20配置于金属支承基板10的厚度方向D的一侧。在本实施方式中，绝缘层20配置于金属支承基板10的厚度方向D的一侧的面。作为绝缘层20的材料，例如，可举出聚酰亚胺、聚醚腈、聚醚砜、聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯和聚氯乙烯等树脂材料(作为后述的绝缘层40的材料，也可举出相同的树脂材料)。绝缘层20的厚度优选为1μm以上，更优选为3μm以上。绝缘层20的厚度优选为35μm以下，更优选为15μm以下。
绝缘层20具有在厚度方向D上贯通该绝缘层20的开口部21和开口部22。开口部21、22配置于金属支承基板10与导体层30之间。开口部21、22在导体层30的长度方向(具体而言为后述的焊盘部31的长度方向)上隔开间隔地配置。
开口部21具有俯视时例如呈大致圆形的形状。开口部21在厚度方向D的一侧具有开口端21a，在厚度方向D的另一侧具有开口端21b。另外，开口部21在开口端21a与开口端21b之间具有内壁面21c。在本实施方式中，内壁面21c以越是接近金属支承基板10的部分越配置于内侧的方式倾斜。即，内壁面21c以越是接近金属支承基板10的部分、开口部21的开口截面积越小的方式倾斜。开口部21的位于开口端21b侧的开口直径根据后述的通路部32的直径而相应地例如为10μm～200μm。
开口部22具有俯视时例如呈大致圆形的形状。开口部22在厚度方向D的一侧具有开口端22a，在厚度方向D的另一侧具有开口端22b。另外，开口部22在开口端22a与开口端22b之间具有内壁面22c。在本实施方式中，内壁面22c以越是接近金属支承基板10的部分越配置于内侧的方式倾斜。即，内壁面22c以越是接近金属支承基板10的部分、开口部22的开口截面积越小的方式倾斜。开口部22的位于开口端22b侧的开口直径根据后述的通路部34的直径而相应地例如为20μm～1000μm。
导体层30连续地配置在绝缘层20的厚度方向D的一侧的面上、开口部21、22的内壁面21c、22c上、金属支承基板10的分别面向开口部21、22的部分上。作为导体层30的材料，例如，可举出铜、镍、金、以及它们的合金，优选使用铜。导体层30的厚度例如为3μm以上，优选为5μm以上。导体层30的厚度例如为50μm以下，优选为30μm以下。
导体层30包含端子部E、从该端子部E伸出的尾线部T、以及布线(省略图示)(在图2中，用虚线表示端子部E与尾线部T之间的交界)。布线电路基板X1具备至少一个带尾线部T的端子部E。
端子部E是接地端子，具有焊盘部31和通路部32(第1通路部)。
焊盘部31配置于绝缘层20上。作为焊盘部31的俯视形状，例如，可举出圆形、四边形和圆角四边形。作为四边形，可举出正方形和长方形。作为圆角四边形，可举出圆角正方形和圆角长方形(示例性地图示出焊盘部31的俯视形状为圆角长方形的情况)。关于焊盘部31，图1所示的长度L1(焊盘部31的长度方向上的长度)例如为10μm～600μm。关于焊盘部31，图1所示的宽度L2(与所述长度方向正交的方向上的长度)例如为10μm～600μm。焊盘部31的面积(图1所示的俯视时的面积)例如为100μm2～360000μm2。
通路部32配置于绝缘层20的开口部21(图1中由虚线表示)。具体而言，通路部32在厚度方向D上贯通绝缘层20并与金属支承基板10连接。通路部32具有周侧面32a和与金属支承基板10连接的端部32b。端子部E在通路部32的形成部位的附近具有截面凹形状。
在本实施方式中，周侧面32a以越是接近金属支承基板10的部分越配置于内侧的方式倾斜。即，周侧面32a以越是接近金属支承基板10的部分、通路部32的横截面积越小的方式倾斜。
从降低通路部32相对于金属支承基板10而言的连接电阻的观点出发，端部32b的直径R1(通路部32的靠金属支承基板10侧的端部的直径)优选为10μm以上，更优选为20μm以上。从抑制焊盘部31表面的凹部C的尺寸而确保端子部E的良好的连接性(与外部部件的端子之间的连接性)的观点出发，直径R1优选为200μm以下，更优选为150μm以下。
从降低通路部32相对于金属支承基板10而言的连接电阻的观点出发，通路部32相对于金属支承基板10而言的连接面积S1(端部32b的、厚度方向D的投影面积)优选为70μm2以上，更优选为150μm2以上，进一步优选为300μm2以上。从抑制焊盘部31的表面的凹部C的尺寸而确保端子部E的良好的连接性的观点出发，连接面积S1优选为40000μm2以下，更优选为22000μm2以下。
在本实施方式中，尾线部T具有在从端子部E伸出的伸出方向上呈直线延伸的俯视形状。尾线部T的该伸出方向上的长度L3例如为100μm～10000μm。从抑制尾线部T的俯视尺寸的观点出发，长度L3优选小于长度L1。尾线部T越小，在布线电路基板X1中，越适合于确保能够形成布线的区域，因而适合于谋求布线的高密度化。
尾线部T具有基端部33和通路部34(第2通路部)。
基端部33与端子部E连接。基端部33在与尾线部T从端子部E伸出的伸出方向正交的方向上具有宽度L4。宽度L4与端子部E的宽度L2不同。从确保能够形成布线的区域的观点和布线的高密度化的观点出发，宽度L4优选小于宽度L2。基端部33的宽度L4例如为50μm～600μm。宽度L4相对于宽度L2的比率例如为0.08以上且小于1。
通路部34配置于绝缘层20的开口部22(图1中由虚线表示)。具体而言，通路部34在厚度方向D上贯通绝缘层20并与金属支承基板10连接。通路部34具有周侧面34a和与金属支承基板10连接的端部34b。端子部E在通路部34的形成部位的附近具有截面凹形状。
在本实施方式中，周侧面34a以越是接近金属支承基板10的部分越配置于内侧的方式倾斜。即，周侧面34a以越是接近金属支承基板10的部分、通路部34的横截面积越小的方式倾斜。
从降低通路部34相对于金属支承基板10而言的连接电阻的观点出发，端部34b的直径R2(通路部34的靠金属支承基板10侧的端部的直径)优选为20μm以上，更优选为30μm以上。从抑制尾线部T的俯视尺寸的观点出发，直径R2优选为1000μm以下，更优选为500μm以下。
从降低通路部34相对于金属支承基板10而言的连接电阻的观点出发，通路部34相对于金属支承基板10而言的连接面积S2(端部34b的、厚度方向D的投影面积)优选为300μm2以上，更优选为700μm2以上。从抑制尾线部T的尺寸的观点出发，连接面积S2优选为1000000μm2以下，更优选为500000μm2以下，进一步优选为250000μm2以下。从抑制通路部32的大径化且谋求端子部E与金属支承基板10之间的电连接的低电阻化的观点出发，连接面积S2相对于连接面积S1的比率优选为1.2以上，更优选为1.5以上。该比率例如为1500以下。
绝缘层40以覆盖导体层30的一部分的方式配置于绝缘层20的厚度方向D的一侧。在本实施方式中，绝缘层40以覆盖尾线部T的一部分的方式配置，并配置为在俯视时覆盖通路部34的形成部位。绝缘层40的厚度例如为4μm以上，优选为6μm以上。绝缘层20上或尾线部T上的绝缘层40的厚度例如为60μm以下，优选为40μm以下。
图3A～图3D表示布线电路基板X1的制造方法的一个例子。图3A～图3D以相当于图2的截面的变化来表示本制造方法。
在本制造方法中，首先，如图3A所示，准备金属支承基板10(准备工序)。在金属支承基板10的厚度方向D的一侧的面(图中为上表面)，也可以预先形成有用于确保绝缘层20相对于金属支承基板10而言的密合性的密合层(省略图示)。即，在本实施方式中，也可以使用在厚度方向D的一侧的面具有密合层的金属支承基板10。
密合层是用于确保绝缘层20相对于金属支承基板10而言的密合性的层。作为密合层，例如，可举出通过溅射法形成的膜(溅镀膜)、通过镀敷法形成的膜(镀膜)、以及通过真空蒸镀法形成的膜(真空蒸镀膜)。作为密合层的材料，例如，可举出Cr、Ni和Ti。密合层的材料可以是包含从由Cr、Ni和Ti组成的组中选出的两种以上的金属的合金。作为密合层的材料，优选使用Cr。密合层的厚度例如为1nm以上，优选为10nm以上，更优选为20nm以上。密合层的厚度例如为10000nm以下，优选为1000nm以下，更优选为500nm以下。
接下来，如图3B所示，在金属支承基板10的厚度方向D的一侧的面上形成绝缘层20(基底绝缘层形成工序)。在本工序中，例如如下那样形成绝缘层20。首先，在金属支承基板10上涂敷感光性树脂的溶液(清漆)而形成涂膜。接下来，通过加热使该涂膜干燥。接下来，对涂膜实施经由预定掩模的曝光处理、之后的显影处理、以及之后根据需要进行的烘焙处理。例如通过如上这样做，能够在金属支承基板10上形成具有开口部21、22的绝缘层20。金属支承基板10分别在开口部21、22暴露。
接下来，如图3C所示，在绝缘层20上、开口部21、22的内壁面21c、22c上、以及金属支承基板10的分别在开口部21、22暴露的部分上连续地形成导体层30(导体层形成工序)。在本工序中，首先，例如通过溅射法在绝缘层20上、开口部21、22的内壁面21c、22c上、金属支承基板10的分别在开口部21、22暴露的部分上形成晶种层(省略图示)。作为晶种层的材料，例如，可举出Cr、Cu、Ni、Ti、以及它们的合金(作为后述的晶种层的材料也是同样的)。晶种层可以具有单层构造，也可以具有两层以上的多层构造。在晶种层具有多层构造的情况下，该晶种层例如由作为下层的铬层和该铬层上的铜层构成。接下来，在晶种层上形成抗蚀剂图案。抗蚀剂图案具有与导体层30的图案形状相当的形状的开口部。在抗蚀剂图案的形成中，例如，在将感光性的抗蚀剂膜贴合在晶种层上来形成抗蚀剂膜之后，对该抗蚀剂膜实施经由预定掩模的曝光处理、之后的显影处理、以及之后根据需要进行的烘焙处理(在后述的抗蚀剂图案的形成中也相同)。在导体层30的形成中，接着，通过电镀法，使上述金属在抗蚀剂图案的开口部内的晶种层上生长。接下来，通过蚀刻去除抗蚀剂图案。接着，通过蚀刻去除晶种层中的因抗蚀剂图案的去除而暴露的部分。例如通过如上这样做，能够形成预定图案的导体层30(端子部E、尾线部T、布线)。
接下来，如图3D所示，在绝缘层20上以覆盖导体层30的一部分的方式形成绝缘层40(覆盖绝缘层形成工序)。在本工序中，例如如下那样形成绝缘层40。首先，在绝缘层40上和导体层30上涂敷感光性树脂的溶液(清漆)而形成涂膜。接下来，使该涂膜干燥。接下来，对涂膜实施经由预定掩模的曝光处理、之后的显影处理、以及之后根据需要进行的烘焙处理。例如通过如上这样做，能够形成绝缘层40。
之后，根据需要，通过相对于金属支承基板10的蚀刻处理来对金属支承基板10的外形进行加工。
通过如上这样做，能够制造布线电路基板X1。
在布线电路基板X1中，如上述那样，端子部E具有与金属支承基板10连接的通路部32，且尾线部T从端子部E伸出，尾线部T具有与金属支承基板10连接的通路部34。即，在布线电路基板X1中，具有通孔上配置焊盘的(VOP)构造的端子部E除了经由VOP构造内的通路部32与金属支承基板10电连接之外，还经由VOP构造外的通路部34与金属支承基板10电连接。这样的结构抑制通路部32和通路部34各自的大径化并适合于端子部E与金属支承基板10之间的电连接的低电阻化。即使金属支承基板10与各通路部32、34之间的界面为比较高的高电阻，根据上述结构，也容易谋求端子部E与金属支承基板10之间的电连接的低电阻化(例如设置Cr层作为上述密合层且在上述晶种层的至少金属支承基板10侧设有Cr膜，即使在金属支承基板10与各通路部32、34之间的界面为比较高的高电阻的情况下，根据上述结构，也容易谋求端子部E与金属支承基板10之间的电连接的低电阻化)。
对于端子部E具有VOP构造且适合于抑制通路部34的大径化的上述结构，其适合于在布线电路基板X1中确保能够形成布线的区域，因而适合于谋求布线的高密度化。适合于抑制通路部32的大径化的上述结构适合于抑制端子部E的暴露面的凹部C的大径化，因而适合于确保端子部E相对于外部部件端子而言的良好的连接性。适合于端子部E与金属支承基板10之间的电连接的低电阻化的上述结构适合于在端子部E实现经由金属支承基板10的低电阻的接地连接。
通过如上这样做，布线电路基板X1适合于布线的高密度化，并且适合于在端子部E实现相对于外部部件端子而言的良好的连接性和低电阻的接地连接。
除此之外，在布线电路基板X1中，从抑制沿着端子部E和尾线部T配置信号布线的情况下的该信号布线的噪声的观点出发，端子部E具有通路部32且尾线部T具有通路部34的结构是优选的(与没有通路部32的情况、没有通路部34的情况相比，噪声抑制效果较高)。
在布线电路基板X1中，如图4和图5所示，尾线部T也可以具有多个通路部34(示例性地图示出尾线部T具有三个通路部34的情况)。在本变形例中，多个通路部34在尾线部T的俯视时的伸出方向上隔开间隔地排成一列。通路部34之间的距离例如为35μm～1000μm。
尾线部T具有多个通路部34的结构适合于抑制通路部34的大径化并谋求端子部E与金属支承基板10之间的电连接的低电阻化。从该低电阻化的观点出发，优选的是，多个通路部34相对于金属支承基板10而言的连接面积S2的合计值大于端子部E的通路部32的连接面积S1。从所述低电阻化的观点出发，多个通路部34的连接面积S2的合计值相对于通路部32的连接面积S1的比率优选为1.2以上，更优选为1.5以上。该比率例如为1500以下。通路部34的大径化的抑制有助于尾线部T的俯视尺寸的抑制，因而，有助于在布线电路基板X1中确保能够形成布线的区域而谋求布线的高密度化。
在本变形例中，通路部32和多个通路部34排成一列。在沿着端子部E和尾线部T配置信号布线的情况下，从抑制该信号布线的噪声的观点出发，这样的结构是优选的。
在布线电路基板X1中，尾线部T也可以具有在俯视时从端子部E呈直线伸出的形状以外的形状。例如，如图6所示，尾线部T也可以具有从端子部E伸出的第1部分Ta和沿与第1部分Ta的伸出方向交叉的方向延伸的第2部分Tb。本变形例中的尾线部T在第2部分Tb中具有多个通路部34(示例性地图示出尾线部T具有三个通路部34的情况)。尾线部T形成为与端子部E周围的布线布局对应的形状。
在布线电路基板X1中，如图7和图8所示，导体层30也可以包含由尾线部T连起来的两个端子部E(端子部E1和端子部E2)。在本变形例中，尾线部T从一个端子部E1延伸到另一个端子部E2。即，从端子部E伸出的尾线部T被端子部E1和端子部E2共用。这样的结构适合于在布线电路基板X1中确保能够形成布线的区域，因而适合于谋求布线的高密度化。
在布线电路基板X1中，如图9A和图9B所示，端子部E也可以具有多个通路部32。
在图9A所示的变形例中，端子部E具有与尾线部T的通路部34一起排成一列的多个通路部32(在图9A中，示例性地图示出端子部E具有两个通路部32的情况)。在沿着端子部E和尾线部T配置信号布线的情况下，从抑制该信号布线的噪声的观点出发，这样的结构是优选的。
在图9B所示的变形例中，端子部E在俯视时的四个角分别具有通路部32。从端子部E与金属支承基板10之间的经由通路部32的电连接的低电阻化的观点出发，这样的结构是优选的。
图10和图11表示作为本发明的布线电路基板的第2实施方式的布线电路基板X2。与布线电路基板X1同样地，布线电路基板X2朝向厚度方向D的一侧依次具备金属支承基板10、作为基底绝缘层的绝缘层20、导体层30和作为覆盖绝缘层的绝缘层40(图10中省略图示)。布线电路基板X2与布线电路基板X1不同之处在于：在导体层30的一部分之上还具备导体层30A，替代端子部E而具备端子部E’。除此以外，布线电路基板X2具有与布线电路基板X1相同的结构。
端子部E’包含靠绝缘层20侧的导体层30(第1导体层)和该导体层30上的导体层30A(第2导体层)，具有导体层30、30A这两层构造。另外，端子部E’具有焊盘部31’和通路部32(第1通路部)。端子部E’在替代焊盘部31而具有焊盘部31’这点上与端子部E不同。
焊盘部31’包含上述焊盘部31和该焊盘部31上的导体层30A。导体层30A具有在俯视时收纳在焊盘部31的外轮廓形状以内的外轮廓形状。作为导体层30A的俯视形状，例如，可举出作为焊盘部31的俯视形状而在以上记载的形状(示例性地图示出焊盘部31和导体层30A各自的俯视形状为圆角长方形的情况)。作为导体层30A的材料，可举出以上关于导体层30记载的材料。导体层30的材料和导体层30A的材料优选为相同，更优选均为铜。导体层30、30A的材料也可以不同。导体层30A的厚度例如为3μm以上，优选为5μm以上，另外例如为50μm以下，优选为30μm以下。
从确保焊盘部31’的强度的观点出发，焊盘部31’具有这样的两层构造是优选的。从抑制焊盘部31’表面的凹部C的尺寸而确保端子部E’的良好的连接性的观点出发，焊盘部31’具有两层构造是优选的。
在布线电路基板X2中，尾线部T从这样的端子部E’伸出。布线电路基板X2包含至少一个带尾线部T的端子部E’。
图12A～图12C表示布线电路基板X2的制造方法的一个例子。图12A～图12C以相当于图11的截面的变化来表示本制造方法。
在本制造方法中，首先，与上文参照图3A和图3B说明的内容同样地，实施准备工序和基底绝缘层形成工序。
接下来，如图12A所示，在绝缘层20上图案形成导体层30(第1导体层形成工序)。具体而言，与以上参照图3C叙述的内容相同。
接下来，如图12B所示，在导体层30上形成导体层30A(第2导体层形成工序)。在本工序中，首先，以覆盖绝缘层20和导体层30、30A的方式例如通过溅射法形成晶种层(省略图示)。接下来，在晶种层上形成抗蚀剂图案。抗蚀剂图案具有与导体层30A的图案形状相当的形状的开口部。接下来，通过电镀法，使上述金属在抗蚀剂图案的开口部内的晶种层上生长。接下来，通过蚀刻去除抗蚀剂图案。接下来，通过蚀刻去除晶种层中的因抗蚀剂图案的去除而暴露的部分。例如通过如上这样做，能够在导体层30上形成导体层30A。
接下来，如图12C所示，在绝缘层20上，以覆盖导体层30的一部分的方式形成绝缘层40(覆盖绝缘层形成工序)。具体而言，与以上参照图3D叙述的内容相同。
之后，根据需要，通过相对于金属支承基板10的蚀刻处理对金属支承基板10的外形进行加工。
通过如上这样做，能够制造布线电路基板X2。
在布线电路基板X2中，端子部E’具有与金属支承基板10连接的通路部32，且尾线部T从端子部E伸出，尾线部T具有与金属支承基板10连接的通路部34。即，在布线电路基板X2中，具有VOP构造的端子部E’除了经由VOP构造内的通路部32与金属支承基板10电连接之外，还经由VOP构造外的通路部34与金属支承基板10电连接。这样的结构适合于抑制通路部32和通路部34各自的大径化并且谋求端子部E’与金属支承基板10之间的电连接的低电阻化。因而，与布线电路基板X1同样地，布线电路基板X2适合于布线的高密度化，并且适合于在端子部实现相对于外部部件端子而言的良好的连接性和低电阻的接地连接。
另外，在布线电路基板X2中，从抑制沿着端子部E和尾线部T配置信号布线的情况下的该信号布线的噪声的观点出发，端子部E具有通路部32且尾线部T具有通路部34的结构是优选的(与没有通路部32的情况、没有通路部34的情况相比，噪声抑制效果较高)。
在布线电路基板X2中，与以上参照图4和图5对布线电路基板X1叙述的内容同样地，尾线部T也可以具有多个通路部34。多个通路部34例如排成一列。
在布线电路基板X2中，尾线部T也可以具有在俯视时从端子部E’呈直线伸出的形状以外的形状。例如，与以上参照图6对布线电路基板X1叙述的内容同样地，尾线部T也可以具有从端子部E’伸出的第1部分Ta和沿与第1部分Ta的伸出方向交叉的方向延伸的第2部分Tb。
在布线电路基板X2中，与以上参照图7和图8对布线电路基板X1叙述的内容同样地，也可以具备由尾线部T连起来的两个端子部E’(端子部E1’和端子部E2’)。
在布线电路基板X2中，与以上参照图9A和图9B对布线电路基板X1叙述的内容同样地，端子部E’也可以具有多个通路部32。
对于这些变形例中的技术优点，与以上涉及布线电路基板X1叙述的内容相同。
上述实施方式是本发明的例示，不能通过该实施方式限定性地解释本发明。对于本领域的技术人员来说显而易见的本发明的变形例包含在权利要求书中。
产业上的可利用性
本发明的布线电路基板能够适用于具备金属支承基板作为支承基材的布线电路基板。
附图标记说明
X1、X2、布线电路基板；D、厚度方向；10、金属支承基板；20、40绝缘层；30、30A、导体层；E、E’、端子部；T、尾线部；31、31’、焊盘部；32、通路部(第1通路部)；33、基端部；34、通路部(第2通路部)。

Claims (6)

1.一种布线电路基板，其中，
该布线电路基板在厚度方向上依次具备金属支承基板、绝缘层和导体层，
所述导体层包含端子部和从该端子部伸出的尾线部，
所述端子部具有在厚度方向上贯通所述绝缘层并与所述金属支承基板连接的第1通路部，
所述尾线部具有：
基端部，其具有与所述端子部的在与该尾线部的伸出方向正交的方向上的宽度不同的宽度，并与所述端子部连接；以及
第2通路部，其在厚度方向上贯通所述绝缘层并与所述金属支承基板连接。
2.根据权利要求1所述的布线电路基板，其中，
所述第2通路部相对于所述金属支承基板而言的连接面积大于所述第1通路部相对于所述金属支承基板而言的连接面积。
3.根据权利要求1所述的布线电路基板，其中，
所述尾线部具有多个所述第2通路部。
4.根据权利要求3所述的布线电路基板，其中，
多个所述第2通路部相对于所述金属支承基板而言的连接面积的合计值大于所述第1通路部相对于所述金属支承基板而言的连接面积。
5.根据权利要求1所述的布线电路基板，其中，
所述端子部包含靠所述绝缘层侧的第1导体层和位于该第1导体层上的第2导体层。
6.根据权利要求1所述的布线电路基板，其中，
所述导体层包含两个所述端子部，所述尾线部从一个端子部延伸到另一个端子部。
CN202180076434.8A 2020-11-25 2021-10-29 布线电路基板 Pending CN116491227A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020195465A JP7179044B2 (ja) 2020-11-25 2020-11-25 配線回路基板
JP2020-195465 2020-11-25
PCT/JP2021/040012 WO2022113649A1 (ja) 2020-11-25 2021-10-29 配線回路基板

Publications (1)

Publication Number Publication Date
CN116491227A true CN116491227A (zh) 2023-07-25

Family

ID=81754344

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180076434.8A Pending CN116491227A (zh) 2020-11-25 2021-10-29 布线电路基板

Country Status (6)

Country Link
US (1) US20240008178A1 (zh)
JP (2) JP7179044B2 (zh)
KR (1) KR20230110264A (zh)
CN (1) CN116491227A (zh)
TW (1) TW202236909A (zh)
WO (1) WO2022113649A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050251A (ja) 2008-08-21 2010-03-04 Nitto Denko Corp 配線回路基板
JP6135171B2 (ja) 2013-02-14 2017-05-31 大日本印刷株式会社 サスペンション用基板、サスペンション、素子付サスペンション、およびハードディスクドライブ
JP2017021878A (ja) 2015-07-13 2017-01-26 日東電工株式会社 回路付きサスペンション基板集合体シート、その製造方法およびその検査方法

Also Published As

Publication number Publication date
JP2022083877A (ja) 2022-06-06
TW202236909A (zh) 2022-09-16
JP7499823B2 (ja) 2024-06-14
WO2022113649A1 (ja) 2022-06-02
JP7179044B2 (ja) 2022-11-28
JP2023009177A (ja) 2023-01-19
KR20230110264A (ko) 2023-07-21
US20240008178A1 (en) 2024-01-04

Similar Documents

Publication Publication Date Title
US6576540B2 (en) Method for fabricating substrate within a Ni/Au structure electroplated on electrical contact pads
CN105448503A (zh) 多层种子图案电感器、其制造方法和具有其的板
US7877873B2 (en) Method for forming a wire bonding substrate
JP6282425B2 (ja) 配線基板の製造方法
US20190311830A1 (en) Coil component and method of manufacturing the same
JP7327308B2 (ja) 電子部品
CN116491227A (zh) 布线电路基板
KR20000047626A (ko) 반도체 장치의 제조 방법
WO2021177114A1 (ja) 配線回路基板
WO2021261178A1 (ja) 配線回路基板集合体シートおよびその製造方法
CN110072326B (zh) 多层电路板及其制造方法
US20230240007A1 (en) Wiring circuit board
US20240107664A1 (en) Method for producing wiring circuit board and wiring circuit board
US11373942B2 (en) Semiconductor devices
US20240107683A1 (en) Wiring circuit board
CN116075038A (zh) 布线电路基板及其制造方法
US20240107667A1 (en) Method for producing wiring circuit board
JP7402627B2 (ja) 基体
JP3940615B2 (ja) チップパッケージ基板のコンタクトパッドのニッケル／金電気めっき方法と構造
US20240114628A1 (en) Method for producing wiring circuit board and wiring circuit board
TW202130233A (zh) 配線電路基板
JPH03268385A (ja) はんだバンプとその製造方法
CN116420431A (zh) 布线电路基板和布线电路基板的制造方法
EP1357588A1 (en) A substrate within a Ni/Au structure electroplated on electrical contact pads and method for fabricating the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination