CN116488649A - 模/数转换器内的样本时钟的自适应对准 - Google Patents

模/数转换器内的样本时钟的自适应对准 Download PDF

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Abstract

本公开涉及模/数转换器内的样本时钟的自适应对准。一种设备可包含：第一时钟产生器，其经配置以接收输入时钟信号及产生跟踪及保持电路的两个或更多个第一电平时钟信号；相位内插器，其经配置以产生经内插时钟信号，其中所述经内插时钟信号是基于所述两个或更多个第一电平时钟信号；及第二时钟产生器，其经配置以基于所述经内插时钟信号产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。

Description

模/数转换器内的样本时钟的自适应对准
版权声明
本专利文献的公开内容的一部分含有受版权保护的材料。版权所有者不反对由任何人对出现在专利商标局(Patent and Trademark Office)专利文件或记录中的专利文献或专利公开内容进行传真复制，但无论怎样在其它方面保留所有版权。
技术领域
本公开大体上涉及用于模/数转换器中的样本时钟对准的方法、系统及设备。
背景技术
时间交错模/数转换器(TI-ADC)已广泛用于各种系统。TI-ADC包含大量个别单元-ADC，其需要多电平取样阶段来捕获及解复用宽带输入信号以由单元-ADC进行数字化。给定TI-ADC内的大量单元ADC，通常需要具有多电平取样阶段来捕获及解复用宽带输入信号以由单元ADC进行数字化。不同电平之间的高速样本时钟的对准直接影响来自模/数域的信号转换质量。由于时钟产生器针对不同电平的样本时钟的逻辑深度差异，沿着不同时钟路径的延迟时间既会展示不同值又会展示大过程/电压/温度/寄生提取(PVTE)变化。
因此，提供用于ADC中的样本时钟对准的方法、系统及设备。
发明内容
一方面，本公开涉及一种方法，其包括：经由第一时钟产生器基于输入时钟信号产生跟踪及保持电路的两个或更多个第一电平时钟信号，所述两个或更多个第一电平时钟信号中的每一者与相邻相位的相应第一电平时钟信号分离1xT的相位偏移；经由相位内插器产生经内插时钟信号，其中产生所述经内插时钟信号进一步包括：选择所述两个或更多个时钟信号中的偶数第一电平时钟信号；选择所述两个或更多个时钟信号中的奇数第一电平时钟信号，所述奇数第一电平时钟信号具有与所述偶数第一电平时钟信号的相位相邻的相位；基于所述偶数第一电平时钟信号及所述奇数第一电平时钟信号产生所述经内插时钟信号，其中所述经内插时钟信号具有在所述偶数与奇数第一电平时钟信号之间的所述1xT相位偏移内的相位；及基于所述经内插时钟信号经由第二时钟产生器产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。
一方面，本公开涉及一种时钟产生器，其包括：第一时钟产生器，其经配置以接收输入时钟信号及产生跟踪及保持电路的两个或更多个第一电平时钟信号；相位内插器，其经配置以产生经内插时钟信号，其中所述经内插时钟信号是基于所述两个或更多个第一电平时钟信号产生，其中所述相位内插器包括：第一多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的偶数第一电平时钟信号；第二多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的奇数第一电平时钟信号；及第二时钟产生器，其经配置以基于所述经内插时钟信号产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。
一方面，本公开涉及一种模/数转换器，其包括：第一时钟产生器，其经配置以接收输入时钟信号及产生跟踪及保持电路的两个或更多个第一电平时钟信号；相位内插器，其经配置以产生两个或更多个相应经内插时钟信号，其中每一相应经内插时钟信号基于所述两个或更多个第一电平时钟信号产生，其中所述相位内插器进一步包括两个或更多个相位内插器切片，每一相应相位内插器切片进一步包括：第一多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的偶数第一电平时钟信号；第二多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的奇数第一电平时钟信号；两个或更多个模/数转换器切片，每一相应模/数转换器切片包括：第二时钟产生器，其经配置以基于所述相应经内插时钟信号产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述相应经内插时钟信号的相位确定。
附图说明
特定实施例的性质及优点的进一步理解可通过参考说明书的剩余部分及附图来实现，其中相似参考附图标记用于指类似组件。在一些例子中，子标记与参考附图标记相关联以标示多个类似组件中的一者。当参考附图标记而不指定现存子标记时，希望是指所有此类多个类似组件。
图1是根据各个实施例的自适应对准样本时钟系统架构的示意性框图；
图2是根据各个实施例的M相进/出(M-phase in/out)相位内插器的示意图；
图3是根据各个实施例的用于时间裕度设置的2位相位检测器的示意图；
图4是根据各个实施例的自适应引擎的示意图；
图5是根据各个实施例的自适应有限状态机的示意图；及
图6是根据各个实施例的用于样本时钟的自适应对准的方法的流程图。
具体实施方式
各个实施例提供用于ADC中的样本时钟的自适应对准的工具及技术。
在一些实施例中，提供一种用于ADC中的样本时钟的自适应对准的方法。所述方法可包含：经由第一时钟产生器基于输入时钟信号产生跟踪及保持电路的两个或更多个第一电平时钟信号，所述两个或更多个第一电平时钟信号中的每一者与相邻相位的相应第一电平时钟信号分离1xT的相位偏移；及经由相位内插器产生经内插时钟信号。产生所述经内插时钟信号可进一步包含：选择所述两个或更多个时钟信号中的偶数第一电平时钟信号；选择所述两个或更多个时钟信号中的奇数第一电平时钟信号，所述奇数第一电平时钟信号具有与所述偶数第一电平时钟信号的相位相邻的相位；以第一加权因子对所述偶数第一电平时钟信号进行加权以产生经加权偶数第一电平时钟信号；及以第二加权因子对所述奇数第一电平时钟信号进行加权以产生经加权奇数第一电平时钟信号。所述方法可通过基于所述经加权偶数第一电平时钟信号及所述经加权奇数第一电平时钟信号产生所述经内插时钟信号而继续，其中所述经内插时钟信号具有在所述偶数与奇数第一电平时钟信号之间的所述1xT相位偏移内的相位。所述方法进一步包含基于所述经内插时钟信号经由第二时钟产生器产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。
在一些实施例中，提供一种用于ADC中的样本时钟的自适应对准的设备。所述设备可包含：第一时钟产生器，其经配置以接收输入时钟信号及产生跟踪及保持电路的两个或更多个第一电平时钟信号；及相位内插器，其经配置以产生经内插时钟信号，其中所述经内插时钟信号是基于所述两个或更多个第一电平时钟信号。所述相位内插器可包含：第一多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的偶数第一电平时钟信号；及第二多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的奇数第一电平时钟信号。所述相位内插器可进一步包含：第一数/模转换器，其经配置以产生来自所述第一多路复用器的经选定偶数第一电平时钟信号的以第一加权因子加权的第一向量；及第二数/模转换器，其经配置以产生来自所述第二多路复用器的经选定奇数第一电平时钟信号的以第二加权因子加权的的第二向量。所述第一及第二数/模转换器的所述输出可经配置以被相加，其中所述经相加第一及第二向量形成所述经内插时钟信号，且其中所述相应经内插时钟信号具有在所述偶数与奇数第一电平时钟信号之间的所述1xT相位偏移内的相位。所述设备可进一步包含：第二时钟产生器，其经配置以基于所述经内插时钟信号产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。
在另外实施例中，提供一种用于ADC中的样本时钟的自适应对准的系统。所述系统可包含：第一时钟产生器，其经配置以接收输入时钟信号及产生跟踪及保持电路的两个或更多个第一电平时钟信号；及相位内插器，其经配置以产生两个或更多个相应经内插时钟信号，其中每一相应经内插时钟信号是基于所述两个或更多个第一电平时钟信号，其中所述相位内插器进一步包括两个或更多个相位内插器切片。每一相应相位内插器切片可进一步包含：第一多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的偶数第一电平时钟信号；及第二多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的奇数第一电平时钟信号。每一相应相位内插器切片可进一步包含：第一数/模转换器，其经配置以产生来自所述第一多路复用器的经选定偶数第一电平时钟信号的以第一加权因子加权的第一向量；及第二数/模转换器，其经配置以产生来自所述第二多路复用器的经选定奇数第一电平时钟信号的以第二加权因子加权的的第二向量。所述第一及第二数/模转换器的所述输出经配置以被相加，其中所述经相加第一及第二向量形成相应经内插时钟信号，其中所述相应经内插时钟信号具有在所述偶数与奇数第一电平时钟信号之间的所述1xT相位偏移内的相位。所述系统可进一步包含两个或更多个模/数转换器切片。每一相应模/数转换器切片可进一步包含：第二时钟产生器，其经配置以基于所述相应经内插时钟信号产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述相应经内插时钟信号的相位确定。
在以下描述中，出于解释目的，陈述众多细节以提供所描述实施例的详尽理解。然而，所属领域的技术人员应明白，可无需这些细节中的一些来实践其它实施例。在其它例子中，以框图形式展示结构及装置。本文中描述若干实施例且同时各种特征归于不同实施例，应了解，关于一个实施例描述的特征同样也可与其它实施例合并。然而，通过相同符记，任何所描述实施例的单个特征或若干特征都不应被视为对本发明的每个实施例都是必要的，这是因为本发明的其它实施例可省略此类特征。
类似地，当元件在本文中称为“连接”或“耦合”到另一元件时，应理解，元件可直接连接到另一元件或在所述元件之间具有中介元件。相反，当元件被称为“直接连接到另一元件”或“直接耦合到另一元件”时，应理解，在所述元件之间的“直接”连接中不存在中介元件。然而，直接连接的存在不排除其它连接，其中可存在中介元件。
此外，为了便于描述，本文中描述的方法及过程的程序可按特定顺序描述。然而，应理解，除非上下文另有指示，否则中介过程可在所描述过程的任何部分之前及/或之后发生，且另外各个程序可根据各个实施例重新排序、添加及/或省略。
除非另有指示，否则本文中用于表达所使用的数量、尺寸等等的所有数字都应被理解为在所有例子中都由术语“约”来修饰。在此描述中，除非另有明确陈述，否则单数的使用包含复数，且除非另有指示，否则术语“及”及“或”的使用意味着“及/或”。此外，术语“包含”以及例如“含括”及“经包含”其它形式的使用应被视为非排他的。而且，除非另有明确陈述，否则例如“元件”或“组件”的术语既涵盖包括一个单元的元件及组件又涵盖包括多于一个单元的元件及组件。
用于时钟对准的常规方法展现缺点，例如时钟信号降级、无法控制PVTE变化或PVTE变化变差及功率要求增加。这些技术侧重于额外组件，例如堆叠式延迟元件或固定相位选择，其以其它方式引入额外复杂性及低效、增加功耗或缺乏在原位条件下实时缩放的能力。
因此，下文陈述的实施例允许一种更稳健、可缩放及功率有效方式来将样本时钟信号对准。明确来说，下文实施例描述用于产生及调整跟踪及保持电路中的第二电平时钟信号的M相输入/M相输出相位内插器以及用于调整相应样本时钟信号的对准的自适应逻辑的设计及使用。
在各个实施例中存在任何抽象概念的程度上，那些概念可由涉及新颖功能性(例如步骤或操作)(例如利用M相输入/输出相位内插器的ADC内的样本时钟的自适应对准)的装置、逻辑、系统及方法如本文中描述般实施。下文陈述的方法的优点可包含用于样本时钟对准的功率及面积高度有效的方法。所提出实施例可利用M相输入/输出相位内插器作为自适应样本时钟对准电路及内部时钟通道驱动器两者。在一些实例中，通过取代原始通道驱动器，在高速时钟路径上可能无需额外功耗或硅面积。此外，下文实施例可提供多电平样本时钟对准，具有整个样本窗的覆盖范围以及非常精细的调整步骤。实施例可有利地提供对准错误的精确检测且对样本时序引入的性能降级创建稳定的时间裕度。此外，时间裕度可灵活地即时被重新定义以实现性能优化。举例来说，如下文将更详细描述，系统针对任何PVTE变化及数据速率变化而自适应调整样本时钟对准。
此外，下文陈述的一些实施例可在后台运行，而无需分布TI-ADC及DSP的正常操作，从而避免计算开销的任何增加。下文陈述的一些实例还可允许时间交错ADC推动最大取样速度，同时减轻时序相关样本错误。举例来说，在试验测试中，新设计已达到＞180GS/s。另外的实例可允许时间交错ADC覆盖更宽得多的数据速率范围，这对多标准兼容的SerDes应用是关键的。举例来说，在5nm的最新一代的基于ADC-DSP的SerDes芯片中可覆盖大到40GS/s到56GS/s的数据范围，且其可在未来几代中支持低到10GS/s模式。
图1是用于ADC中的样本时钟对准的系统100的示意性框图。系统100包含ADC105(其包含一或多个ADC切片105a到105m)、一或多个子ADC 110a到110m、第一电平时钟信号115、时钟产生器120、切片重定时器电路125、M相进/出相位内插器130、时钟分频器135、偏斜调整电路140、跟踪及保持复制电路145、ADC复制电路150、2位相位检测器155、自适应引擎160及ADC重定时器电路165。应注意，系统100的各个组件在图1中示意性说明，且根据各个实施例，对系统100的各个组件及其它布置的修改可为可能的。
在各个实施例中，ADC 105可包含一或多个ADC切片105a到105m，其可包含第一ADC切片105a(I0)到第m ADC切片105m(IM-1)，其中“m”是整数。因此，在各个实施例中，ADC 105可为包括一或多个ADC切片的时间交错ADC。第一ADC切片105a可包含跟踪及保持(T&H)电路(例如多电平T&H电路)的第一电平时钟信号115(φ1,0)，在一些实施例中，其可由例如第一时钟产生器的时钟产生器产生。在各个实例中，还称为“取样及保持”电路的T&H电路可为ADC 105的输入取样电路。如图1中展示，T&H电路可表示为模拟开关及电容器。当开关闭合时，电路可在“跟踪”模式中操作，从而跟踪输入信号(例如第一电平时钟信号115)，且当开关断开时，电路在“保持”模式中操作，从而保持电容器处保持的输入信号的最后瞬时值。
在一些实例中，时钟产生器120可包含第一时钟产生器。在各个实例中，一或多个第二电平ADC时钟信号(φ2,0,0、φ2,0,1、…、φ2,0,N-1)可由时钟产生器120基于相应经内插时钟信号ck_pi<0:M-1>产生，且在所说明实例中，第二电平ADC时钟信号可基于第一经内插时钟信号ck_pi<0>产生。在一些实例中，时钟产生器120可为经配置以产生T&H电路的第二电平时钟信号的第二时钟产生器。第一ADC切片105a可进一步包含一或多个子ADC 110a到110n，其可包含第一子ADC 110a到第n子ADC 110n，其中“n”是整数。子ADC 110a到110n中的每一者的输出可输出到切片重定时器电路125，切片重定时器电路125可经配置以将每一子ADC的输出对准到相同时钟相位，使得ADC切片105a可将数据输出到ADC重定时器电路165以对每一相应ADC切片105a到105m进行进一步重定时。每一ADC切片105a到105m可包含对应于第一ADC切片105a的组件的若干组类似相应组件。
在各个实例中，例如来自接收器锁相环路(PLL)的I/IB/Q/QB时钟的输入时钟信号可经由分频器135分频。分频器135可为时钟分频器，其经配置以将输入时钟分频成对应于ADC 105的每一通道(例如ADC切片105a到105m)的M个经分频时钟。接着，经分频时钟信号经提供到偏斜调整电路140，偏斜调整电路140可经配置以移除T&H处的取样时间失配。在一些实例中，时钟偏斜可通过调整接通的时钟反相器的数目来调整。因此，在各个实例中，第一电平时钟信号115可经产生且提供到相应ADC切片105a到105m且进一步提供到M相进/出相位内插器130。
在各个实施例中，M相进/出相位内插器130可包含M个内插器切片，每一内插器切片接受M相输入(ck<0:M-1>)且产生M相输出(ck_pi<0:M-1>)。第一电平时钟信号可经由TH复制电路145提取且经复制用于经由M相进/出相位内插器130的第二电平时钟信号的自适应。第二电平ADC时钟信号可类似地经由ADC复制电路150从时钟产生器120提取且被复制。在各个实例中，ADC复制电路150可包含相应电路以为每一子ADC提取每一相应第二电平时钟信号。TH复制电路145及ADC复制电路150的输出可提供到2位相位检测器155。在一些实例中，2位相位检测器155可经配置以检测第一电平时钟信号及相应第二电平ADC时钟信号中的每一者的样本时钟的相对位置。2位相位检测器155的输出可耦合到自适应引擎160。
在各个实施例中，自适应引擎160可经配置以基于检测到的样本时钟的相对位置自适应时钟速率变化及过程、电压、温度及提取(PVTE)变化。因此，自适应引擎可输出相位内插器控制信号以调整M相进/出内插器130的输出，M相进/出内插器130又可调整时钟产生器120的输入时钟。
M相输入/M相输出相位内插器(例如M相进/出相位内插器130)通过经由自适应引擎160控制的后台自适应控制算法在ADC 105的每一ADC切片105a到105m内部产生经调整第二电平ADC时钟(例如样本时钟)。M相进/出相位内插器既用于调整第一电平与第二电平样本时钟(例如第一电平时钟信号与第二电平ADC时钟信号)之间的时序，又用于驱动ADC 105内部的长路由时钟分布通道。此外，经由M相进/出相位内插器130进行调整允许在第一电平样本时钟的整个周期内以M步的分辨率进行调整，从而允许第二电平样本时钟(例如第二电平ADC时钟信号)的对准。样本时钟对准分辨率固有地随着输入数据速率的变化而缩放，因此经由M相进/出相位内插器130的对准进一步支持很宽的数据速率范围。
在另外实施例中，第二电平ADC时钟信号的时间裕度可经由M相进/出相位内插器130进行调整。明确来说，第一电平跟踪及保持(例如第一电平时钟信号)及第二电平ADC(例如第二电平ADC时钟信号)的样本时钟的相对位置可分别通过复制电路、TH复制电路145及ADC复制电路150提取及/或复制。如先前描述，样本时钟的相对位置(例如相位)可经由2位相位检测器155进行检测，而第一电平时钟信号不受干扰。样本时钟对准时间裕度利用相位来定义，且因此固有地随着输入数据速率的变化而缩放，且可视情况被即时重新定义。
因此，自适应引擎160可经配置以组合M相进/出相位内插器130的控制与2位对准错误检测方案及后台自适应算法，以提供时钟速率变化及PVTE变化的实时在线跟踪。利用由M相进/出相位内插器130提供的精细单位时间步进，支持实时及原位自适应，而不会干扰ADC 105数字逻辑内部的时序要求及ADC 105与DSP核心之间的接口。
图2是根据各个实施例的M相进/出相位内插器200(下文为“PI 200”)的示意图。PI200包含一或多个PI切片205a到205m，其可包含第一PI切片205a(I0)到第m PI切片205m(IM-1)。第一PI切片205a可包含分别耦合到第一数/模转换器(DAC)220及第二DAC 225的第一多路复用器210及第二多路复用器215。应注意，PI 200的各个组件在图2中示意性说明，且根据各个实施例，对PI 200的各个组件及其它布置的修改可为可能的。
因此，在各个实施例中，每一PI切片205a到205m可采用M相输入(在每一相邻相位之间具有1xT空间)及产生M相输出。每一PI切片205a到205m耦合到M相输入时钟(例如第一电平时钟信号)使得其以循环方式从前一切片前进1相位，从而强制输出M相信号ck_pi的相位关系。PI 200的输出可为M个时钟信号ck_pi<0:M-1>，其中每一时钟信号ck_pi0到ck_piM-1是时段MxT(例如第一电平时钟的一个周期)内由M个步长(例如相邻相位之间的1xT空间)分离的相移时钟信号。因此，继续上文实例，具有相邻相位的信号(例如一或多个第一电平时钟信号、一或多个第二电平时钟信号及/或一或多个经内插时钟信号)是MxT空间中的相位最近的信号。在一些实例中，第二电平ADC时钟信号φ2,0,0可基于相应经内插时钟信号ck_pi(例如ck_pi0)的相移而调整，使得第二电平ADC时钟信号φ2,0,0的下降沿可对应于第一电平时钟信号的整个MxT时段。
每一PI切片205a到205m可分别包含两个多路复用器(第一多路复用器210及第二多路复用器215)。在一些实例中，第一及第二多路复用器210、215可为M/2:1多路复用器。因此，第一多路复用器210可耦合到偶数输入时钟信号(ck0–ckM-2)，例如偶数第一电平时钟信号，而第二多路复用器215可耦合到奇数输入时钟信号(ck1–ckM-1)，例如奇数第一电平时钟信号。在各个实例中，第一多路复用器210的输出可标示为cka，而第二多路复用器215的输出可标示为ckb。成对输出cka及ckb可因此跨整个MxT范围提供时钟信号的任两个相邻相位，在相邻相位之间具有1xT时间间隔。在一些实例中，相邻相位可通过偶数侧及奇数侧多路复用器选择代码来设置。
在各个实例中，输出cka及ckb可经由相应DAC(第一DAC 220及第二DAC 225)进行加权。在一些实施例中，第一DAC 220及第二DAC 225可为s位温度计DAC。第一DAC 220可以第一加权因子wa对cka进行加权，且第二DAC 225可以第二加权因子wb对ckb进行加权。因此，可通过两个输出连接的s位温度计DAC以向量形式将经加权时钟信号wa*cka及wa*ckb相加，以在1xT时序间隔内产生经内插时钟信号ck_pi。在一些另外实例中，1xT时序空间内的相位可通过加权因子wa及wb的选择进行选择。
每一ADC切片105a到105m的第二电平ADC时钟信号φ2,i,j可遵循相位内插器的输出而移动。因此，可覆盖T&H的第一电平时钟信号φ1,i的整个MxT时段，且可调整这两个电平之间的对准，且实现所期望对准。
图3是根据各个实施例的用于时间裕度设置的2位相位检测器300(下文是“PD300”)的示意图。2位相位检测器300可包含第一相位检测器305及第二相位检测器310。应注意，PD 300的各个组件在图3中示意性说明，且根据各个实施例，对PD 300的各个组件及其它布置的修改可为可能的。
在一些实例中，第一及第二相位检测器305、310可包含例如触发器。在一个实例中，第一及第二相位检测器305、310可经实施为D触发器。在各个实施例中，第一相位检测器305的输入可经配置以接受来自图1的TH复制电路145的经复制第一第一电平时钟信号φ1,0。因此，经复制第一电平时钟信号可用作用于第一相位检测器305(例如D触发器)的参考。类似地，第二相位检测器310的输入可经配置以接受经复制第(M-1-R)第一电平时钟信号φ1,M-1-R。参考信号φ1,0及φ1,M-1-R中的每一者可由经复制第二电平ADC时钟φ2,0,0(例如，在D触发器的时钟输入处)时控，在一些实例中，经复制第二电平ADC时钟φ2,0,0可从图1的ADC复制电路150获得。
在各个实施例中，第二电平ADC时钟的左裕度可被定义为第一电平跟踪及保持时钟(例如第一电平时钟信号)φ1,0的上升沿(保持沿)与第二电平ADC时钟φ2,0,0的上升沿(取样沿)之间的时间空间。任何时间违例可导致跟踪-保持及ADC的稳定时间窗的重叠。右裕度可为第一电平跟踪-保持时钟的下降沿(取样沿)与第二电平ADC时钟的下降沿(保持沿)之间的时间空间。任何时间违例可导致不正确的经取样数据。因此，样本时钟可经对准以确保适当左及右裕度。
在一些实例中，对准目标可经设置以自适应地保持第二电平ADC时钟的下降沿(取样沿)与第一电平时钟的下降沿相距时间空间RxT。因此，在一些实例中，RxT可被设置为(PxT–QxT)/2。如实例时序图中展示，在此类实例中，左裕度&右裕度可平均分布(例如，经设置彼此相等)。
因此，通过使用第(M-1-R)第一电平时钟信号，其中M-1-R是整数，第一电平时钟信号之间的相位关系可用于产生正确时间裕度。换句话说，第一电平时钟信号的不同相位之间的固有时间差异用于建立时间裕度的参考。明确来说，经复制第一电平时钟信号φ1,0可用作pd1的参考，且经复制第一电平时钟信号φ1,M-1-R可用作pd2的参考。针对右裕度，两个参考波形可由经复制第二电平ADC时钟φ2,0,0的下降沿取样以创建RxT右裕度。
在一些实例中，PD 300可置于锁定状态中。在锁定状态中，pd2可经对准到经复制φ1,M-1-R的下降沿，而pd1是远离经复制φ2,0,0的下降沿的时间裕度RxT。因此，锁定状态固有地提供目标时间裕度作为PD 300的两个位(pd1及pd2)之间的时间差异。在另外的实例中，除了锁定沿本身外，PD 300的2个位可提供第一与第二电平样本时钟之间的1位更多时间对准信息。因此，对状态监测及避免上升沿/下降沿区附近的任何错误锁定是有用的，且此外由于参考时钟信号在相位上仅是相对的而不受PVTE变化影响。因此，在各个实例中，由相对相位定义的左/右裕度的绝对值允许时序裕度随着时钟速率的变化而缩放，且进一步支持宽的数据速率调谐范围。
图4是根据各个实施例的自适应引擎400的示意图。自适应引擎400可包含主表决器逻辑405、自适应有限状态机(FSM)410、等待计数器415及相位内插器(PI)控制器420。应注意，自适应引擎400的各个组件在图4中示意性说明，且根据各个实施例，对自适应引擎400的各个组件及其它布置的修改可为可能的。
在各个实施例中，主表决器逻辑405可经配置以接受PD 300的输出pd1及pd2作为位输入。主表决器逻辑405可耦合到自适应FSM 410，自适应FSM 410可接收pd1及pd2的大多数表决及就绪位作为输入。自适应FSM 410又可耦合到PI控制器420及等待计数器415。
在一些实例中，主表决器逻辑405可为经配置以确定大多数表决的输入pd1及pd2的逻辑电路。因此，主表决器逻辑405可平均相应输出pd1/pd2的噪声效应，以产生经去噪相位检测器结果pd1_major(例如大多数表决的pd1)及pd2_major(例如大多数表决的pd2)。接着，经去噪结果可发送到自适应FSM 410。主表决器逻辑405可进一步将可指示接下来的结果就绪的就绪信号输出到自适应FSM 410，及从自适应FSM 410接收下一信号，其可向主表决器逻辑405指示产生pd1及pd2的接下来的经去噪结果。
类似地，自适应FSM 410可经实施为数字逻辑，且经配置以基于相位检测器的先前输出及当前输出而确定相位内插器的左移(axLSB)及/或右移(bxLSB)。因此，PI控制器420可基于自适应FSM 410确定左移或右移及相位内插器相对于第一电平时钟信号的当前位置(例如，如基于相应ADC切片中的真正时钟路径第二电平ADC时钟信号确定)而更新PI控制代码pi-ctrl。
在一些实例中，等待计数器415可经设置以在接下来的结果被确定之前等待对应于PI旋转稳定以对模拟侧起作用的时间的超时持续时间。因此，一旦等待计数器415断言指示超时持续时间已经过去的超时信号，自适应FSM 410就可通过向主表决器405指示开始下一表决循环来完成循环。
在各个实例中，可在自适应循环之后检测到锁定状态之后提供数字偏移。数字偏移可包含相位内插器的输出左移或右移额外预设步长。数字偏移允许(例如，经复制第一电平时钟信号及经复制第二电平ADC时钟信号的)真正时钟路径与复制时钟路径之间的任何潜在系统性差异的偏移，且锁定是基于由复制路径提供的信息。在另外实例中，由自适应引擎400提供的数字偏移可进一步允许从硬接线RxT时间空间灵活地重新调整左/右时间裕度以用于取样时钟的可调谐即时调整，如将在下文关于图5更详细描述。
图5是根据各个实施例的自适应有限状态机500(下文为“FSM 500”)的示意图。FSM500可以状态初始化505开始，从状态初始化505可进入四种状态(状态0 510、状态1515、状态2 520及状态3 525)中的一者。在各个实施例中，可使用基于2位相位检测器输出(例如PD 300)的第一电平跟踪及保持时钟(例如第一电平时钟信号φ1,0)与第二电平ADC时钟(例如第二电平ADC时钟信号φ2,0,0)之间的相对位置来确定状态。
状态0 510可对应于pd1＝0(例如逻辑低)及pd2＝0(例如逻辑低)的相位检测器输出。在此状态中，FSM 500可确定相位内插器(例如M相进/出相位内插器200)应左移。状态1515可对应于pd1＝1(例如逻辑高)及pd2＝1(例如逻辑高)的相位检测器输出，在此情况中，相位内插器应右移。状态2 520可对应于pd1＝1(例如逻辑高)及pd2＝0(例如逻辑低)的相位检测器输出，在此情况中，相位内插器应左移。状态3 525可对应于pd1＝0及pd2＝1的相位检测器输出，在此情况中，相位内插器应左移。在各个实施例中，相位检测器的主表决输出pd1_major及pd2_major可用作pd1及pd2输出。
在各个实施例中，后台自适应程序可经由FSM 500实施。在每一自适应循环的初始步骤处，可在状态初始化505处获得第一电平跟踪及保持时钟(例如第一电平时钟信号)与第二电平ADC时钟信号之间的当前相对位置。基于由主表决的相位检测器输出(例如pd1_major及pd2_major)确定的当前状态(状态0 510、状态1 515、状态2 520及状态3 525)。明确来说，相位内插器的输出可左移或右移，如先前描述，直到进入状态2 520或pd1＝1且pd2＝0。根据一些实例，在状态2中，相位内插器可连续左移直到从状态2 520达到条件pd1＝1且pd2＝1且进入状态锁定530。
在各个实例中，锁定状态(例如状态锁定530)可遵循上文描述的单向一致锁定方案进行检测。换句话说，一旦已经进入状态2 520，相位内插器就可在一个方向上连续左移，以确保右到左锁定。在其它实例中，可使用其它锁定方案，例如左到右锁定方案。在各个实例中，采用一致的单向锁定方案，例如左到右锁定方案或右到左锁定方案。在一些实例中，通过利用单向锁定方案，由相位内插器在锁定时的最后移位引入的最低有效位(LSB)错误可保持一致。明确来说，在右到左锁定中，锁定状态总是被检测为从状态2到状态1的转变，且因此总是吸收LSB错误作为左裕度减少。相反，在左到右锁定方案中，锁定状态总是被检测为从状态1到状态2的转变，且因此总是吸收LSB错误作为右裕度减少。因此，通过采用单向锁定方案，LSB错误的影响可限于连续影响相应侧的裕度。
一旦已经检测到锁定状态530，就可进入状态偏移535。在状态偏移535中，自适应FSM 500可基于系统性特征及/或设置确定数字偏移及将数字偏移加到相位内插器。如先前描述，数字偏移可包含相位内插器的输出左移或右移额外预设步长。数字偏移可允许真正时钟路径与复制时钟路径之间的任何潜在系统性差异的偏移，且锁定是基于由复制路径提供的信息。在另外的实例中，数字偏移可进一步允许从硬接线RxT时间空间灵活地重新调整左/右时间裕度以用于取样时钟的可调谐即时调整。
在一些实例中，在框540处，定时器可经设置到定义自适应间隔的预设值。在FSM500内，定时器可用作在已经进入锁定状态且已经确定及/或应用数字偏移之后利用的全局定时器。在一些实例中，定时器可具有预设值或预设持续时间，其可称为全局等待持续时间。在一些实例中，全局等待持续时间可根据系统要求或基于性能度量进行预设。举例来说，全局等待持续时间可至少部分基于功耗、环境条件(例如温度)或芯片特定变化(例如PVTE变化)及/或性能度量(例如吞吐量、带宽等)来确定。因此，一旦自适应FSM500已经进入锁定状态且已经确定数字偏移，自适应FSM 500就可在框545处等待经过超时持续时间。当定时器满时，在决策框550，自适应循环可经重新发起以基于第一电平时钟信号与第二电平ADC时钟信号的相对位置确定当前状态，且重复如先前描述的自适应过程直到实现下一锁定状态。
图6是根据各个实施例的用于样本时钟的自适应对准的方法600的流程图。方法600在框605处通过产生两个或更多个第一电平时钟开始。如先前描述，在一些实例中，第一电平时钟可为T&H电路的基于输入时钟信号产生的第一电平时钟信号。在一些实例中，输入时钟信号可包含例如来自接收器锁相环路(PLL)的I/IB/Q/QB时钟。在一些另外实例中，两个或更多个第一电平时钟信号可通过经由时钟分频器将输入时钟信号分频到相等切片(例如时间交错ADC的M个ADC切片)中来产生。
方法600可在框610处通过产生经内插时钟继续。如先前描述，在各个实施例中，经内插时钟可经由M相输入/M相输出相位内插器(例如M相进/出相位内插器)产生。在一些实例中，M相进/出相位内插器可经配置以接收两个或更多个第一电平时钟信号中的每一者。在一些实例中，两个或更多个第一电平时钟信号中的每一者可从相邻相位偏移1xT的相位偏移。因此，任两个相邻的第一电平时钟信号可具有1xT的相位偏移。偶数第一电平时钟信号可馈送到第一M/2:1多路复用器，而奇数第一电平时钟信号可馈送到第二M/2:1多路复用器。多路复用器可经配置以选择两个相邻第一电平时钟信号cka及ckb。随后可内插经选定时钟信号。在一些实例中，内插时钟信号可包含首先对cka及ckb中的每一者进行加权及以向量形式对经加权时钟信号求和。在一些实例中，偶数第一电平时钟信号可以第一加权因子wa进行加权，且奇数第一电平时钟信号可以第二加权因子wb进行加权。以此方式，经内插时钟信号可通过以向量形式将经加权第一电平时钟信号wa*cka+wb*ckb相加来产生。在一些实例中，相应时钟信号cka及ckb的经加权向量可由相应s位温度计DAC产生。以此方式，可通过选择相邻相位时钟信号及调整第一及第二加权因子而产生具有在第一电平时钟信号的相邻相位之间的1xT空间中的相位的经内插时钟信号。在一些实例中，第一及第二加权因子可为可调整的，而在其它实例中，第一及第二加权因子可经由相应逻辑硬编码。
在框615，方法600通过基于经内插时钟产生两个或更多个第二电平时钟继续。如先前描述，每一ADC切片内部的第二电平时钟信号φ2,i,j的相位可遵循M相进/出相位内插器的输出且明确来说遵循经内插时钟信号移动。因此，经内插时钟信号(包含上文确定的经内插时钟信号)可覆盖相应第一电平时钟信号的整个MxT时段，且两个或更多个第二电平时钟信号可基于经内插时钟信号产生。
在框620，方法600通过等待超时持续时间继续。在各个实例中，超时持续时间可基于PI旋转稳定以对模拟侧起作用所需的时间来确定。在一些实例中，超时持续时间可经由计数器或其它合适硬件控制。
方法600在框625处通过确定样本时钟对准继续。如先前描述，在一些实例中，对准目标可经设置以自适应地保持第二电平ADC时钟的下降沿(取样沿)与第一电平时钟的下降沿相距时间空间RxT。因此，在一些实例中，RxT可被设置为(PxT–QxT)/2，其是其中第二电平ADC时钟的下降沿与相位偏移M-1-R的第一电平时钟的下降沿一样高时的裕度的一半。此布置可帮助确保左裕度及右裕度基于经复制时钟信号平均分布(例如，经设置为彼此相等)。
因此，通过使用第(M-1-R)第一电平时钟信号，其中M-1-R是整数，第一电平时钟信号之间的相位关系可用于产生正确时间裕度。换句话说，第一电平时钟信号的不同相位之间的固有时间差异用于建立时间裕度的参考。明确来说，在一些实例中，经复制第一电平时钟信号φ1,0可用作pd1的参考，且经复制第一电平时钟信号φ1,M-1-R可用作pd2的参考。针对右裕度，两个参考波形可由经复制第二电平ADC时钟φ2,0,0的下降沿取样以创建RxT右裕度。
任何时间违例可导致跟踪-保持及ADC的稳定时间窗的重叠。右裕度可为第一电平跟踪-保持时钟的下降沿(取样沿)与第二电平ADC时钟的下降沿(保持沿)之间的时间空间。任何时间违例可导致不正确的经取样数据。因此，样本时钟可经对准以确保适当左及右裕度。在一些实例中，样本时钟的对准可使用相位检测器确定，例如如先前关于图3描述的2位相位检测器。
在另外实施例中，自适应FSM的当前状态可基于样本时钟对准(例如相位检测器的输出)来确定。如先前描述，自适应引擎可经实施以确定样本时钟对准，及使相位内插器移位直到已经实现对准。如先前描述，自适应引擎可包含经配置以确定对相位检测器的输出pd1及pd2的大多数表决的主表决器。实际上，主表决器电路可经配置以产生相位检测器的经去噪输出以用于样本时钟的进一步自适应及对准。基于相位检测器的经去噪输出，当前状态可经确定为四种状态中的一者：状态0、状态1、状态2及状态3。每一状态可对应于不同相位检测器输出pd1及pd2，其可指示样本时钟的对准。
方法600在630处通过确定是否已经进入锁定状态而继续。如先前描述，锁定状态可基于锁定方案确定。如先前描述，可实施一致的单向锁定方案，例如左到右锁定方案或右到左锁定方案。在一些实例中，通过利用单向锁定方案，由相位内插器在锁定时的最后移位引入的LSB错误可保持一致。明确来说，在右到左锁定中，锁定状态总是被检测为从状态2到状态1的转变，且因此总是吸收LSB错误作为左裕度减少。相反，在左到右锁定方案中，锁定状态总是被检测为从状态1到状态2的转变，且因此总是吸收LSB错误作为右裕度减少。因此，通过采用单向锁定方案，LSB错误的影响可限于连续影响相应侧的裕度。因此，在一些实例中，锁定状态可基于特定状态转变来确定。
如果确定尚未进入锁定状态，那么方法600可在框635处通过确定相位内插器移位而继续。如先前描述，在各个实施例中，相位内插器移位可包含相位内插器基于相位检测器的先前输出及当前输出(例如自适应状态机的状态)左移或右移。明确来说，在一些实例中，自适应引擎可经实施以确定相移及调整相位内插器。如先前描述，自适应引擎可基于相位检测器的输出确定状态，且每一状态可进一步对应于相位内插器的左移或右移。一旦基于状态已经确定左移或右移，方法600就可在框640处通过使相位内插器移位及继而使经内插时钟移位而继续。如先前描述，在实例中，为了使经内插时钟信号移位，PI控制器可基于自适应FSM确定左移或右移(包含数字偏移及/或基于状态的左移或右移)及相位内插器相对于第一电平时钟信号的当前位置(例如，如基于相应ADC切片中的真正时钟路径第二电平ADC时钟信号确定)而更新PI控制代码pi-ctrl。在一些实例中，pi-ctrl可包含用于选择相邻相位第一电平时钟信号以便实现左移或右移的代码。在一些另外的实例中，pi-ctrl可包含用于调整加权因子以在相邻相位之间的1xT空间内创建左移及/或右移的代码。一旦经内插时钟已经移位，方法600就可在框610处产生经更新(例如经移位)经内插时钟信号，从所述经内插时钟信号可产生经更新第二电平时钟。
如果在框630处确定已经进入锁定状态，那么方法可在框645处通过确定数字偏移而继续。如先前描述，一旦已经检测到锁定状态，自适应FSM就可基于设置而确定将加到相位内插器的数字偏移。如先前描述，数字偏移可包含相位内插器的输出左移或右移额外预设步长。数字偏移可允许真正时钟路径与复制时钟路径之间的任何潜在系统性差异的偏移，且锁定是基于由复制路径提供的信息。在另外的实例中，数字偏移可进一步允许从硬接线RxT时间空间灵活地重新调整左/右时间裕度以用于取样时钟的可调谐即时调整。一旦已经确定数字偏移，数字偏移可类似地被提供到PI控制器以实现到经内插时钟信号的对应移位。
方法600可在框650处通过等待全局定时器持续时间而继续。如先前描述，在一些实例中，定时器可具有预设值或预设持续时间，其可称为全局等待持续时间。在一些实例中，全局等待持续时间可根据系统要求或基于性能度量进行预设。举例来说，全局等待持续时间可至少部分基于功耗、环境条件(例如温度)或芯片特定变化(例如PVTE变化)及/或性能度量(例如吞吐量、带宽等)来确定。当定时器满时，在框625，方法可借助于通过基于第一电平时钟信号及第二电平ADC时钟信号的相对位置再次确定当前样本时钟对准及当前状态来重新发起自适应过程而继续。
上文关于各个实施例描述的技术及过程可由一或多个系统100及/或子系统及其组件执行，例如上文关于图1到5描述的PI 200、PD 300、自适应引擎400及FSM 500，且其可执行由如本文中描述的各个其它实施例提供的方法。
虽然已关于实施例描述一些特征及方面，但所属领域的技术人员将认识到众多修改是可能的。举例来说，本文中描述的方法及过程可使用硬件组件、定制集成电路(IC)、可编程逻辑及/或其任何组合实施。此外，虽然为了便于描述，本文中描述的各个方法及过程可关于特定结构及/或功能组件进行描述，但由各个实施例提供的方法不限于任何特定结构及/或功能架构而是可以任何合适硬件配置实施。类似地，虽然一些功能性归于一或多个系统组件，但除非上下文另有指示，否则此功能性可分布在根据若干实施例的各个其它系统组件中。
此外，虽然为了便于描述，本文中描述的方法及过程的程序按特定顺序描述，但除非上下文另有指示，否则可根据各个实施例重新排序、添加及/或省略各个程序。此外，关于一个方法或过程描述的程序可并入于所描述的其它方法或过程内；同样，根据特定结构架构及/或关于一个系统描述的系统组件可组织于替代结构架构中及/或并入于所描述的其它系统内。因此，虽然为了便于描述且为了说明各个实施例的方面，那些实施例被描述为具有或不具有一些特征，但除非上下文另有指示，否则本文中关于特定实施例描述的各个组件及/或特征可从所描述的其它实施例中替代、添加及/或减去。因此，尽管上文描述若干实施例，但应了解，本发明希望覆盖所附权利要求书的范围内的所有修改及等效物。

Claims (20)

1.一种方法，其包括：
经由第一时钟产生器基于输入时钟信号产生跟踪及保持电路的两个或更多个第一电平时钟信号，所述两个或更多个第一电平时钟信号中的每一者与相邻相位的相应第一电平时钟信号分离1xT的相位偏移；
经由相位内插器产生经内插时钟信号，其中产生所述经内插时钟信号进一步包括：
选择所述两个或更多个时钟信号中的偶数第一电平时钟信号；
选择所述两个或更多个时钟信号中的奇数第一电平时钟信号，所述奇数第一电平时钟信号具有与所述偶数第一电平时钟信号的相位相邻的相位；
基于所述偶数第一电平时钟信号及所述奇数第一电平时钟信号产生所述经内插时钟信号，其中所述经内插时钟信号具有在所述偶数与奇数第一电平时钟信号之间的所述1xT相位偏移内的相位；及
基于所述经内插时钟信号经由第二时钟产生器产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。
2.根据权利要求1所述的方法，其中产生所述经内插时钟信号进一步包括：
以第一加权因子对所述偶数第一电平时钟信号进行加权以产生经加权偶数第一电平时钟信号；
以第二加权因子对所述奇数第一电平时钟信号进行加权以产生经加权奇数第一电平时钟信号；
以向量形式将所述经加权偶数第一电平时钟信号及所述经加权偶数第一电平时钟信号相加，其中将所述偶数第一电平时钟信号及奇数第一电平时钟信号的所述向量形式相加是经由相应数/模转换器产生。
3.根据权利要求1所述的方法，其进一步包括：
确定第一第二电平时钟信号与第一第一电平时钟信号之间的对准，其中确定所述第一第二电平时钟信号与所述第一第一电平时钟信号之间的对准包含确定所述第一第一电平时钟信号的下降沿与所述第一第二电平时钟信号的下降沿之间的相位偏移；及
基于所述相位偏移使所述经内插时钟信号移位。
4.根据权利要求3所述的方法，其中确定所述第一第二电平时钟信号与所述第一第一电平时钟信号之间的对准进一步包括：
在2位相位检测器的第一相位检测器的输入处接收经复制第一第一电平时钟信号；
在所述2位相位检测器的第二相位检测器的输入处接收经复制第二第一电平时钟信号，其中所述第二第一电平时钟信号从所述第一第一电平时钟信号相移一时间裕度；
在所述第一及第二相位检测器处接收经复制第一第二电平时钟信号作为时钟输入；
产生指示所述第一第一电平时钟信号的值的第一相位检测器输出；及
产生指示所述第二第一电平时钟信号的值的第二相位检测器输出。
5.根据权利要求4所述的方法，其进一步包括：
至少部分基于所述第一相位检测器输出及第二相位检测器输出确定相位内插器移位，其中确定所述相位内插器移位包含基于所述第一相位检测器输出及所述第二相位检测器输出确定状态；及
使所述经内插时钟信号的相位移位所述相位内插器移位直到进入锁定状态。
6.根据权利要求5所述的方法，其中所述状态是第一状态、第二状态、第三状态或第四状态中的一者，
其中在所述第一状态中，所述第一相位检测器输出及第二相位检测器输出两者都是逻辑低，且所述相位内插器移位是向左，
其中在所述第二状态中，所述第一相位检测器输出及第二相位检测器输出两者都是逻辑高，且所述相位内插器移位是向右，
其中在所述第三状态中，所述第一相位检测器输出是逻辑高且所述第二相位检测器输出是逻辑低，且所述相位内插器移位是向左，
其中在所述第四状态中，所述第一相位检测器输出是逻辑低且所述第二相位检测器输出是逻辑高，且所述相位内插器移位是向左。
7.根据权利要求6所述的方法，其中根据锁定方案进入所述锁定状态，其中所述方法进一步包括：
响应于确定已从所述第二状态进入所述第一状态，进入所述锁定状态；
响应于进入所述锁定状态，至少部分基于所述第一第二电平时钟信号的真正时钟路径与所述经复制第一第二电平时钟信号的复制时钟路径之间的差异确定数字偏移。
8.一种时钟产生器，其包括：
第一时钟产生器，其经配置以接收输入时钟信号及产生跟踪及保持电路的两个或更多个第一电平时钟信号；
相位内插器，其经配置以产生经内插时钟信号，其中所述经内插时钟信号是基于所述两个或更多个第一电平时钟信号产生，其中所述相位内插器包括：
第一多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的偶数第一电平时钟信号；
第二多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的奇数第一电平时钟信号；及
第二时钟产生器，其经配置以基于所述经内插时钟信号产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。
9.根据权利要求8所述的时钟产生器，其中所述相位内插器进一步包括：
第一数/模转换器，其经配置以产生来自所述第一多路复用器的经选定偶数第一电平时钟信号的以第一加权因子加权的第一向量；及
第二数/模转换器，其经配置以产生来自所述第二多路复用器的经选定奇数第一电平时钟信号的以第二加权因子加权的的第二向量；
其中所述第一及第二数/模转换器的所述输出经配置以被相加，其中所述经相加第一及第二向量形成所述经内插时钟信号，其中所述相应经内插时钟信号具有在所述偶数与奇数第一电平时钟信号之间的所述1xT相位偏移内的相位。
10.根据权利要求8所述的时钟产生器，其进一步包括：
2位相位检测器，其耦合到所述第一时钟产生器、第二时钟产生器及相位内插器，所述2位相位检测器经配置以确定第一第二电平时钟信号与第一第一电平时钟信号之间的对准，其中确定所述第一第二电平时钟信号与所述第一第一电平时钟信号之间的对准包含确定所述第一第一电平时钟信号的下降沿与所述第一第二电平时钟信号的下降沿之间的相位偏移。
11.根据权利要求10所述的时钟产生器，其中所述2位相位检测器包含：
第一相位检测器，其经配置以在所述第一相位检测器的输入处接收经复制第一第一电平时钟信号及在所述第一相位检测器的时钟输入处接收经复制第一第二电平时钟信号；
第二相位检测器，其经配置以在所述第二相位检测器的时钟输入处接收经复制第二第一电平时钟信号及所述经复制第一第二电平时钟信号，其中所述第二第一电平时钟信号从所述第一第一电平时钟信号相移一时间裕度；
其中所述第一相位检测器经配置以产生指示所述第一第一电平时钟信号的值的
第一相位检测器输出；且
其中所述第二相位检测器经配置以产生指示所述第二第一电平时钟信号的值的
第二相位检测器输出。
12.根据权利要求11所述的时钟产生器，其进一步包括：
自适应有限状态机，其经配置以至少部分基于所述第一相位检测器输出及第二相位检测器输出来确定相位内插器移位，其中确定所述相位内插器移位包含基于所述第一相位检测器输出及第二相位检测器输出来确定状态。
13.根据权利要求12所述的时钟产生器，其中所述状态是第一状态、第二状态、第三状态或第四状态中的一者，
其中在所述第一状态中，所述第一相位检测器输出及第二相位检测器输出两者都是逻辑低，且所述相位内插器移位是向左，
其中在所述第二状态中，所述第一相位检测器输出及第二相位检测器输出两者都是逻辑高，且所述相位内插器移位是向右，
其中在所述第三状态中，所述第一相位检测器输出是逻辑高且所述第二相位检测器输出是逻辑低，且所述相位内插器移位是向左，
其中在所述第四状态中，所述第一相位检测器输出是逻辑低且所述第二相位检测器输出是逻辑高，且所述相位内插器移位是向左。
14.根据权利要求13所述的时钟产生器，其中根据锁定方案进入锁定状态，其中所述自适应有限状态机经配置以响应于确定已从所述第二状态进入所述第一状态而进入所述锁定状态，且其中所述自适应有限状态机进一步经配置以响应于进入所述锁定状态至少部分基于所述第一第二电平时钟信号的真正时钟路径与所述经复制第一第二电平时钟信号的复制时钟路径之间的差异确定数字偏移。
15.一种模/数转换器，其包括：
第一时钟产生器，其经配置以接收输入时钟信号及产生跟踪及保持电路的两个或更多个第一电平时钟信号；
相位内插器，其经配置以产生两个或更多个相应经内插时钟信号，其中每一相应经内插时钟信号基于所述两个或更多个第一电平时钟信号产生，其中所述相位内插器进一步包括两个或更多个相位内插器切片，每一相应相位内插器切片进一步包括：
第一多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的偶数第一电平时钟信号；
第二多路复用器，其经配置以接收所述两个或更多个第一电平时钟信号中的奇数第一电平时钟信号；
两个或更多个模/数转换器切片，每一相应模/数转换器切片包括：
第二时钟产生器，其经配置以基于所述相应经内插时钟信号产生两个或更多个第二电平时钟信号，其中所述两个或更多个第二电平时钟信号的相位与相应第一电平时钟信号的相位的相对关系至少部分由所述经内插时钟信号的相位确定。
16.根据权利要求15所述的模/数转换器，其中每一相位内插器切片进一步包括：
第一数/模转换器，其经配置以产生来自所述第一多路复用器的经选定偶数第一电平时钟信号的以第一加权因子加权的第一向量；及
第二数/模转换器，其经配置以产生来自所述第二多路复用器的经选定奇数第一电平时钟信号的以第二加权因子加权的的第二向量；
其中所述第一及第二数/模转换器的所述输出经配置以被相加，其中所述经相加第一及第二向量形成所述经内插时钟信号，其中所述相应经内插时钟信号具有在所述偶数与奇数第一电平时钟信号之间的所述1xT相位偏移内的相位。
17.根据权利要求15所述的模/数转换器，其进一步包括：
2位相位检测器，其耦合到所述第一时钟产生器、第二时钟产生器及相位内插器，所述2位相位检测器经配置以确定第一第二电平时钟信号与第一第一电平时钟信号之间的对准，其中确定所述第一第二电平时钟信号与所述第一第一电平时钟信号之间的对准包含确定所述第一第一电平时钟信号的下降沿与所述第一第二电平时钟信号的下降沿之间的相位偏移。
18.根据权利要求17所述的模/数转换器，其中所述2位相位检测器包含：
第一相位检测器，其经配置以在所述第一相位检测器的输入处接收经复制第一第一电平时钟信号及在所述第一相位检测器的时钟输入处接收经复制第一第二电平时钟信号；
第二相位检测器，其经配置以在所述第二相位检测器的时钟输入处接收经复制第二第一电平时钟信号及所述经复制第一第二电平时钟信号，其中所述第二第一电平时钟信号从所述第一第一电平时钟信号相移一时间裕度；
其中所述第一相位检测器经配置以产生指示所述第一第一电平时钟信号的值的
第一相位检测器输出；且
其中所述第二相位检测器经配置以产生指示所述第二第一电平时钟信号的值的
第二相位检测器输出。
19.根据权利要求18所述的模/数转换器，其进一步包括：
自适应有限状态机，其经配置以至少部分基于所述第一相位检测器输出及第二相位检测器输出确定相位内插器移位，其中确定所述相位内插器移位包含基于所述第一相位检测器输出及第二相位检测器输出确定状态。
20.根据权利要求19所述的模/数转换器，其中根据锁定方案进入锁定状态，其中所述自适应有限状态机经配置以响应于确定已从所述第二状态进入所述第一状态而进入所述锁定状态，且其中所述自适应有限状态机进一步经配置以响应于进入所述锁定状态至少部分基于所述第一第二电平时钟信号的真正时钟路径与所述经复制第一第二电平时钟信号的复制时钟路径之间的差异确定数字偏移。
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