CN116470908A - 一种基于双输入压控振荡器的锁相环电路 - Google Patents
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Abstract
本申请公开了一种基于双输入压控振荡器的锁相环电路，涉及锁相环电路领域，该锁相环电路中，鉴频鉴相器、电荷泵和双端低通滤波器依次连接，双端低通滤波器输出低增益电压控制信号和高增益电压控制信号并分别输出给双输入压控振荡器的两个输入端，双端低通滤波器内部同时形成低增益环路滤波和高增益环路滤波；双输入压控振荡器内部包括由低增益电压控制信号控制的低增益VCO控制环路、以及由高增益电压控制信号控制的高增益VCO控制环路，其产生输出时钟并通过分频器返回鉴频鉴相器的另一个输入端。该锁相环电路在宽频带时钟输出的基础上，有效降低了前级电路的噪声影响，提高了输出时钟质量，且结构简单，易于实现。
Description
技术领域
本申请涉及锁相环电路领域，尤其是一种基于双输入压控振荡器的锁相环电路。
背景技术
锁相环电路可以进行高频综合、产生稳定频率，被广泛应用于数字系统和通讯系统中。目前常用且典型的锁相环电路如图1所示，主要包括鉴频鉴相器(PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和反馈分频器(DIV)。鉴频鉴相器用于比较输入时钟CLK_IN和反馈时钟CLK_FB之间的频率和相位，并转换成对应宽度的脉冲信号提供给电荷泵，电荷泵将鉴频鉴相器输入的脉冲信号转换为脉冲电流输出给环路滤波器进行低通滤波并转换为电压信号，压控振荡器根据该电压信号调节输出振荡频率并提供输出时钟CLK_OUT。反馈分频器对输出时钟CLK_OUT分频后产生反馈时钟CLK_FB并传回给鉴频鉴相器、构成反馈环路。
锁相环电路的输出时钟CLK_OUT的质量是锁相环电路的重要电路性能指标之一，给输出时钟CLK_OUT的质量带来影响的主要是噪声带来的抖动，在输出宽频带的应用中，需要有足够的VCO增益，而VCO调谐增益过大又会使得锁相环电路对噪声非常敏感。为了在宽频带的应用中降低噪声影响，在图1所示的典型的单环路的锁相环电路的基础上发展出双环路结构来减小VCO的增益，从而抑制噪声影响。一种典型的双环路结构的锁相环电路通过引入数字粗调环路来抑制VCO控制电压上引入噪声，比如公开号为CN1731681A的专利提供的结构，但是该类结构粗调部分的结构和控制过程较为复杂。另一种典型的双环路结构的锁相环电路通过在单环路的锁相环电路中再添加一个电荷泵、一个大电容和一个VCO控制端来实现，以利用较低的VCO增益来获得较好的噪声特性，比如公开为CN101753138A的专利提供的结构，但是该结构引入的电荷泵会额外增加功耗，且大电容的引入占用了较大的电路面积。因此现有的在宽频带应用中降低噪声影响的做法都会牺牲电路面积并带来额外的控制复杂度和功耗，影响电路性能。
发明内容
本申请人针对上述问题及技术需求，提出了本申请公开了一种基于双输入压控振荡器的锁相环电路，本申请的技术方案如下：
一种基于双输入压控振荡器的锁相环电路，在该锁相环电路中：
鉴频鉴相器的一个输入端连接锁相环电路的时钟输入端获取输入时钟，鉴频鉴相器的输出端连接电荷泵的输入端，电荷泵的输出端连接双端低通滤波器的输入端；
双端低通滤波器将电荷泵输入的电流信号转换为低增益电压控制信号和高增益电压控制信号并分别输出给双输入压控振荡器的两个输入端，双端低通滤波器内部同时形成低增益环路滤波和高增益环路滤波；
双输入压控振荡器内部包括由低增益电压控制信号控制的低增益VCO控制环路、以及由高增益电压控制信号控制的高增益VCO控制环路，双输入压控振荡器根据输入的低增益电压控制信号和高增益电压控制信号调节振荡频率并产生输出时钟、通过锁相环电路的时钟输出端输出；
分频器对输出时钟进行分频处理后连接到鉴频鉴相器的另一个输入端。
其进一步的技术方案为，双端低通滤波器的输入端连接双端低通滤波器的第一输出端，双端低通滤波器的输入端和第一输出端之间依次连接电阻R和电容C1后接地，双端低通滤波器的输入端和第一输出端之间通过电容C2接地；双端低通滤波器的第一输出端用于输出低增益电压控制信号，电阻R和电容C1的公共端引出双端低通滤波器的第二输出端用于输出高增益电压控制信号。
其进一步的技术方案为，从双端低通滤波器的输入端至双端低通滤波器的第一输出端的低增益环路滤波在S域的传递函数为
从双端低通滤波器的输入端至双端低通滤波器的第二输出端的低增益环路滤波在S域的传递函数为
其中，
其进一步的技术方案为，双输入压控振荡器包括双输入驱动电路和环形振荡电路，双输入驱动电路内部包括由低增益电压控制信号控制的低增益VCO控制环路、以及由高增益电压控制信号控制的高增益VCO控制环路，双输入驱动电路根据输入的低增益电压控制信号和高增益电压控制信号产生一路环振电压控制信号给环形振荡电路，环形振荡电路根据环振电压控制信号调节振荡频率并产生输出时钟。
其进一步的技术方案为，在双输入驱动电路中，PMOS管PM1的漏极、PMOS管PM2的漏极以及PMOS管PM3的漏极均连接双输入驱动电路的工作电压，PM3源极连接双输入驱动电路的输出端输出环振电压控制信号；电容Cc的一端连接双输入驱动电路的工作电压、另一端连接PM3的栅极，电容Cm的一端连接PM3的栅极、另一端连接双输入驱动电路的输出端；
PM2的源极连接PM3的栅极、NMOS管NM2的源极以及NMOS管NM3的源极，NM2的漏极和NM3的漏极均接地，NM3的栅极连接双输入驱动电路的第一输入端获取低增益电压控制信号，NM2的栅极连接双输入驱动电路的第二输入端获取高增益电压控制信号；
PM1的栅极、PM1的源极和PM2的栅极相连并连接NMOS管NM1的源极，NM1的漏极接地，NM1的栅极连接双输入驱动电路的输出端；
NM3所在的环路构成双输入驱动电路内的低增益VCO控制环路，NM2所在的环路构成双输入驱动电路内的高增益VCO控制环路；
其中，NM1的数量为m1，NM2的数量为m2，NM3的数量为m3，m1＝m2+m3。
其进一步的技术方案为，双输入驱动电路的工作电压由低压差线性稳压器提供。
其进一步的技术方案为，双输入驱动电路内的低增益VCO控制环路在S域的传递函数为双输入驱动电路内的高增益VCO控制环路在S域的传递函数为其中，Kol是低增益VCO控制环路的VCO增益，Koh是高增益VCO控制环路的VCO增益。
其进一步的技术方案为，在环形振荡电路中，四个反相器INV1、INV2、INV3和INV4依次首位相连形成环形结构，反相器INV5和INV6相连形成背靠背结构、一端连接INV1的输入端、另一端连接INV3的输入端，反相器INV7和INV8相连形成背靠背结构、一端连接INV2的输入端、另一端连接INV4的输入端，双输入驱动电路产生的一路环振电压控制信号连接各个反相器的供电端，环形振荡电路具有四个相位的时钟输出，且平分相位。
其进一步的技术方案为，锁相环电路的低增益环路的开环传递函数Gl(s)为锁相环电路的低增益环路在原点处有两个极点，还有一个极点ω2和一个零点ω1，ω1＜＜ω2；
锁相环电路的高增益环路的开环传递函数Gh(s)为锁相环电路的高增益环路在原点处有两个极点，还有一个极点ω2；
其中，ICP是电荷泵输出的电流信号，Kol是低增益VCO控制环路的VCO增益，Koh是高增益VCO控制环路的VCO增益，分频器对输出时钟实现N分频。
其进一步的技术方案为，锁相环电路的开环传输函数锁相环电路在原点处有两个极点，还有一个极点ω2和一个零点/>
本申请的有益技术效果是：
本申请公开了一种基于双输入压控振荡器的锁相环电路，采用双端低通滤波器结合双输入压控振荡器的结构，可以形成低增益环路和高增益环路，双输入压控振荡器保证VCO总增益足够以输出宽范围的时钟频率，在宽频带时钟输出的基础上，电路噪声主要通过低增益环路进行传递，低增益环路有效降低了前级电路的噪声影响，提高了输出时钟质量，且结构简单，易于实现。
所采用的双输入驱动电路的电路结构具有较高的电源抑制比，且由低压差线性稳压器提供工作电压，电路噪声和电源噪声都可得到有效抑制。相较于典型单环路结构，使得本申请的锁相环电路的开环增益降低，且由于高增益环路的引入，零点右移，为实现同样的环路带宽，可降低电容C1的容值，有效减小电路面积，有利于电路集成。
附图说明
图1是现有传统的单环路结构的锁相环电路的电路结构示意图。
图2是本申请一个实施例中的基于双输入压控振荡器的锁相环电路的电路结构示意图。
图3是本申请一个实施例中的双输入驱动电路的电路图。
图4是本申请一个实施例中的环形振荡电路的电路图。
具体实施方式
下面结合附图对本申请的具体实施方式做进一步说明。
本申请公开了一种基于双输入压控振荡器的锁相环电路，请参考图2，在该锁相环电路中：
鉴频鉴相器PDF的一个输入端连接锁相环电路的时钟输入端获取输入时钟REF_CLK，鉴频鉴相器PDF的输出端连接电荷泵CP的输入端，电荷泵CP的输出端连接双端低通滤波器的输入端。
双端低通滤波器将电荷泵CP输入的电流信号转换为低增益电压控制信号vctrl_l和高增益电压控制信号vctrl_h并分别输出给双输入压控振荡器的两个输入端，双端低通滤波器内部同时形成低增益环路滤波和高增益环路滤波。
双输入压控振荡器内部包括由低增益电压控制信号vctrl_l控制的低增益VCO控制环路、以及由高增益电压控制信号vctrl_h控制的高增益VCO控制环路，双输入压控振荡器根据输入的低增益电压控制信号vctrl_l和高增益电压控制信号vctrl_h调节振荡频率并产生输出时钟CLK_OUT、通过锁相环电路的时钟输出端输出。
分频器对输出时钟CLK_OUT进行N分频处理后连接到鉴频鉴相器PDF的另一个输入端提供FBK_CLK。
请参考图2，双端低通滤波器的输入端连接双端低通滤波器的第一输出端，双端低通滤波器的输入端和第一输出端之间依次连接电阻R和电容C1后接地，双端低通滤波器的输入端和第一输出端之间通过电容C2接地。双端低通滤波器的第一输出端用于输出低增益电压控制信号vctrl_l，电阻R和电容C1的公共端引出双端低通滤波器的第二输出端用于输出高增益电压控制信号vctrl_h。这种结构的双端低通滤波器在应用中可以有效降低电容C1的容值，从而有利于显著减小电路面积。
基于这种结构的双端低通滤波器，从双端低通滤波器的输入端至双端低通滤波器的第一输出端的低增益环路滤波在S域的传递函数为从双端低通滤波器的输入端至双端低通滤波器的第二输出端的低增益环路滤波在S域的传递函数为其中，/>
请参考图2，双输入压控振荡器包括双输入驱动电路和环形振荡电路，双输入驱动电路内部包括由低增益电压控制信号控制的低增益VCO控制环路、以及由高增益电压控制信号控制的高增益VCO控制环路，双输入驱动电路根据输入的低增益电压控制信号和高增益电压控制信号产生一路环振电压控制信号vring给环形振荡电路，环形振荡电路根据环振电压控制信号vring调节振荡频率并产生输出时钟。双输入压控振荡器的这种结构可以有效地抑制前级电路带来的噪声影响，提高输出时钟质量。
请参考图3所示的双输入驱动电路的电路图，在双输入驱动电路中，PMOS管PM1的漏极、PMOS管PM2的漏极以及PMOS管PM3的漏极均连接双输入驱动电路的工作电压VLDO。PM3源极连接双输入驱动电路的输出端输出环振电压控制信号vring。电容Cc的一端连接双输入驱动电路的工作电压VLDO、另一端连接PM3的栅极，电容Cm的一端连接PM3的栅极、另一端连接双输入驱动电路的输出端。PM2的源极连接PM3的栅极、NMOS管NM2的源极以及NMOS管NM3的源极，NM2的漏极和NM3的漏极均接地gnd。NM3的栅极连接双输入驱动电路的第一输入端获取低增益电压控制信号vctrl_l，NM2的栅极连接双输入驱动电路的第二输入端获取高增益电压控制信号vctrl_h。PM1的栅极、PM1的源极和PM2的栅极相连并连接NMOS管NM1的源极，NM1的漏极接地，NM1的栅极连接双输入驱动电路的输出端。其中，NM1的数量为m1，NM2的数量为m2，NM3的数量为m3，m1＝m2+m3。
NM3所在的环路构成双输入驱动电路内的低增益VCO控制环路，NM2所在的环路构成双输入驱动电路内的高增益VCO控制环路。低增益VCO控制环路的VCO增益为Kol，高增益VCO控制环路的VCO增益为Koh，在保证总的VCO增益足够的情况下，低增益VCO控制环路有效降低前级电路的噪声影响。
在一个实施例中，双输入驱动电路的工作电压VLDO由低压差线性稳压器提供，从而可以有效抑制电源噪声。并且电容Cc和电容Cm的引入使得双输入驱动电路的输出端具有很高的电源抑制比，可显著降低电源噪声的影响。
基于图3这种电路结构，双输入驱动电路内的低增益VCO控制环路在S域的传递函数为双输入驱动电路内的高增益VCO控制环路在S域的传递函数为其中，Kol是低增益VCO控制环路的VCO增益，Koh是高增益VCO控制环路的VCO增益。
请参考图4，在环形振荡电路中，四个反相器INV1、INV2、INV3和INV4依次首位相连形成环形结构。反相器INV5和INV6相连形成背靠背结构、一端连接INV1的输入端、另一端连接INV3的输入端，也即INV5的输出端连接INV6的输入端，INV5的输入端连接INV6的输出端。反相器INV7和INV8相连形成背靠背结构、一端连接INV2的输入端、另一端连接INV4的输入端，也即INV7的输出端连接INV8的输入端，INV7的输入端连接INV8的输出端。双输入驱动电路产生的一路环振电压控制信号vring连接各个反相器的供电端，环形振荡电路具有四个相位的时钟输出，且平分相位。
基于图2-图4所示的电路结构，整个锁相环电路具有如下特性：
(1)锁相环电路的低增益环路的开环传递函数Gl(s)为：
锁相环电路的低增益环路在原点处有两个极点，还有一个极点ω2和一个零点ω1，ω1＜＜ω2。
(2)锁相环电路的高增益环路的开环传递函数Gh(s)为：
锁相环电路的高增益环路在原点处有两个极点，还有一个极点ω2。
(2)锁相环电路的开环传输函数Gt(s)为：
锁相环电路在原点处有两个极点，还有一个极点ω2和一个零点
在上述各式中，ICP是电荷泵输出的电流信号，Kol是低增益VCO控制环路的VCO增益，Koh是高增益VCO控制环路的VCO增益，分频器对输出时钟实现N分频。
本申请这种结构的锁相环电路采用双输入压控振荡器，可以确保有足够的电路增益，使得锁相环电路可以输出宽范围的时钟频率。电路噪声主要通过锁相环电路的低增益环路进行传递，双输入驱动电路有很高的电源抑制比，且由低压差线性稳压器提供工作电压VLDO，电路噪声和电源噪声都可得到有效抑制。相较于典型单环路结构，本申请这种结构的锁相环电路的开环增益降低，且由于高增益环路的引入，零点右移，为实现同样的环路带宽，可降低电容C1的容值，有效减小电路面积。
以上所述的仅是本申请的优选实施方式，本申请不限于以上实施例。可以理解，本领域技术人员在不脱离本申请的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本申请的保护范围之内。
Claims (10)
1.一种基于双输入压控振荡器的锁相环电路，其特征在于，在所述锁相环电路中：
鉴频鉴相器的一个输入端连接所述锁相环电路的时钟输入端获取输入时钟，所述鉴频鉴相器的输出端连接电荷泵的输入端，所述电荷泵的输出端连接双端低通滤波器的输入端；
所述双端低通滤波器将所述电荷泵输入的电流信号转换为低增益电压控制信号和高增益电压控制信号并分别输出给双输入压控振荡器的两个输入端，所述双端低通滤波器内部同时形成低增益环路滤波和高增益环路滤波；
所述双输入压控振荡器内部包括由所述低增益电压控制信号控制的低增益VCO控制环路、以及由所述高增益电压控制信号控制的高增益VCO控制环路，所述双输入压控振荡器根据输入的低增益电压控制信号和高增益电压控制信号调节振荡频率并产生输出时钟、通过所述锁相环电路的时钟输出端输出；
分频器对所述输出时钟进行分频处理后连接到所述鉴频鉴相器的另一个输入端。
2.根据权利要求1所述的锁相环电路，其特征在于，所述双端低通滤波器的输入端连接所述双端低通滤波器的第一输出端，所述双端低通滤波器的输入端和第一输出端之间依次连接电阻R和电容C1后接地，所述双端低通滤波器的输入端和第一输出端之间通过电容C2接地；所述双端低通滤波器的第一输出端用于输出低增益电压控制信号，电阻R和电容C1的公共端引出所述双端低通滤波器的第二输出端用于输出高增益电压控制信号。
3.根据权利要求2所述的锁相环电路，其特征在于，
从所述双端低通滤波器的输入端至所述双端低通滤波器的第一输出端的低增益环路滤波在S域的传递函数为
从所述双端低通滤波器的输入端至所述双端低通滤波器的第二输出端的低增益环路滤波在S域的传递函数为
其中，
4.根据权利要求1所述的锁相环电路，其特征在于，所述双输入压控振荡器包括双输入驱动电路和环形振荡电路，所述双输入驱动电路内部包括由所述低增益电压控制信号控制的低增益VCO控制环路、以及由所述高增益电压控制信号控制的高增益VCO控制环路，所述双输入驱动电路根据输入的低增益电压控制信号和高增益电压控制信号产生一路环振电压控制信号给所述环形振荡电路，所述环形振荡电路根据所述环振电压控制信号调节振荡频率并产生输出时钟。
5.根据权利要求4所述的锁相环电路，其特征在于，在所述双输入驱动电路中，PMOS管PM1的漏极、PMOS管PM2的漏极以及PMOS管PM3的漏极均连接所述双输入驱动电路的工作电压，PM3源极连接所述双输入驱动电路的输出端输出所述环振电压控制信号；电容Cc的一端连接所述双输入驱动电路的工作电压、另一端连接PM3的栅极，电容Cm的一端连接PM3的栅极、另一端连接所述双输入驱动电路的输出端；
PM2的源极连接PM3的栅极、NMOS管NM2的源极以及NMOS管NM3的源极，NM2的漏极和NM3的漏极均接地，NM3的栅极连接所述双输入驱动电路的第一输入端获取所述低增益电压控制信号，NM2的栅极连接所述双输入驱动电路的第二输入端获取所述高增益电压控制信号；
PM1的栅极、PM1的源极和PM2的栅极相连并连接NMOS管NM1的源极，NM1的漏极接地，NM1的栅极连接所述双输入驱动电路的输出端；
NM3所在的环路构成所述双输入驱动电路内的低增益VCO控制环路，NM2所在的环路构成所述双输入驱动电路内的高增益VCO控制环路；
其中，NM1的数量为m1，NM2的数量为m2，NM3的数量为m3，m1＝m2+m3。
6.根据权利要求5所述的锁相环电路，其特征在于，所述双输入驱动电路的工作电压由低压差线性稳压器提供。
7.根据权利要求5所述的锁相环电路，其特征在于，
所述双输入驱动电路内的低增益VCO控制环路在S域的传递函数为所述双输入驱动电路内的高增益VCO控制环路在S域的传递函数为/>其中，Kol是所述低增益VCO控制环路的VCO增益，Koh是所述高增益VCO控制环路的VCO增益。
8.根据权利要求4所述的锁相环电路，其特征在于，在所述环形振荡电路中，四个反相器INV1、INV2、INV3和INV4依次首位相连形成环形结构，反相器INV5和INV6相连形成背靠背结构、一端连接INV1的输入端、另一端连接INV3的输入端，反相器INV7和INV8相连形成背靠背结构、一端连接INV2的输入端、另一端连接INV4的输入端，所述双输入驱动电路产生的一路环振电压控制信号连接各个反相器的供电端，所述环形振荡电路具有四个相位的时钟输出，且平分相位。
9.根据权利要求3所述的锁相环电路，其特征在于，
所述锁相环电路的低增益环路的开环传递函数Gl(s)为所述锁相环电路的低增益环路在原点处有两个极点，还有一个极点ω2和一个零点ω1，ω1＜＜ω2；
所述锁相环电路的高增益环路的开环传递函数Gh(s)为所述锁相环电路的高增益环路在原点处有两个极点，还有一个极点ω2；
其中，ICP是所述电荷泵输出的电流信号，Kol是所述低增益VCO控制环路的VCO增益，Koh是所述高增益VCO控制环路的VCO增益，所述分频器对所述输出时钟实现N分频。
10.根据权利要求9所述的锁相环电路，其特征在于，所述锁相环电路的开环传输函数所述锁相环电路在原点处有两个极点，还有一个极点ω2和一个零点/>
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310227874.XA Pending CN116470908A (zh) | 2023-03-09 | 2023-03-09 | 一种基于双输入压控振荡器的锁相环电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116470908A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117081587A (zh) * | 2023-10-16 | 2023-11-17 | 深圳市九天睿芯科技有限公司 | 一种锁相环、芯片及电子设备 |
-
2023
- 2023-03-09 CN CN202310227874.XA patent/CN116470908A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117081587A (zh) * | 2023-10-16 | 2023-11-17 | 深圳市九天睿芯科技有限公司 | 一种锁相环、芯片及电子设备 |
| CN117081587B (zh) * | 2023-10-16 | 2024-03-26 | 深圳市九天睿芯科技有限公司 | 一种锁相环、芯片及电子设备 |
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