CN116456815A - 形成电容器的方法与电容器 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 74
- 239000003990 capacitor Substances 0.000 title claims abstract description 62
- 238000001465 metallisation Methods 0.000 claims abstract description 82
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000004020 conductor Substances 0.000 claims abstract description 18
- 230000002093 peripheral effect Effects 0.000 claims description 67
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000010410 layer Substances 0.000 description 337
- 230000008569 process Effects 0.000 description 41
- 239000000463 material Substances 0.000 description 33
- 230000004888 barrier function Effects 0.000 description 32
- 238000005229 chemical vapour deposition Methods 0.000 description 18
- 239000011229 interlayer Substances 0.000 description 17
- 238000000231 atomic layer deposition Methods 0.000 description 14
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 14
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 14
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000010949 copper Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 238000013461 design Methods 0.000 description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- 229910000480 nickel oxide Inorganic materials 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 3
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 3
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 229910000476 molybdenum oxide Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 1
- GEIAQOFPUVMAGM-UHFFFAOYSA-N Oxozirconium Chemical compound [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 1
- 208000036971 interstitial lung disease 2 Diseases 0.000 description 1
- PQQKPALAQIIWST-UHFFFAOYSA-N oxomolybdenum Chemical compound [Mo]=O PQQKPALAQIIWST-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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Abstract
揭露一种形成电容器的方法与电容器。此方法包含形成金属化层的一部分于基板上，形成介层窗层于基板上，以及形成第一电极于金属化层与介层窗层之间，其中第一电极电性连接金属化层。此方法亦包含形成第二电极于金属化层与介层窗层之间，其中第二电极电性连接介层窗层；以及形成介电层于第一电极与第二电极之间，其中除了通过金属化层外，第一电极不与任何其他导体电性连接，其中除了通过介层窗层外，第二电极不与任何其他导体电性连接。
Description
技术领域
在此所描述的标的是有关于一种金属-绝缘体-金属(MIM)电容器，且特别是有关于一种高密度金属-绝缘体-金属电容器。
背景技术
半导体集成电路产业在过去几十年已历经快速成长。半导体材料与设计上的技术进步已经产生越来越小且越来越复杂的电路。这些材料与设计的进步已成为可能，因为与加工及制造相关的技术也经历了技术进步。在半导体发展过程中，随着可以可靠创建的最小组件的尺寸的减小，每单位面积的互连元件的数量增加。
金属-绝缘体-金属(MIM)电容器使用在集成电路(IC)上的许多应用中，包含记忆电路、模拟电路、滤波器电路、以及去耦噪音抑制电路。
发明内容
一个创作态样为一种形成电容器的方法。此方法包含形成金属化层的一部分于基板上，形成介层窗层于基板上，以及形成第一电极于金属化层与介层窗层之间，其中第一电极电性连接金属化层。此方法亦包含形成第二电极于金属化层与介层窗层之间，其中第二电极电性连接介层窗层；以及形成介电层于第一电极与第二电极之间，其中除了通过金属化层外，第一电极不与任何其他导体电性连接，其中除了通过介层窗层外，第二电极不与任何其他导体电性连接。
另一个创作态样为一种形成电容器的方法。此方法包含形成金属化层的一部分于基板上，形成介层窗层于基板上，以及形成第一电极于金属化层与介层窗层之间，其中第一电极电性连接金属化层。此方法亦包含形成第二电极于金属化层与介层窗层之间，其中第二电极电性连接介层窗层；以及形成介电层于第一电极与第二电极之间，其中除了通过金属化层的此部分外，第一电极不与任何其他电子构件电性连接，其中除了通过介层窗层外，第二电极不与任何其他电子构件电性连接。
另一个创作态样为一种电容器，包含半导体基板、金属化层的一部分形成在半导体基板上、介层窗层形成在半导体基板上、以及第一电极介于金属化层与介层窗层之间，其中第一电极电性连接金属化层。此电容器亦包含第二电极介于金属化层与介层窗层之间，其中第二电极电性连接介层窗层；以及介电层介于第一电极与第二电极之间，其中第一电极包含第一下电极层与第二下电极层，其中第一下电极层与第二下电极层共同延伸至第一电极的外围边界，其中第二电极包含第一上电极层与第二上电极层，其中第一上电极层与第二上电极层共同延伸至第二电极的外围边界。
附图说明
从以下结合附图所做的详细描述，可对本揭露的态样有更佳的了解。需注意的是，根据业界的标准实务，各特征并未依比例绘示。事实上，为了使讨论更为清楚，各特征的尺寸都可任意地增加或缩减。
图1是绘示依照一些实施方式的一种半导体基板的剖面图，此半导体基板包含晶体管与金属-绝缘体-金属(MIM)电容器；
图2是绘示依照一些实施方式的一种金属-绝缘体-金属(MIM)电容器的剖面图；
图3是绘示依照一些实施方式的图2的MIM电容器的平面视图；
图4是绘示依照一些实施方式的形成图2的MIM电容器的方法的流程图；
图5A至图5F是绘示依照一些实施方式的形成图2的MIM电容器的方法。
实施时，相似的参考数字表示相似的结构、特征、或元件。
【符号说明】
100:半导体基板、基板
110:第一区
112:第一晶体管
130:第二区
132:第二晶体管
140:MIM结构、MIM电容器
142:下电极
144:介电层
146:上电极
200:MIM电容器、金属-绝缘体-金属电容器
210:绝缘层
220:阻障层
230:下电极
240:高介电常数层
250:第一上电极层
260:第二上电极层
270:侧绝缘层
280:牺牲层
400:方法
410:操作
420:操作
430:操作
440:操作
450:操作
460:操作
A-A':线段
B-B':线段
BE:下电极
D1:第一边尺寸、第一尺寸
D2:第二边尺寸、第二尺寸
D3:第三边尺寸、第三尺寸
D4:第四边尺寸、第四尺寸
D5:尺寸、直径尺寸、第五尺寸
ILD0:层间介电层、介电层
ILD1:层间介电层、介电层
ILD2:层间介电层、介电层
ILD3:层间介电层、介电层
ILD4:层间介电层、介电层、第四介电层
ILD5:层间介电层、介电层、第五层间介电层
M1:金属化层
M2:金属化层
M3:金属化层
M4:金属化层、第四金属化层
M5:金属化层
TE:上电极
V1:互连
V2:互连
V3:互连
V4:互连
V5:互连、第五介层窗层、介层窗层
具体实施方式
以下的揭露提供了许多不同实施方式或实施例，以实施所提供的标的的不同特征。以下描述构件与安排的特定实施例，以简化本揭露。当然这些仅为实施例，并非用以作为限制。举例而言，于描述中，第一特征形成于第二特征的上方或之上，可能包含第一特征与第二特征以直接接触的方式形成的实施方式，亦可能包含额外特征可能形成在第一特征与第二特征之间的实施方式，如此第一特征与第二特征可能不会直接接触。此外，本揭露可能会在各实施例中重复参考数字及/或文字。这样的重复是为了简化与清楚的目的，以其本身而言并非用以指定所讨论的各实施方式及/或配置之间的关系。
此外，在此可能会使用空间相对用语，例如“在下(beneath)”、“下方(below)”、“较低(lower)”、“上方(above)”、“较高(upper)”、与类似用语，以方便说明如附图所绘示的一构件或一特征与另一(另一些)构件或特征之间的关系。除了在图中所绘示的方位外，这些空间相对用词意欲含括元件在使用或操作中的不同方位。设备可能以不同方式定位(旋转90度或在其他方位上)，因此可以同样的方式来解释在此所使用的空间相对描述符号。
现将参照附图来描述数个例示实施方式，这些附图构成其一部分。随后的描述仅提供实施方式且非旨在限制本揭露的范围、应用性、或配置。相反地，实施方式之后续描述将提供熟悉此技艺者实现一或更多实施方式的使其成为可能的描述。可理解的是，在不脱离本揭露的精神与范围的情况下，可对元件的功能与布置进行各种改变。在以下的描述中，出于解释的目的，提出具体细节，以提供对特定创造性实施方式的透彻理解。然而，显而易见地，可在没有这些具体细节的情况下实施各实施方式。附图与描述非意欲限制。在此使用“实施例”或“示范”一词来表示“用作实施例、例子、或实例”。在此描述为“示范”或“实施例”的任何实施方式或设计不需解释为比其他实施方式或设计更佳或有利。
MIM电容器的电容与MIM电容器的顶板与底板的重叠部分的重叠面积有关。对于所需的更大电容，使用更多重叠区。除了重叠区外，MIM电容器亦包含一个架空区，此架空区为MIM电容器所必需，但对MIM电容器的电容没有贡献。因此，通过最小化架空区与重叠区的比例来最大化单位面积的电容。
于在此所讨论的实施方式中，讨论最小化架空区与重叠区的比例的MIM电容器结构。
图1是绘示半导体基板100的剖面图，半导体基板100包含制作在单一基板上的多个功能区。基板100包含第一区110与第二区130。第一区110包含电路，例如示范的第一晶体管112，用于处理从例如第二区130、另一区、或另一系统或晶片接收，或者发送到第二区130、另一区、或另一系统或晶片的信号。第二区130亦包含电路，例如示范的第二晶体管132，用于处理从例如第一区110、另一区、或另一系统或晶片接收，或者发送到第一区110、另一区、或另一系统或晶片的信号。MIM结构140可包含下电极142与上电极146，介电层144夹在上电极142与下电极146之间。
基板可具有其他区、晶体管、及/或其他类似的MIM电容器。
基板100亦包含金属化层与介层窗。如图所示，使用五个金属化层，标示为M1到M5，与五层金属化介层窗或互连，标示为V1到V5，制造基板100。其他实施方式可包含更多或更少的金属化层与对应的更多或更少数量的介层窗。第一区110包含全金属化堆叠，包含通过互连V2至V5连接的每个金属化层M1至M5的一部分，其中互连V1将堆叠连接到第一晶体管112的源极/漏极接触。在一些实施方式中，每个金属化层M1至M4的这部分延伸超出与其相连的互连V1至V5不超过由工艺设计规则所定义的最小距离。
第二区130包含将MIM电容器140连接到第二晶体管132的源极/漏极接触的全金属化堆叠。MIM结构140被描绘为制造在金属化层M4的顶部与金属化层M5的底部之间。基板100中亦包含多个层间介电(ILD)层。标示为ILD0至ILD5的六个层间介电层在图1中被描绘为跨越第一区110与第二区130。层间介电层可在许多制造工艺步骤期间为基板100的各特征提供电性绝缘以及结构支撑，其中一些将在此讨论。
可使用实质同时形成第一晶体管112与第二晶体管132的各部分中的每一个的处理步骤，来同时形成第一晶体管112与第二晶体管132。类似地，可同时形成第一区110与第二区130的互连V1至V5。
在一些实施方式中，在第一区110与第二区20中，每个金属化层M1至M4的部分延伸超过与其连接的互连V1至V5小于工艺设计规则所定义的最小距离的约1.01倍、约1.02倍、约1.03、约1.04倍、约1.05倍、约1.075倍、约1.1倍、约1.2倍、约1.3倍、约1.4倍、约1.5倍、约1.6倍、约1.75倍、约2倍、约2.5倍、约3倍、约4倍、或约5倍。在一些实施方式中，每个金属化层M1至M4的此部分不直接电性短路、不直接电性连接、及/或不直接连接除了图1所示的导体外的导体。
图1的MIM电容器140从顶部的上电极146且从底部的底部电极142连接。
MIM电容器140可与其他MIM结构同时制造。在一些实施方式中，于已图案化金属化层M4且已沉积层间介电层ILD4后，基板100历经平坦化工艺，例如化学机械平坦化(CMP)。于化学机械平坦化工艺后，沉积下电极142于层间介电层ILD4与金属化层M4的暴露部分上。下电极142可包含多种材料中的任一种。举例而言，下电极142可包含铂(Pt)、铝铜(AlCu)、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)、与铜(Cu)中的一种或多种。在一些实施方式中，可使用其他材料。下电极材料通常为导电材料，例如金属、某些金属氮化物、以及硅化金属氮化物等。介电层ILD0至ILD5由绝缘材料形成，绝缘材料包含但不限于氧化镍(NiO)、氧化钛(TiO)、氧化铪(HfO)、氧化锆(ZrO)、氧化锌(ZnO)、氧化钨(WO3)、氧化铝(Al2O3)、氧化钽(TaO)、氧化钼(MoO)、与氧化铜(CuO)。在一些实施方式中，可使用其他材料。绝缘材料可为高介电常数(high-k)材料，其可包含氧化钛(TiO2)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化镧(La2O5)、与氧化铪(HfO2)。在一些实施方式中，可使用其他材料。上电极146可由与下电极142如上所述的相同材料中的一种或多种及/或相同厚度制成。在一些实施方式中，可使用其他材料及/或另一厚度。上电极146的一种或多种材料及/或厚度可与下电极142的材料及/或厚度相同。在一些实施方式中，上电极146的一种或多种材料及/或厚度可与用于下电极142的一或多种材料及/或厚度不同。
图2是绘示依照一些实施方式的一种金属-绝缘体-金属(MIM)电容器200的剖面图。MIM电容器200可用作图1所示的MIM电容器140。在替代实施方式中，其他MIM电容器或电容器结构可用作图1的MIM电容器140。
MIM电容器200与第四层间介电层ILD4中的第四金属化层M4的一部分进行电性连接，在此部分上已形成包含例如碳化硅或其他类似物的绝缘层210。在一些实施方式中，绝缘层210包含一种或多种其他材料。绝缘层210可例如具有等于约约/>约/>约约/>约/>约/>约/>约/>约/>约/>约/>约约/>约/>约/>约/>约/>或约/>的厚度。在一些实施方式中，绝缘层210具有另一厚度。
MIM电容器200包含阻障层220形成在绝缘层210的上方，其中阻障层220通过绝缘层210中的孔接触第四金属化层M4，如图所示。阻障层220是导电的，且配置以实质防止第四金属化层M4的金属材料，例如铜，经由阻障层220扩散或迁移。在一些实施方式中，可例如形成阻障层220，以包含钽、氮化钽(TaN)、与氮化钛(TiN)中的一种或多种。在一些实施方式中，可使用其他材料。阻障层220可例如具有等于约约/>约/>约/>约约/>约/>约/>约/>约/>约/>约/>约/>或约/>的厚度。在一些实施方式中，阻障层220具有另一厚度。
MIM电容器200亦包含下电极230形成在阻障层220的上方，其中下电极230物理性且电性接触阻障层220，如图所示。下电极230是导电的，且在一些实施方式中，在侧向方向上与阻障层220实质上共同延伸，如图所示。在一些实施方式中，可例如形成下电极230，以包含铜、银、铂、金、钨、钛、氮化钛、氮化钽、钌(Ru)、与钼(Mo)中的一种或多种。在一些实施方式中，可使用其他材料。下电极230可例如具有等于约约/>约/>约/>约约/>约/>约/>约/>约/>约/>约/>约/>或约/>的厚度。在一些实施方式中，下电极230具有另一厚度。
下电极230与阻障层220可共同视为下电极。在一些实施方式中，下电极可视为包含一或多个其他导体，这些导体局限在图3所示的下电极的外围边界内。
MIM电容器200亦包含高介电常数层240。高介电常数层240可例如具有大于约3的介电常数。在一些实施方式中，高介电常数层因其能隙值而提供了改进的性能。高介电常数层可具有介于约5.5eV与约6eV之间的能隙。在一些实施方式中，高介电常数层具有约5.7eV的能隙。在一些实施方式中，高介电常数层具有约6eV的能隙。可使用其他能隙值。高介电常数层240形成于下电极230的上方，其中高介电常数层240物理性接触阻障层220，如图所示。高介电常数层240是绝缘的，且在一些实施方式中，于侧向方向上与下电极230实质上共同延伸，如图所示。在一些实施方式中，可例如形成高介电常数层240，以包含氧化铪(HfOx)、氧化钽(TaOx)、氧化钛(TiOx)、氧化镍(NiOx)、氧化锌(ZnO)、氧化铝(Al2O3)中的一种或多种。在一些实施方式中，可使用其他材料。高介电常数层240可例如具有等于约约/>约约/>约/>约/>约/>约/>约/>或约/>的厚度。在一些实施方式中，高介电常数层240具有另一厚度。
MIM电容器200亦包含上电极。上电极形成在高介电常数层240的上方，其中上电极物理性接触高介电常数层240，如图所示。上电极是导电的，且在一些实施方式中，在侧向上小于阻障层220、下电极230、与高介电常数层240，如图所示。在一些实施方式中，可例如形成上电极，以包含钽、氮化钽、氮化钛、镍、铜、金、银、铂中的一或多种。在一些实施方式中，可使用其他材料。上电极可例如具有等于约约/>约/>约/>约/>约约/>约/>约/>约/>约/>约/>约/>约/>约约/>约/>或约/>的厚度。在一些实施方式中，上电极具有另一厚度。
在一些实施方式中，上电极包含一或多个附加层。在一些实施方式中，一或多个上电极层可由与一或多个其他上电极层相同的材料中的一或多种制成。在一些实施方式中，一或多个上电极层的一或多种材料可由一或多种未在一或多个其他上电极层中使用的材料制成。在一些实施方式中，一或多个上电极层在侧向方向上与一或多个其他上电极层共同延伸。
在一些实施方式中，上电极可视为包含一或多个其他导体，这些导体局限在图3所示的上电极的外围边界内。
如图所示，上电极为侧绝缘层270所包围，侧绝缘层270可例如包含高介电材料，例如氮化硅(SiN)。
MIM电容器200的上电极与形成在第五介层窗层V5中的介层窗进行物理性与电性连接。
图3是绘示依照一些实施方式的图2的MIM电容器200的平面视图。图3的平面视图绘示出表示下电极BE、上电极TE、与形成在第五介层窗层V5中的介层窗的外围边界的几何形状。
在图示的实施例中，图2中所示的剖面图可对应于MIM电容器200在垂直于图3的平面图的所示平面且包含线段A-A'的平面中的剖面图。类似地，在图示的实施例中，图2中所示的剖面图可对应于MIM电容器200在垂直于图3的平面图的所示平面且包含线段B-B'的平面中的剖面图。
如图2所示，在此实施方式中，图3中的下电极BE的外围边界亦代表阻障层220与高介电常数层240的外围边界。类似地，如图2所示，在此实施方式中，图3中的上电极TE的外围边界亦代表所有上电极层的外围边界。
介层窗的图示直径等于尺寸D5，如图3所示。上电极TE的外围边界表示为具有第一边尺寸D1与第二边尺寸D2的矩形。此外，下电极BE的外围边界表示为具有第三边尺寸D3与第四边尺寸D4的矩形。
在一些实施方式中，第一边尺寸D1与第二边尺寸D2不相等。在一些实施方式中，第一边尺寸D1与第二边尺寸D2实质相等，使得上电极TE的外围边界实质上形成正方形。在一些实施方式中，第三边尺寸D3与第四边尺寸D4不相等。在一些实施方式中，第三边尺寸D3与第四边尺寸D4实质相等，使得下电极BE的外围边界实质上形成正方形。
在图3所示的实施方式中，下电极BE的外围边界与上电极TE的外围边界共享一个共同中心点。在一些实施方式中，下电极BE的外围边界与上电极TE的外围边界不共享共同中心点。
在图3所示的实施方式中，第三边尺寸D3大于第一边尺寸D1。因此，在图3所示的实施方式中，下电极BE的外围边界在所示的垂直方向上延伸超过上电极TE的外围边界。在图3所示的实施方式中，第四边尺寸D4大于第二边尺寸D2。因此，在图3所示的实施方式中，下电极BE的外围边界在所示的水平方向上延伸超过上电极TE的外围边界。因此，在图3所示的实施方式中，下电极BE的外围边界在所有方向上延伸超过上电极TE的外围边界。在一些实施方式中，下电极BE的外围边界延伸超出上电极TE的外围边界不超过由工艺设计规则所定义的最小距离。
此外，在所示的实施方式中，上电极TE的外围边界在所有方向上延伸超过介层窗的外围边界。在一些实施方式中，上电极TE的外围边界延伸超出外围边界不超过由工艺设计规则所定义的最小距离。
在一些实施方式中，介层窗形成为具有等于约3nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、或约100nm的直径尺寸D5。
在一些实施方式中，第一尺寸D1等于约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更大。
在一些实施方式中，第一尺寸D1比第五尺寸D5大约3nm、约5nm、约7nm、约10nm、约15nm、约20nm、大约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更多。
在一些实施方式中，第一尺寸D1比第五尺寸D5大一个因数，其中此因数等于约1.01、约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、约1.5、约1.6、约1.8、约2、约2.5、约3、约4、约5、约6、约8、约10、约15、约20、约25、约30、约50、约75、约100、或更多。
在一些实施方式中，第二尺寸D2等于约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更大。
在一些实施方式中，第二尺寸D2比第五尺寸D5大约3nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更多。
在一些实施方式中，第二尺寸D2比第五尺寸D5大一个因数，其中此因数等于约1.01、约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、约1.5、约1.6、约1.8、约2、约2.5、约3、约4、约5、约6、约8、约10、约15、约20、约25、约30、约50、约75、约100、或更多。
在一些实施方式中，第二尺寸D2比第一尺寸D1大约1nm、约3nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更多。
在一些实施方式中，第二尺寸D2比第一尺寸D1大一个因数，其中此因数等于约1.01、约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、约1.5、约1.6、约1.8、约2、约2.5、约3、约4、约5、约6、约8、约10、约15、约20、约25、约30、约50、约75、约100、或更多。
在一些实施方式中，第三尺寸D3等于约6nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更大。
在一些实施方式中，第三尺寸D3比第五尺寸D5大约4nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更多。
在一些实施方式中，第三尺寸D3比第五尺寸D5大一个因数，其中此因数等于约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、约1.5、约1.6、约1.8、约2、约2.5、约3、约4、约5、约6、约8、约10、约15、约20、约25、约30、约50、约75、约100、或更多。
在一些实施方式中，第三尺寸D3比第一尺寸D1大小于约2nm、约3nm、约4nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、或约40nm。
在一些实施方式中，第三尺寸D3比第一尺寸D1大一个因数，其中此因数小于约1.01、约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、或约1.5。
为了最大化所使用的每单位面积的电容，第三尺寸D3可比第一尺寸D1大尽可能小的量。
在一些实施方式中，第四尺寸D4等于约6nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更大。
在一些实施方式中，第四尺寸D4比第五尺寸D5大约4nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更大。
在一些实施方式中，第四尺寸D4比第五尺寸D5大一个因数，其中此因数等于约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、约1.5、约1.6、约1.8、约2、约2.5、约3、约4、约5、约6、约8、约10、约15、约20、约25、约30、约50、约75、约100、或更多。
在一些实施方式中，第四尺寸D4比第二尺寸D2大小于约2nm、约3nm、约4nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、或约40nm。
在一些实施方式中，第四尺寸D4比第二尺寸D2大一个因数，其中此因数小于约1.01、约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、或约1.5。
为了最大化所使用的每单位面积的电容，第四尺寸D4可比第二尺寸D2大尽可能小的量。
在一些实施方式中，第四尺寸D4比第三尺寸D3大约1nm、约3nm、约5nm、约7nm、约10nm、约15nm、约20nm、约25nm、约30nm、约35nm、约40nm、约50nm、约60nm、约70nm、约80nm、约90nm、约100nm、约110nm、约120nm、约130nm、约140nm、约150nm、约175nm、约200nm、或更多。
在一些实施方式中，第四尺寸D4比第三尺寸D3大一个因数，其中此因数等于约1.01、约1.02、约1.03、约1.04、约1.05、约1.06、约1.08、约1.1、约1.2、约1.3、约1.4、约1.5、约1.6、约1.8、约2、约2.5、约3、约4、约5、约6、约8、约10、约15、约20、约25、约30、约50、约75、约100、或更多。
如图2与图3所示，下电极不直接电性短路、不直接电性连接、及/或不直接连接由下电极的外围边界所界定的侧向区域外的任何导体。在一些实施方式中，形成下电极的层不直接电性短路、不直接电性连接、及/或不直接连接由图3所示的下电极所表示的平面中的任何导体。在一些实施方式中，除了通过与下电极直接接触的金属化层外，下电极不与金属化层的任何部分电性短路。在一些实施方式中，除了通过与下电极直接接触的金属化层外，下电极不与任何其他电子构件电性连接。
在一些实施方式中，第四金属化层M4的外围边界没有延伸超出下电极的外围边界。
如图2与图3所示，上电极不直接电性短路、不直接电性连接、及/或不直接连接由上电极的外围边界所界定的侧向区域外的任何导体。在一些实施方式中，形成上电极的一层或多层不直接电性短路、不直接电性连接、及/或不直接连接由图3所示的上电极所表示的平面中的任何导体。在一些实施方式中，除了通过与上电极直接接触的介层窗层V5外，上电极不与金属化层的任何部分电性短路。在一些实施方式中，除了通过与上电极直接接触的介层窗层外，上电极不与任何其他电子构件电性连接。
图4是绘示依照一些实施方式的形成图2的MIM电容器的方法400的流程图。在一些实施方式中，使用其他方法。
于操作410，沉积绝缘层210于第四介电层ILD4与第四金属化层M4上，如图5A所示。在一些实施方式中，绝缘层210包含例如碳化硅。在一些实施方式中，绝缘层210包含一或多种其他材料。绝缘层210可例如具有等于约约/>约/>约/>约/>约约/>约/>约/>约/>约/>约/>约/>约/>约约/>约/>约/>约/>约/>约/>或约/>的厚度。在一些实施方式中，绝缘层210具有另外的厚度。
于操作420，蚀刻绝缘层210，如图5B所示。蚀刻绝缘层210，以使得孔形成在绝缘层210中，其中孔对准第四金属化层M4的一部分，MIM电容器200将形成在此部分上。绝缘层210的蚀刻可包含电浆诱导蚀刻工艺，或熟悉此技艺者已知的另一蚀刻工艺。
于操作430，形成形成MIM电容器200的数层，如图5C所示。
形成阻障层220于绝缘层210的上方，使得阻障层220通过在操作420的蚀刻在绝缘层210中的孔接触第四金属化层M4。
阻障层220是导电的，且配置以实质防止第四金属化层M4的金属材料，例如铜，经由阻障层220扩散或迁移。在一些实施方式中，可例如形成阻障层220，以包含钽、氮化钽、与氮化钛中的一种或多种。在一些实施方式中，可使用其他材料。阻障层220可例如具有等于约约/>约/>约/>约/>约/>约/>约/>约/>约约/>约/>约/>或约/>的厚度。在一些实施方式中，阻障层220具有另一厚度。在一些实施方式中，利用化学气相沉积(CVD)、包含化学气相沉积的各种适合的工艺、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、与原子层沉积(ALD)中的一或多种形成阻障层220。在一些实施方式中，可使用其他适合的工艺来形成阻障层220。
形成下电极230于阻障层220的上方，其中下电极物理性且电性接触阻障层220，如图5C所示。下电极230是导电的，且下电极230可例如形成以包含铜、银、铂、金、钨、钛、氮化钛、氮化钽、钌、与钼中的一种或多种。在一些实施方式中，可使用其他材料。下电极230可例如具有等于约约/>约/>约/>约/>约/>约/>约/>约约/>约/>约/>约/>或约/>的厚度。在一些实施方式中，下电极230具有另一厚度。在一些实施方式中，利用化学气相沉积(CVD)、包含化学气相沉积的各种适合的工艺、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、与原子层沉积(ALD)中的一或多种形成下电极230。在一些实施方式中，可使用其他适合的工艺来形成下电极230。
形成高介电常数层240。高介电常数层240可例如具有大于约3的介电常数。高介电常数层240形成于下电极230的上方，因此高介电常数层240物理性接触阻障层220，如图5C所示。高介电常数层240是绝缘的，且高介电常数层240可例如形成以包含氧化铪(HfOx)、氧化钽(TaOx)、氧化钛(TiOx)、氧化镍(NiOx)、氧化锌(ZnO)、氧化铝(Al2O3)中的一种或多种。在一些实施方式中，可使用其他材料。高介电常数层240可例如具有等于约约/>约约/>约/>约/>约/>约/>或约/>的厚度。可利用包含化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、与原子层沉积(ALD)的各种适合的工艺形成高介电常数层240。在一些实施方式中，可使用其他适合的工艺来形成高介电常数层240。
形成上电极。在图示的实施方式中，上电极包含第一上电极层250与第二上电极层260。第一上电极层250与第二上电极层260形成在高介电常数层240的上方，其中第一上电极层250物理性接触高介电常数层240，第二上电极层260电性且物理性接触第一上电极层250，如图5C所示。第一上电极层250与第二上电极层260是导电的，且可例如形成以包含钽、氮化钽、氮化钛、镍、铜、金、银、铂中的一或多种。在一些实施方式中，可使用其他材料。第一上电极层250与第二上电极层260可例如具有等于约约/>约/>约/>约约/>约/>约/>约/>约/>约/>约/>约/>或约/>的组合厚度。在一些实施方式中，第一上电极层250与第二上电极层260具有另一组合厚度。可利用包含化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、与原子层沉积(ALD)的各种适合的工艺形成第一上电极层250与第二上电极层260。在一些实施方式中，可使用其他适合的工艺来形成第一上电极层250与第二上电极层260。
在一些实施方式中，上电极包含一或多个附加层。在一些实施方式中，一或多个上电极层可由与一或多个其他上电极层相同的材料中的一或多种制成。在一些实施方式中，一或多个上电极层的一或多种材料可由一或多种未在一或多个其他上电极层中使用的材料制成。在一些实施方式中，一或多个上电极层在侧向方向上与一或多个其他上电极层共同延伸。
沉积牺牲层280于上电极上，如图5C所示。在一些实施方式中，牺牲层280包含例如氮氧化硅。在一些实施方式中，牺牲层280包含一或多种其他材料。牺牲层280可例如具有等于约约/>约/>约/>约/>约/>约/>约/>约约/>约/>约/>约/>约/>或约/>的厚度。在一些实施方式中，牺牲层280具有另一厚度。在一些实施方式中，利用化学气相沉积(CVD)、包含化学气相沉积的各种适合的工艺、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、与原子层沉积(ALD)中的一或多种形成牺牲层280。在一些实施方式中，可使用其他适合的工艺来形成牺牲层280。
于操作440，图案化于操作430形成的形成MIM电容器200的层。
图案化绝缘层210、阻障层220、下电极230、高介电常数层240、第一上电极层250与第二上电极层260、以及牺牲层280，如图5D所示。可使用一或多种光微影工艺、无罩幕微影工艺、或适用于将图案转移到在操作430形成的层的各种其他工艺来图案化这些图案化的层的材料。每一层的图案化可使用任何数量的材料移除工艺的组合来完成，或者可利用单一材料移除工艺来完成。
图案化绝缘层210、阻障层220、下电极230、与高介电常数层240，借以共同延伸，且使得绝缘层210、阻障层220、下电极230、与高介电常数层240均具有的平面视图外围边界，例如参考图2与图3的下电极所讨论般。在一些实施方式中，绝缘层210、阻障层220、下电极230、与高介电常数层240中的一或多个或全部以相同的微影处理罩幕来图案化。
图案化第一上电极层250与第二上电极层260以及牺牲层280，以共同延伸，且使得第一上电极层250与第二上电极层260以及牺牲层280均具有平面图外围边界，例如参考图2与第3图的上电极所讨论般。在一些实施方式中，第一上电极层250与第二上电极层260以及牺牲层280中的一或多个或全部以相同的光微影处理罩幕来图案化。
此外，于操作440，形成侧绝缘层270围绕上电极，如图5D所示。
可沉积且图案化侧绝缘层270，使得侧绝缘层270的剩余部分位于绝缘层210、阻障层220、下电极230、与高介电常数层240之上，且使得侧绝缘层270的剩余部分围绕第一上电极层250与第二上电极层260以及牺牲层280，如图5D所示。
可利用包含化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、与原子层沉积(ALD)的各种适合的工艺来形成第一上电极层250与第二上电极层260。在一些实施方式中，可使用其他适合的工艺来沉积侧绝缘层270。
可使用一或多种光微影工艺、无罩幕微影工艺、或适用于将图案转移到在侧绝缘层270的各种其他工艺来图案化侧绝缘层270。在一些实施方式中，以用于图案化绝缘层210、阻障层220、下电极230、与高介电常数层240中的一或多个或全部的相同光微影处理罩幕来图案化侧绝缘层270。在一些实施方式中，以用于图案化第一上电极层250与第二上电极层260以及牺牲层280中的一或多个或全部的相同光微影处理罩幕来图案化侧绝缘层270。
在一些实施方式中，以图案化工艺，例如化学机械平坦化(CMP)，来平坦化侧绝缘层270，或侧绝缘层270与牺牲层280。
于操作450，形成第五层间介电层ILD5于操作440所形成且图案化的层的上方与周围，如图5E所示。在一些实施方式中，利用化学气相沉积(CVD)、包含化学气相沉积的各种适合的工艺、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、与原子层沉积(ALD)中的一或多种形成第五层间介电层ILD5。在一些实施方式中，可使用其他适合的工艺来形成第五层间介电层ILD5。
于操作460，形成介层窗于第五介层窗层V5中，如图5F所示。为了形成介层窗，例如使用一或多个电浆诱导蚀刻工艺蚀刻第五层间介电层ILD5，以形成介层窗孔。可使用其他蚀刻工艺。此外，例如使用一或多道湿蚀刻工艺或另一蚀刻工艺来移除牺牲层280，以将介层窗孔延伸至第二上电极层260。在一些实施方式中，第五层间介电质ILD5与牺牲层280均在蚀刻工艺中遭到蚀刻。此外，以适合的导电材料，包含例如铜与铝的一或多种，来填充介层窗孔。
随后，可使用例如化学机械平坦化工艺来平坦化第五层间介电层ILD5与第五介层窗层V5。
如上面更详细讨论的，可形成具有高面积效率或电容/面积密度的MIM电容器，可限制对MIM电容器的电容没有贡献的下电极的面积。
一个创作态样为一种形成电容器的方法。此方法包含形成金属化层的一部分于基板上，形成介层窗层于基板上，以及形成第一电极于金属化层与介层窗层之间，其中第一电极电性连接金属化层。此方法亦包含形成第二电极于金属化层与介层窗层之间，其中第二电极电性连接介层窗层；以及形成介电层于第一电极与第二电极之间，其中除了通过金属化层外，第一电极不与任何其他导体电性连接，其中除了通过介层窗层外，第二电极不与任何其他导体电性连接。
在一些实施方式中，第一电极的外围边界包围金属化层的此部分的外围边界。
在一些实施方式中，第一电极的外围边界包围第二电极的外围边界。
在一些实施方式中，介电层与第一电极共同延伸至第一电极的外围边界。
在一些实施方式中，第一电极包含第一下电极层与一二下电极层。
在一些实施方式中，第一下电极层与第二下电极层共同延伸至第一电极的外围边界。
在一些实施方式中，第二电极包含第一上电极层与第二上电极层。
在一些实施方式中，第一上电极层与第二上电极层共同延伸至第二电极的外围边界。
另一个创作态样为一种形成电容器的方法。此方法包含形成金属化层的一部分于基板上，形成介层窗层于基板上，以及形成第一电极于金属化层与介层窗层之间，其中第一电极电性连接金属化层。此方法亦包含形成第二电极于金属化层与介层窗层之间，其中第二电极电性连接介层窗层；以及形成介电层于第一电极与第二电极之间，其中除了通过金属化层的此部分外，第一电极不与任何其他电子构件电性连接，其中除了通过介层窗层外，第二电极不与任何其他电子构件电性连接。
在一些实施方式中，第一电极的外围边界包围金属化层的此部分的外围边界。
在一些实施方式中，第一电极的外围边界包围第二电极的外围边界。
在一些实施方式中，介电层与第一电极共同延伸至第一电极的外围边界。
在一些实施方式中，第一电极包含第一下电极层与第二下电极层。
在一些实施方式中，第一下电极层与第二下电极层共同延伸至第一电极的外围边界。
在一些实施方式中，第二电极包含第一上电极层与第二上电极层。
在一些实施方式中，第一上电极层与第二上电极层共同延伸至第二电极的外围边界。
另一个创作态样为一种电容器，包含半导体基板、金属化层的一部分形成在半导体基板上、介层窗层形成在半导体基板上、以及第一电极介于金属化层与介层窗层之间，其中第一电极电性连接金属化层。此电容器亦包含第二电极介于金属化层与介层窗层之间，其中第二电极电性连接介层窗层；以及介电层介于第一电极与第二电极之间，其中第一电极包含第一下电极层与第二下电极层，其中第一下电极层与第二下电极层共同延伸至第一电极的外围边界，其中第二电极包含第一上电极层与第二上电极层，其中第一上电极层与第二上电极层共同延伸至第二电极的外围边界。
在一些实施方式中，第一电极的外围边界包围金属化层的此部分的外围边界。
在一些实施方式中，第一电极的外围边界包围第二电极的外围边界。
在一些实施方式中，介电层与第一电极共同延伸至第一电极的外围边界。
在以上的描述与权利要求中，例如“至少一个”或“一个或多个”的词语可能出现在元件或特征的连接列表之后。用语“及/或”亦可能出现在二个或更多元件或特征的列表中。除非其使用的上下文另有隐含或明确的矛盾，否则这样的词组旨在表示单独列出的任何元件或特征、或与任何其他列举的元件或特征结合的任何列举的元件或特征。举例而言，词组“A与B中的至少一个”；“A与B中的一或多个”；以及“A及/或B”各自旨在表示“单独A、单独B、或A与B一起”。类似的解释亦适用于包含三个或更多项目的列表。举例而言，词组“A、B、与C中的至少一个”；“A、B、与C中的一或多个”；以及“A、B、及/或C”各自意指“单独A、单独B、单独C、A与B一起、A与C一起、B与C一起、或A与B及C一起”。使用上文与权利要求中的用语“基于”旨在表示“至少部分基于”，使得未列举的特征或元件也是可允许的。
上述已概述数个实施方式的特征，因此熟悉此技艺者可更了解本揭露的态样。熟悉此技艺者应了解到，其可轻易地利用本揭露做为基础，来设计或润饰其他工艺与结构，以实现与在此所介绍的实施方式相同的目的及/或达到相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本揭露的精神和范围，且熟悉此技艺者可在不脱离本揭露的精神和范围下，在此进行各种的更动、取代、与修改。
Claims (10)
1.一种形成电容器的方法，其特征在于，该方法包含：
形成一金属化层的一部分于一基板上；
形成一介层窗层于该基板上；
形成一第一电极于该金属化层与该介层窗层之间，其中该第一电极电性连接该金属化层；
形成一第二电极于该金属化层与该介层窗层之间，其中该第二电极电性连接该介层窗层；以及
形成一介电层于该第一电极与该第二电极之间，
其中除了通过该金属化层外，该第一电极不与任何其他导体电性连接，以及
其中除了通过该介层窗层外，该第二电极不与任何其他导体电性连接。
2.如权利要求1所述的方法，其特征在于，该第一电极的一外围边界包围该金属化层的该部分的一外围边界。
3.如权利要求1所述的方法，其特征在于，该第一电极的一外围边界包围该第二电极的一外围边界。
4.如权利要求1所述的方法，其特征在于，该介电层与该第一电极共同延伸至该第一电极的一外围边界。
5.如权利要求1所述的方法，其特征在于，该第一电极包含一第一下电极层与一第二下电极层。
6.如权利要求1所述的方法，其特征在于，该第二电极包含一第一上电极层与一第二上电极层。
7.一种形成电容器的方法，其特征在于，该方法包含：
形成一金属化层的一部分于一基板上；
形成一介层窗层于该基板上；
形成一第一电极于该金属化层与该介层窗层之间，其中该第一电极电性连接该金属化层；
形成一第二电极于该金属化层与该介层窗层之间，其中该第二电极电性连接该介层窗层；以及
形成一介电层于该第一电极与该第二电极之间，
其中除了通过该金属化层的该部分外，该第一电极不与任何其他电子构件电性连接，以及
其中除了通过该介层窗层外，该第二电极不与任何其他电子构件电性连接。
8.一种电容器，其特征在于，该电容器包含：
一半导体基板；
一金属化层的一部分，形成在该半导体基板上；
一介层窗层，形成在该半导体基板上；
一第一电极，介于该金属化层与该介层窗层之间，其中该第一电极电性连接该金属化层；
一第二电极，介于该金属化层与该介层窗层之间，其中该第二电极电性连接该介层窗层；以及
一介电层，介于该第一电极与该第二电极之间，
其中该第一电极包含一第一下电极层与一第二下电极层，其中该第一下电极层与该第二下电极层共同延伸至该第一电极的一外围边界，以及
其中该第二电极包含一第一上电极层与一第二上电极层，其中该第一上电极层与该第二上电极层共同延伸至该第二电极的一外围边界。
9.如权利要求8所述的电容器，其特征在于，该第一电极的一外围边界包围该金属化层的该部分的一外围边界。
10.如权利要求8所述的电容器，其特征在于，该第一电极的一外围边界包围该第二电极的一外围边界。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US17/700,380 | 2022-03-21 | ||
| US17/700,380 US20230299124A1 (en) | 2022-03-21 | 2022-03-21 | High density capacitor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116456815A true CN116456815A (zh) | 2023-07-18 |
Family
ID=87124441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310048421.0A Pending CN116456815A (zh) | 2022-03-21 | 2023-01-31 | 形成电容器的方法与电容器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230299124A1 (zh) |
| CN (1) | CN116456815A (zh) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454254B1 (ko) * | 2002-12-30 | 2004-10-26 | 주식회사 하이닉스반도체 | 엠티피 구조의 강유전체 메모리 소자 및 그 제조 방법 |
-
2022
- 2022-03-21 US US17/700,380 patent/US20230299124A1/en active Pending
-
2023
- 2023-01-31 CN CN202310048421.0A patent/CN116456815A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230299124A1 (en) | 2023-09-21 |
| TW202339318A (zh) | 2023-10-01 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |