CN116454040A - 一种功率半导体器件封装结构 - Google Patents
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Abstract
本发明提供一种功率半导体器件封装结构，所述功率半导体器件封装结构具有在高度方向上由上到下依次设置的芯片、第一铜层、陶瓷层、第二铜层；其特征在于：所述陶瓷层朝向第一铜层/第二铜层的一侧开设有凹槽，所述第一铜层/第二铜层具有朝向陶瓷层设置的凸起，所述凸起与凹槽的形状相适应；平行于所述封装结构高度方向且经过所述凹槽最大槽深位置的直线与芯片轴线相重合。
Description
技术领域
本发明涉及一种功率半导体器件的封装结构优化，尤其是涉及一种功率半导体器件的DBC板封装结构，属于功率半导体器件封装结构领域。
背景技术
作为功率变流器装置的核心，功率半导体器件在新能源储能、轨道交通、电动汽车、航空航天等领域得到了广泛应用。然而，随着功率器件的功率密度不断提高，功率芯片的结温和温度梯度也越来越高。尤其是对于大尺寸芯片（目前，大尺寸芯片单片面积能达到40mm×40mm）来说，随着芯片尺寸的变大，必然导致芯片中心热集中效应明显以及较大的芯片表面温度梯度，此外，芯片面积的增大也容易造成局部热点的形成，加剧芯片表面温度梯度的变大。研究表明芯片表面温度梯度的变大会加速功率器件的疲劳失效，影响变换器的正常运行年限和性能，从而增大安全事故的概率，显著降低功率半导体器件的运行寿命。因此，有效降低芯片的结温和芯片表面温度梯度仍然是目前功率器件主要的封装结构优化目标之一。
作为功率器件可靠性研究的重要内容，降低芯片结温和芯片表面温度梯度的方法被不断的改进和完善。现有技术主要采用风冷或水冷散热器、微通道集成结构。但是这些方法仍然存在以下问题：风冷或水冷散热器体积庞大，不利于封装集成；微通道集成结构对封装工艺要求高，且需要额外增加水泵。
发明内容
本发明要解决的问题是针对现有技术采用中降低芯片结温和芯片表面温度梯度的方式中风冷或水冷散热器不利于封装集成、微通道集成结构对封装工艺要求高的问题，提供一种功率半导体器件封装结构。
为解决上述技术问题，本发明采用的技术方案是：一种功率半导体器件封装结构，所述功率半导体器件封装结构具有在高度方向上由上到下依次设置的芯片、第一铜层、陶瓷层、第二铜层；所述陶瓷层朝向第一铜层/第二铜层的一侧开设有凹槽，所述第一铜层/第二铜层具有朝向陶瓷层设置的凸起，所述凸起与凹槽的形状相适应；
平行于所述封装结构高度方向且经过所述凹槽最大槽深位置的直线与芯片轴线相重合。
本申请中，通过上述设置，由于铜层材料的导热性能优于陶瓷层材料的导热性能，因此通过在陶瓷层朝向第一铜层/第二铜层一侧开设凹槽，且第一铜层/第二铜层设置有与凹槽形状相适应的凸起，即在凹槽位置将原有陶瓷层材料替换为铜层材料，从而提高了在高度方向上由芯片向基板层的导热路径上的导热性能。由于凹槽最大槽深在芯片轴线上，使得芯片上温度最高的芯片上表面中心位置到基板层的传热路径的传热性能提高，即可以降低芯片上表面中心与芯片外周的温度差，从而可以降低芯片结温、且降低芯片表面温度梯度。
上述技术方案中，所述凹槽形状关于芯片轴线对称，所述凹槽的与芯片轴线距离较小位置的槽深不小于凹槽的与芯片轴线距离较大位置的槽深。
由于芯片上表面中心是芯片温度最高的位置，越远离芯片上表面中心，温度越低，因此通过上述设置，使得芯片上温度较高位置所在的传热路径上材料的导热性能更好，从而可以降低芯片表面温度梯度。
上述技术方案中，所述凹槽槽深由芯片轴线到远离芯片轴线的位置逐渐减小；或者
所述凹槽形状为立方体，所述立方体的轴线与芯片轴线相重合；或者
所述凹槽形状为圆柱体，所述圆柱体的轴线与芯片轴线相重合。
上述技术方案中，所述凹槽槽壁为曲面形状。
上述技术方案中，所述凹槽边界围成第一形状，所述第一形状为第一矩形/第一圆形，所述芯片上表面形状为第二矩形；所述第一矩形的对角线长度/所述第一圆形的直径与所述第二矩形的对角线长度的比值范围为[0.6,1]。
上述技术方案中，所述凹槽边界围成第一形状，所述第一形状为第一矩形/第一圆形，所述芯片上表面形状为第二圆形；所述第一矩形的对角线长度/所述第一圆形的直径与所述第二圆形的直径的比值范围为[0.6,1]。
凹槽边界即为陶瓷层朝向第一铜层/第二铜层的一侧表面与凹槽交界线。
上述技术方案中，所述凹槽最大槽深h与陶瓷层最大厚度d的比值范围为[0.3,0.5]。
通过上述设置，使得在芯片在高度方向上的传热路径上利用导热性能更好的铜层材料替代原有导热性能较差的陶瓷材料，还可以保证陶瓷层的绝缘性能。
基于上述技术方案，本发明提出的一种能够降低芯片结温和芯片表面温度梯度的功率模块封装结构优化方法具有以下有益效果：
本发明结构合理，通过调整陶瓷层、第一铜层/第二铜层的结构，可以有效地减小芯片中心部分的热阻，降低芯片中心区域的结温和芯片表面的温度梯度，进而提升功率器件的可靠性。本发明从功率半导体散热路径出发，基于芯片表面温度分布，合理地优化了DBC板第一铜层、陶瓷层、第二铜层的结构，减少了功率半导体器件芯片中心区域到基板的热阻，显著降低了芯片中心区域的结温以及芯片表面温度梯度，提高了功率半导体器件的散热能力以及功率半导体器件的正常运行可靠性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中功率半导体器件封装结构截面图；
图2、图3分别是本发明实施例1两种不同的结构的功率半导体器件封装结构的截面图；
图4是图3中陶瓷层的俯视示意图；
图5是图1中结构的芯片表面在仿真中第4个循环周期开通过程的结束时刻（也即第4个循环周期关断过程的开始时刻）的温度分布热仿真结果；
图6是图2中结构的芯片表面在仿真中第4个循环周期开通过程的结束时刻（也即第4个循环周期关断过程的开始时刻）的温度分布热仿真结果；
图7是当凹槽的第一圆形的直径与芯片上表面对角线长度的比值不同时图2中结构的芯片最高结温归一化结果、芯片上表面中心到边角的温差归一化结果示意图；
图8、图9分别是本发明实施例2两种不同的结构的功率半导体器件封装结构的截面图；
图10是图9中陶瓷层的俯视示意图；
图11是图8中结构的芯片表面在仿真中第4个循环周期开通过程的结束时刻（也即第4个循环周期关断过程的开始时刻）的温度分布热仿真结果；
图12是当凹槽的第一矩形的对角线长度与芯片上表面对角线长度的比值不同时图8中结构的芯片最高结温归一化结果、芯片上表面中心到边角的温差归一化结果示意图；
图13是当凹槽的第一圆形的直径与芯片上表面对角线长度的比值不同时本发明实施例3的结构的芯片最高结温归一化结果、芯片上表面中心到边角的温差归一化结果示意图。
上述附图中：1、芯片；2、芯片焊料层；3、第一铜层；31、第一凸起；4、陶瓷层；41、第一凹槽；42、第二凹槽；5、第二铜层；51、第二凸起；6、基板焊料层；7、基板层。
具体实施方式
下面将结合本申请的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请针对传统的功率半导体器件大面积芯片表面存在较大的温度梯度以及较高芯片结温，进而加速器件失效等问题，提出了一种能够降低芯片结温和芯片表面温度梯度的功率半导体器件封装结构。
所述功率半导体器件封装结构具有在高度方向上由上到下依次设置的芯片1、第一铜层3、陶瓷层4、第二铜层5、基板焊料层6、基板层7。所述陶瓷层4朝向第一铜层3或朝向第二铜层5的一侧开设有凹槽，所述第一铜层3或第二铜层5具有朝向陶瓷层4设置的凸起，所述凸起与凹槽的形状相适应。平行于所述封装结构高度方向且经过所述凹槽最大槽深位置的直线与芯片1轴线相重合。芯片1轴线即经过芯片上表面中心、且与芯片上表面垂直的直线。所述凹槽的与芯片1轴线距离较小位置的槽深不小于凹槽的与芯片1轴线距离较大位置的槽深。即与芯片1轴线的距离越大，仅可能是凹槽槽深保持不变，或槽深减小。
所述凹槽边界围成第一形状，所述第一形状为第一矩形或第一圆形，所述芯片1上表面形状为第二矩形。所述第一矩形的对角线长度或所述第一圆形的直径与所述第二矩形的对角线长度的比值范围为[0.6,1]。
所述凹槽边界围成第一形状，所述第一形状为第一矩形或第一圆形，所述芯片1上表面形状为第二圆形；所述第一矩形的对角线长度/所述第一圆形的直径与所述第二圆形的直径的比值范围为[0.6,1]。
本申请中DBC板的结构都是为了降低芯片1中心区域的热阻而设计，陶瓷层4的正对芯片1的部分的厚度较薄，陶瓷层4的正对芯片1边角的部分厚度较厚。由于铜的热导率是400W/(m·K)，而目前通用的陶瓷层4材料主要是Al2O3和AlN，Al2O3的热导率是35W/(m·K)，AlN的热导率是120W/(m·K)。因此，减少陶瓷层4的正对芯片1的部分的厚度，增加相应位置的第一铜层/第二铜层的厚度，即采用热导率更高的铜代替陶瓷层4的材料，增加芯片1向基板层的传热效率，从而可以降低芯片1的温度梯度及芯片1结温。
实施例1
本发明以IGBT半桥模块SKM150GB12T4为例，构建了该模型的3D模型。芯片1表面积为11.3mm×12.5mm。两个芯片构成半桥结构，两个芯片1下方的结构是一样的。图1为现有技术的封装结构，其中DBC板分为三层，由上至下分别是第一铜层3（即上铜层）、陶瓷层4、第二铜层5（即下铜层）。
本发明实施例1的一种封装结构截面图（平行于功率模块高度方向的截面）如图2所示，与传统封装结构不同的主要是DBC板的结构。相比于现有技术图1中的结构，图2中第一铜层3结构保持不变，陶瓷层4的上表面为平面，下表面为拱形，形成第二凹槽42，拱形表面的最高厚度为陶瓷层4厚度的1/2。为了贴合陶瓷层4下表面，第二铜层5的上表面也是拱形，形成第二凸起51，第二铜层5下表面为平面。
本发明实施例1的另一种封装结构截面图（平行于功率模块高度方向的截面）如图3所示，相比于现有技术图1中的结构，图3中第二铜层5结构保持不变，陶瓷层4的下表面为平面，上表面下凹，形成第一凹槽41，为了贴合陶瓷层4上表面，第一铜层3的下表面凸出形成第一凸起31，上表面为平面。第一凸起31可为弧面。
图2中结构陶瓷层4的仰视图也与图4形式类似，即第二凹槽42的边界围成圆形。
陶瓷层4厚度与IGBT模块的绝缘电压U iso 相关。在工业应用中，IGBT模块的绝缘电压标准为：
；其中，U mod 为IGBT模块的电压等级。
另外，本领域技术人员也可通过实际试验或仿真确定陶瓷层不同厚度的绝缘电压。例如，可先确定满足绝缘电压按要求的长方体的厚度（例如可通过插值法选择多个长方体厚度，分别确定绝缘电压，从而得到满足绝缘电压要求的形状为长方体的陶瓷层厚度或厚度范围），再令本申请方案中陶瓷层最小厚度（即凹槽深度最大位置的陶瓷层厚度）与该长方体的厚度或厚度范围最大值相等。
因此，以SKM150GB12T4为例，根据上述绝缘电压公式所计算得到工业应用标准的绝缘电压等级为2000V左右，而该IGBT模块的数据手册中的绝缘电压设计标准为4000V，而在IGBT模块中，陶瓷层4主要起绝缘的作用，因此，令凹槽在高度方向上的厚度的最大取值为陶瓷层4在高度方向上的总厚度的一半，这样的结构设计是合理的。
在有限元热仿真中，设置IGBT芯片开通时间ton=25s，关断时间toff=15s，芯片施加功率密度为1.52×1010W/m3，基板下表面通过设置4500W/(℃·m2)的对流散热系数模拟水冷，室温设置为25℃，本实施例的仿真时间设置四个功率循环周期，每个功率循环周期由芯片开通过程、芯片关断过程构成。第四个循环周期开通过程结束时（也即关断过程的起始时刻，即IGBT模块的驱动单元发出关断信号的时刻），传统封装的功率模块（图1结构）的芯片表面温度分布如图5所示。此时，传统封装模块芯片中心的最高温度为138.23℃，芯片边角的温度为104.08℃，芯片中心到边角的温差相差34.15℃，温度梯度为4.05℃/mm。以图2的结构建立模型，本发明提出的封装模块在仿真中第四个循环周期开通过程结束时的热仿真结果如图6所示，芯片中心的最高温度为129.85℃，芯片边角的温度为103.13℃，芯片中心到边角的温差相差26.72℃，温度梯度为3.17℃/mm。
在仿真过程中发现，本发明提出的封装模块中陶瓷层4凹槽尺寸也会影响芯片的最高温度和表面温度梯度。因此，在本发明中通过对不同陶瓷层4凹槽尺寸占比的建模，并进行对应的热仿真，如表1所示。表1中，凹槽尺寸占比指的是实施例1凹槽的第一圆形（即凹槽边界围成形状）的直径与芯片上表面对角线长度的比值。
图2结构中陶瓷层4拱形尺寸（凹槽下底面直径）与芯片尺寸（对角长度）的占比显示在表1中。如图7所示，对不同陶瓷层4拱形尺寸的热仿真结果（第四个循环周期开通过程结束时）进行了归一化处理。图7中横坐标是凹槽尺寸占比（即表1第1列数据），图7纵坐标是表1不同凹槽尺寸占比的热仿真结果的归一化值。表1第2列数据归一化即第2列数据的每个值都除以138.23，第3列数据归一化即第3列数据的每个值都除以34.15，即得到图7中的数据点。例如当占比为0，则表1第2列结温的第1个值归一化为138.23/138.23=1，表1第3列第一个温差值归一化为34.15/34.15=1。如图7所示，第一圆形的直径与芯片上表面对角线长度的比例为1时，即第一圆形的直径、芯片上表面对角线长度相等时，芯片结温、温度梯度的结果相对最优。需要说明的是，在本发明实施例中，拱形中心（即凹槽槽深最大的位置）与芯片中心同轴。
因此，由仿真结果可知，本发明提出的优化后的DBC板结构能显著降低芯片的结温以及芯片表面的温度梯度，从而降低功率半导体器件的失效概率，提高器件的运行可靠性。
实施例2
本实施例2与实施例1的区别在于，凹槽形状为长方体。
本实施例2两种结构的封装结构截面图（平行于功率模块高度方向的截面）如图8、图9所示。图8中结构陶瓷层4的仰视图也与图10形式类似，即第二凹槽42的边界围成长方形。
本实施例2与传统封装结构不同的主要是DBC板的结构。
如图8所示，DBC板分为三层，由上至下分别是第一铜层3、陶瓷层4、第二铜层5。第一铜层3与现有技术相比结构保持不变，陶瓷层4的上表面为平面，下表面开设第二凹槽42（第二凹槽42与芯片1同轴），拱形表面的最高厚度为陶瓷层4厚度的1/2。需要声明的是，该厚度的取值较为合理，满足实施例1中的IGBT模块的绝缘电压设计标准。为了贴合陶瓷层4，第二铜层5的上表面为与第二凹槽42形状相适应的第二凸起51，第二铜层5下表面为平面。对于图9结构，第二铜层5相对于现有技术结构保持不变，陶瓷层4的下表面为平面，上表面形成第一凹槽41，为了贴合陶瓷层4上表面，第一铜层3的下表面凸出，形成第一凸起31，第一铜层3上表面为平面。
在有限元热仿真中，设置IGBT芯片开通时间ton=25s,关断时间toff=15s，芯片1施加功率密度为1.52×1010W/m3，基板下表面通过设置4500W/(℃·m2)的对流散热系数模拟水冷，室温设置为25℃，本实施例的仿真时间设置四个功率循环周期。第四个循环周期加热结束时，传统封装模块的芯片表面温度分布如图2所示。此时，传统封装模块芯片中心的最高温度为138.23℃，芯片边角的温度为104.08℃，芯片中心到边角的温差相差34.15℃，温度梯度为4.05℃/mm。在仿真过程中发现，本发明提出的封装模块中陶瓷层4的方槽尺寸也会影响芯片的最高温度和表面温度梯度。因此，在本发明中通过对不同陶瓷层4方槽尺寸的建模，并进行对应的热仿真，如表2所示。表2中，凹槽尺寸占比指的是实施例2凹槽的第一矩形（即凹槽边界围成的形状）的对角线长度与芯片上表面对角线长度的比值。
如图12所示，对不同陶瓷层4方槽尺寸的热仿真结果进行了归一化处理（第四个循环周期开通过程结束时）。图12中横坐标是凹槽尺寸占比（即表2第1列数据），图12纵坐标是表2不同凹槽尺寸占比的热仿真结果的归一化值。表2第2列数据归一化即第2列数据的每个值都除以138.23，第3列数据归一化即第3列数据的每个值都除以34.15，即得到图12中的数据点。例如当占比为0，则第2列第一个结温值归一化为138.23/138.23=1，第3列第一个温差归一化为34.15/34.15=1。当占比为1/5时，表格中第2列数据归一化除以138.23，第3列数据归一化除以34.15。如8图得出了相对最优的陶瓷层4方槽尺寸（长×宽）在芯片尺寸（长×宽）的4/5左右。需要说明的是，在本发明实施例中，方槽中心与芯片中心同轴心。以图8的结构建立模型，本发明提出的封装模块的热仿真结果（第四个循环周期开通过程结束时）如图11所示，即凹槽尺寸占比为4/5时，芯片中心的最高温度为129.9℃，芯片边角的温度为104.02℃，芯片中心到边角的温差相差25.88℃，温度梯度为3.07℃/mm。因此，由仿真结果可知，本发明提出的优化后的DBC板结构能显著降低芯片的结温以及芯片的温度梯度，从而降低功率半导体器件的失效概率，提高器件的运行可靠性。
实施例3
此外，由实施例1和2综合所知，由于芯片1表面温度分布等高线近似于圆形，因此，在保证降低芯片1的结温以及芯片1的温度梯度的前提下，将陶瓷层4的凹槽设置改为圆柱状槽（图中未示出）。在仿真过程中发现，本发明提出的封装模块中陶瓷层4的圆柱状槽尺寸也会影响芯片1的最高温度和表面温度梯度。因此，在本发明中通过对不同陶瓷层4圆柱状槽尺寸的建模，并进行对应的热仿真，如表3所示。表3中，凹槽尺寸占比指的是实施例3凹槽的第一圆形（即凹槽边界围成形状）的直径与芯片上表面对角线长度的比值。
陶瓷层4圆柱状槽尺寸（上下底面直径）与芯片1上表面对角线长度的占比显示在表3中。如图13示，对不同陶瓷层4圆柱状槽尺寸的热仿真结果进行了归一化处理（第四个循环周期开通过程结束时）。图13中横坐标是凹槽尺寸占比（即表3第1列数据），图13纵坐标是表1不同槽下底面直径热仿真结果的归一化值。表3第2列数据归一化即第2列数据的每个值都除以138.23，第3列数据归一化即第3列数据的每个值都除以34.15，即得到图13中的数据点。例如当占比为0，则第2列第一个结温归一化为138.23/138.23=1，第3列第一个温差归一化为34.15/34.15=1。如图13得出了相对最优的陶瓷层4柱形槽尺寸（上下面直径）在芯片1尺寸（对角线长度）的4/5左右。需要说明的是，在本发明实施例中，方槽中心与芯片1中心同轴心。以本实施例的功率模块建立模型，本发明提出最优的封装模块的热仿真结果如图13所示，当占比为4/5时，芯片1中心的最高温度为129.19℃，芯片1边角的温度为102.71℃，芯片1中心到边角的温差相差26.48℃，温度梯度为3.14℃/mm。因此，由仿真结果可知，本发明提出的优化后的DBC板结构能显著降低芯片1的结温以及芯片1的温度梯度，从而降低功率半导体器件的失效概率，提高器件的运行可靠性。
综合以上三个实施案例，本实施例由于芯片的形状为正方形或长方形，在DBC开槽形状的选取中，陶瓷层4开设的凹槽选取为与芯片相同形状的凹槽形状（且与芯片同轴）时，芯片最高结温和温度梯度降低的幅度较优。此外，在DBC开槽尺寸的选取中，可以选取最优的DBC开槽尺寸范围，即第一矩形的对角线长度与芯片上表面对角线长度的比例范围是0.6-1。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上对本发明的实施例进行了详细说明，但所述内容仅为本发明的较佳实施例，不能被认为用于限定本发明的实施范围。凡依本发明范围所作的均等变化与改进等，均应仍归属于本发明涵盖范围之内。在阅读了本发明之后，本领域技术人员对本发明的各种等价形式的修改均落入本申请所附权利要求所限定的范围。在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
Claims (6)
1.一种功率半导体器件封装结构，所述功率半导体器件封装结构具有在高度方向上由上到下依次设置的芯片（1）、第一铜层（3）、陶瓷层（4）、第二铜层（5）；其特征在于：所述陶瓷层（4）朝向第一铜层（3）/第二铜层（5）的一侧开设有凹槽，所述第一铜层（3）/第二铜层（5）具有朝向陶瓷层（4）设置的凸起，所述凸起与凹槽的形状相适应；
平行于所述功率半导体器件封装结构高度方向且经过所述凹槽的最大槽深位置的直线与芯片（1）轴线相重合；
所述凹槽的形状关于芯片（1）轴线对称，所述凹槽的与芯片（1）轴线距离较小位置的槽深不小于凹槽的与芯片（1）轴线距离较大位置的槽深。
2.根据权利要求1所述的功率半导体器件封装结构，其特征在于：所述凹槽的槽深由芯片（1）轴线到远离芯片（1）轴线的位置逐渐减小；或者
所述凹槽的形状为立方体，所述立方体的轴线与芯片（1）轴线相重合；或者
所述凹槽的形状为圆柱体，所述圆柱体的轴线与芯片（1）轴线相重合。
3.根据权利要求2所述的功率半导体器件封装结构，其特征在于：所述凹槽的槽壁为曲面形状。
4.根据权利要求2所述的功率半导体器件封装结构，其特征在于：所述凹槽的边界围成第一形状，所述第一形状为第一矩形/第一圆形，所述芯片（1）上表面形状为第二矩形；
所述第一矩形的对角线长度/所述第一圆形的直径与所述第二矩形的对角线长度的比值范围为[0.6,1]。
5.根据权利要求2所述的功率半导体器件封装结构，其特征在于：所述凹槽的边界围成第一形状，所述第一形状为第一矩形/第一圆形，所述芯片（1）上表面形状为第二圆形；
所述第一矩形的对角线长度/所述第一圆形的直径与所述第二圆形的直径的比值范围为[0.6,1]。
6.根据权利要求1-5中任一项所述的功率半导体器件封装结构，其特征在于：所述凹槽的最大槽深与陶瓷层（4）最大厚度的比值范围为[0.3,0.5]。
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Citations (5)
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|---|---|---|---|---|
| JPH0883864A (ja) * | 1994-09-13 | 1996-03-26 | Meidensha Corp | 電力用半導体装置 |
| US20120279760A1 (en) * | 2011-05-03 | 2012-11-08 | Subtron Technology Co. Ltd. | Package carrier and manufacturing method thereof |
| CN104781928A (zh) * | 2013-01-07 | 2015-07-15 | 联合材料公司 | 陶瓷布线基板、半导体装置、及陶瓷布线基板的制造方法 |
| CN207458922U (zh) * | 2017-10-25 | 2018-06-05 | 广东瑞森半导体科技有限公司 | 一种高压mos管的封装结构 |
| CN108848607A (zh) * | 2018-06-22 | 2018-11-20 | 东莞市鹏辉金属制品有限公司 | 高导热线路板 |
-
2023
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883864A (ja) * | 1994-09-13 | 1996-03-26 | Meidensha Corp | 電力用半導体装置 |
| US20120279760A1 (en) * | 2011-05-03 | 2012-11-08 | Subtron Technology Co. Ltd. | Package carrier and manufacturing method thereof |
| CN104781928A (zh) * | 2013-01-07 | 2015-07-15 | 联合材料公司 | 陶瓷布线基板、半导体装置、及陶瓷布线基板的制造方法 |
| CN207458922U (zh) * | 2017-10-25 | 2018-06-05 | 广东瑞森半导体科技有限公司 | 一种高压mos管的封装结构 |
| CN108848607A (zh) * | 2018-06-22 | 2018-11-20 | 东莞市鹏辉金属制品有限公司 | 高导热线路板 |
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